KR100865821B1 - 불휘발성 메모리 장치의 독출 방법 - Google Patents

불휘발성 메모리 장치의 독출 방법 Download PDF

Info

Publication number
KR100865821B1
KR100865821B1 KR1020070025108A KR20070025108A KR100865821B1 KR 100865821 B1 KR100865821 B1 KR 100865821B1 KR 1020070025108 A KR1020070025108 A KR 1020070025108A KR 20070025108 A KR20070025108 A KR 20070025108A KR 100865821 B1 KR100865821 B1 KR 100865821B1
Authority
KR
South Korea
Prior art keywords
bit line
voltage
read
level
high level
Prior art date
Application number
KR1020070025108A
Other languages
English (en)
Other versions
KR20080084031A (ko
Inventor
박성제
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070025108A priority Critical patent/KR100865821B1/ko
Priority to US11/771,979 priority patent/US7512011B2/en
Priority to CN2007101304409A priority patent/CN101266838B/zh
Priority to JP2007213285A priority patent/JP2008226422A/ja
Publication of KR20080084031A publication Critical patent/KR20080084031A/ko
Application granted granted Critical
Publication of KR100865821B1 publication Critical patent/KR100865821B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본원 발명의 불휘발성 메모리 장치의 독출 방법은 비트라인들을 로우 레벨로 디스차지시키는 단계와, 제1 시점에 워드라인에 독출 전압 또는 패스 전압을 인가하는 단계와, 상기 제1 시점과 동일한 시점에 상기 비트라인, 메모리 셀 스트링 및 공통 소스라인을 동시에 접속시키는 단계와, 판독하고자 하는 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지 시키는 단계와, 상기 비트라인의 전압 레벨을 평가하는 단계와, 상기 평가된 비트라인의 전압 레벨에 따라 상기 특정 셀에 저장된 데이터를 감지하는 단계를 포함하는 것을 특징으로 한다.
핫 캐리어 인젝션(Hot carrier injection), 독출 디스터번스

Description

불휘발성 메모리 장치의 독출 방법{Read method of non volatile memory device}
도 1은 본 발명이 적용되는 불휘발성 메모리 장치를 도시한 회로도이다.
도 2는 불휘발성 메모리 장치의 통상적인 독출 동작시에 인가되는 전압 신호를 도시한 파형도이다.
도 3은 불휘발성 메모리 장치의 통상적인 독출 동작시에 발생하는 독출 디스터번스(disturbance) 현상을 도시한 도면이다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작시에 인가되는 전압신호를 도시한 파형도이다.
도 5는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 독출 동작시에 인가되는 전압신호를 도시한 파형도이다.
본원 발명은 독출 디스터번스 현상을 감소시키기 위한 불휘발성 메모리 장치의 독출 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
상기 불휘발성 메모리 장치의 독출 동작에 따르면, 특정 메모리 셀이 포함된 셀 스트링과 접속된 비트라인과 그렇지 않은 비트라인에 대해서는 별도의 전압을 인가하여 독출 동작을 진행하게 된다.
이와 같은 독출 동작 중에, 비선택된 비트라인의 특정 셀의 워드라인에 독출 전압(Vread)이 인가되는 경우 해당 셀과 인접한 셀에 대하여 핫 캐리어 인젝션(Hot carrier injection) 현상에 의한 독출 디스터번스(disturbance)가 문제가 되고 있다.
상술한 문제점을 해결하기 위하여, 본원 발명은 불휘발성 메모리 장치의 독출 동작 동안에 독출 디스터번스 현상을 방지할수 있는 독출 방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치의 독출 방법은 비트라인들을 로우 레벨로 디스차지시키는 단계와, 제1 시점에 워드라인에 독출 전압 또는 패스 전압을 인가하는 단계와, 상기 제1 시점과 동일한 시점에 상기 비트라인, 메모리 셀 스트링 및 공통 소스라인을 동시에 접속시키는 단계와, 판독하고자 하는 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지 시키는 단계와, 상기 비트라인의 전압 레벨을 평가하는 단계와, 상기 평가된 비트라인의 전압 레벨에 따라 상기 특정 셀에 저장된 데이터를 감지하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 독출 방법은 비트라인들을 로우 레벨로 디스차지시키는 단계와, 메모리 셀과 접속된 워드라인에 독출 전압 또는 패스 전압을 인가함과 동시에 하이 레벨의 드레인 선택신호 및 하이 레벨의 소스 선택신호를 인가하는 단계와, 판독하고자 하는 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지 시키는 단계와, 상기 비트라인의 전압 레벨을 평가하는 단계와, 상기 평가된 비트라인의 전압 레벨에 따라 상기 특정 셀에 저장된 데이터를 감지하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명이 적용되는 불휘발성 메모리 장치를 도시한 회로도이다.
상기 불휘발성 메모리 장치는 메모리 셀 어레이(100), 메모리 셀 어레이와 접속된 이븐 비트라인(BLe) 및 오드 비트라인(BLo), 특정 데이터를 저장하는 제1 레지스터(132)와 제2 레지스터(136)를 포함하는 레지스터(130), 상기 비트라인들(BLe, BLo)과 각 레지스터의 접속점에 형성되는 감지노드(SO), 상기 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 비트라인 공통노드(BLCM)에 선택적으로 접속시키는 비트라인 선택부(110), 비트라인 센싱신호(PBSENSE)에 응답하여 상기 감지노드(SO)와 비트라인 공통노드(BLCM)를 접속시키는 비트라인 센싱부(120)를 포함한다.
메모리 셀 어레이(100)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(100)는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
상기 비트라인 선택부(110)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 비트라인 공통노드(BLCM) 접속시키는 NMOS 트랜지스터(N116)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 비트라인 공통노드(BLCM)를 접속시키는 NMOS 트랜지스터(N118)를 포함한다.
또한, 상기 비트라인 선택부(110)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N112), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N114)를 포함한다.
상기 비트라인 센싱부(120)는 하이 레벨의 비트라인 센싱신호(PBSENSE)에 응답하여, 비트라인 공통노드(BLCM)과 감지노드(SO)를 접속시키고, 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다. 이때, 상기 센싱 신호의 전압으로는 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)이 인가된다.
한편, 실시자의 선택에 따라 비트라인 센싱부(120)를 포함하지 않고, 상기 비트라인 선택부(110)와 감지노드(SO)를 직접 접속시키는 경우에도 이와 유사한 동작을 실시할 수 있다. 즉, 상기 비트라인 선택신호(BSLe 또는 BSLo)로서 제1 전압(V1) 또는 제2 전압(V2)를 인가함으로써 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 할 수 있다.
상기 레지스터(130)는 프리차지 신호(PRECH_N)에 응답하여 감지노드(SO)와 전원전압을 접속시키는 PMOS 트랜지스터(P132), 데이터를 임시저장하는 제1 레지스터(132) 및 제2 레지스터(136)를 포함한다.
제1 레지스터(132)는 두 개의 인버터(IV132, IV134)로 구성된 제1 래치(133)와, 상기 제1 래치(133)의 제1 노드(QA)와 접속되며 감지노드(SO)의 전압레벨에 응답하여 턴온되는 NMOS 트랜지스터(N132), 상기 NMOS 트랜지스터(N132)와 접지 전원 사이에 접속되며 리드신호(MREAD)에 응답하여 턴온되는 NMOS 트랜지스터(N134)를 포함한다.
또한, 제2 레지스터(136)는 두 개의 인버터(IV136, IV138)로 구성된 제2 래치(137)와, 상기 제2 래치(137)의 제1 노드(QB)와 접속되며 감지노드(SO)의 전압레벨에 응답하여 턴온되는 NMOS 트랜지스터(N136), 상기 NMOS 트랜지스터(N136)와 접지 전원 사이에 접속되며 리드신호(LREAD)에 응답하여 턴온되는 NMOS 트랜지스터(N138)를 포함한다.
도 2는 상기 불휘발성 메모리 장치의 통상적인 독출 동작시에 인가되는 전압 신호를 도시한 파형도이다.
(1) T1 구간
먼저 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시키기 전에 비트라인을 디스차지시킨다.
이븐 디스차지 신호(DISCHe)가 일정기간 인에이블되어 상기 NMOS 트랜지스터(N112)가 턴온되는데, 상기 바이어스 전압(VIRPWR)이 로우레벨이므로 상기 이븐 비트라인(BLe)이 로우 레벨 전위로 디스차지 된다. 또한 상기 오드 디스차지 신 호(DISCHo)가 인에이블되어 상기 NMOS 트랜지스터(N114)가 턴온되므로, 상기 오드 비트라인(BLo)도 로우 레벨 전위로 디스차지된다.
(2) T2 구간
다음으로 감지노드(SO)를 하이레벨로 프리차지 시킨다.
즉, 프라치지용 트랜지스터(P132)를 일정기간 턴온시켜 감지노드(SO)를 하이레벨로 프리차지 시킨다.
다음으로 드레인 선택 트랜지스터(DSL)에 하이레벨 전압(Vread)을 인가하여 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시킨다.
또한, 선택된 셀의 워드라인에 대해서는 특정 레벨의 독출 전압을 인가하고, 선택되지 않은 셀의 워드라인에는 하이 레벨 전압(Vread)을 인가한다. 도면에서는 선택된 셀의 워드라인에 0V의 독출 전압을 인가하고 있다.
다음으로, 하이 레벨(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인 공통노드(BLCM)과 감지노드(SO)를 접속시킨다. 이때, 판독하고자 하는 특정 비트라인에 대하여 하이 레벨의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 상기 특정 비트라인(BLe 또는 BLo)과 비트라인 공통노드(BLCM)를 접속시킨다. 이에 따라, 특정 비트라인(BLe 또는 BLo)의 전압레벨이 감지노드(SO)의 전압 레벨에 따라 하이레벨로 상승한다.
(3) T3 구간
다음으로, 소스 선택 트랜지스터(SSL)에 하이레벨 전압(Vread)을 인가하여 메모리 셀 어레이의 특정 셀이 포함된 셀 스트링과 공통소스라인을 접속시켜, 비트라인에서 공통소스라인으로 이어지는 전류 경로를 형성시킨다.
다음으로, 하이레벨이었던 비트라인 센싱신호(PBSENSE)를 로우 레벨로 천이시켜 해당 비트라인과 감지노드의 접속을 일정 시간동안 해제시킨다. 이 기간 동안, 특정 셀의 프로그램 여부에 따라 해당 셀과 접속된 비트라인의 전압레벨이 변화하게 된다.
즉, 특정 셀이 프로그램된 경우에는 문턱전압이 높아져서 상기 형성된 전류 경로를 통해 전류가 흐르지 않아 비트라인의 전압레벨이 그대로 유지되며, 프로그램되지 않은 경우, 즉 소거된 셀의 경우에는 상기 형성된 전류 경로를 통해 전류가 흘러가서 비트라인의 전압레벨이 로우레벨로 떨어지게 된다.
그리고, 다음 구간(T4)의 진입에 앞서 프리차지신호(PRECH_N)를 로우레벨에서 하이레벨로 천이시켜 감지노드(SO)와 전원 전압간의 접속을 해제시킨다.
(4) T4 구간
다음으로, 로우 레벨이었던 비트라인 센싱 신호(PBSENSE)를 하이 레벨(V2)로 천이시켜 해당 비트라인과 감지노드(SO)를 일정시간 접속시킨다.
비트라인의 전압레벨에 따라 감지노드(SO)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이 레벨을 유지하므로, 제2 레지스터의 NMOS 트랜지스터(N136)가 턴온된다. 이때, 제2 레지스터의 NMOS 트랜지스터(N138)에 하이레벨의 신호(LREAD)가 인가되므로, 프로그램된 경우에는 제2 노드(QB)에 로우레벨 데이터가 저장된다.
이때, 어떤 레지스터에 프로그램 여부에 대한 데이터가 저장되는지는 설계자의 의도에 따라 변경가능하다.
이와 같은 과정을 통해 특정 셀의 프로그램 여부를 독출하게 된다.
한편, 앞서 언급한 바와 같이 실시자의 선택에 따라 비트라인 센싱부(120)를 포함하지 않고, 상기 비트라인 선택부(110)와 감지노드(SO)를 직접 접속시키는 구성도 알려져 있다. 이러한 경우에는, 비트라인 센싱 신호 대신 비트라인 선택신호(BSLe 또는 BSLo)로서 제1 전압(V1) 또는 제2 전압(V2)를 인가함으로써 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다.
상기와 같은 통상적인 독출 동작에 따를 경우, 독출 하고자 하는 셀의 주변에 있는 셀의 문턱전압이 변화되는 현상이 있어 이를 개선하고자 한다. 도면을 참조하여 상세히 설명하기로 한다.
도 3은 불휘발성 메모리 장치의 통상적인 독출 동작시에 발생하는 독출 디스터번스(disturbance) 현상을 도시한 도면이다.
상기 도면은 메모리 셀 스트링 구조를 나타낸 측면도로서, 하나의 스트링에 32개의 메모리 셀이 직렬접속된 구조를 나타낸다. 워드라인(WLn)과 직접 접속된 게이트는 컨트롤 게이트를 나타내며, 컨트롤 게이트 아래에 플로팅 게이트가 위치한 다. 상기 스트링은 현재 판독 대상이 아닌 셀 스트링이라고 가정하자. 현재 판독대상이 아닌 셀 스트링이므로, 도 2에 표시된 구간 동안(T1~T4) 하이레벨의 디스차지 신호(DISCH)가 인가되어 해당 비트라인은 로우 레벨 전위를 갖는다. 또한, 특정 워드라인(WL3)과 접속된 셀이 프로그램된 셀(PGM)고 그와 인접한 워드라인(WL2)과 접속된 셀이 소거된 셀(ERASE)이라고 가정하자.
이때, 도 2의 T2 구간에 따르면, 비선택된 셀들 중 선택된 셀과 드레인 선택 트랜지스터(DSL) 사이에 위치한 셀들(WL31~WL3과 접속된 셀)은 로우 레벨 전위를 유지하지만, 선택된 셀과 소스 선택 트랜지스터(SSL) 사이에 위치한 셀들(WL2~WL0과 접속된 셀)의 경우, 각 채널은 플로팅된 상태이다.
이 상태에서, 워드라인의 전압이 독출 전압(Vread) 또는 패스전압(Vpass)으로 상승하게 되면, 플로팅 상태에 있는 채널의 전압도 커플링 비율만큼 상승하게 된다. 이때, 선택된 셀에 인접한 셀(WL2와 연결된 셀)의 드레인 쪽으로부터 누설전류에 의하여 드레인의 전압이 비트라인으로 흘러나가게 되면서, 상기 선택된 셀에 인접한 셀(WL2와 연결된 셀)에 핫 캐리어 인젝션(Hot carrier injection) 현상이 일어나가 된다. 이에 의하여, 일부 전자들이 플로팅 게이트로 올라가게 되고, 셀의 문턱전압이 상승하는 디스터번스가 일어나게 되는 것이다.
본원 발명에서는 상기 핫 캐리어 인젝션(Hot carrier injection) 현상이 일어나지 않게하여 독출 디스터번스 현상을 감소시키는 것을 목적으로 한다.
도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작시 에 인가되는 전압신호를 도시한 파형도이다.
(1) T1 구간
먼저 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시키기 전에 비트라인을 로우 레벨로 디스차지시킨다.
이븐 디스차지 신호(DISCHe)가 일정기간 인에이블되어 상기 NMOS 트랜지스터(N112)가 턴온되는데, 상기 바이어스 전압(VIRPWR)이 로우레벨이므로 상기 이븐 비트라인(BLe)이 로우 레벨 전위로 디스차지 된다. 또한 상기 오드 디스차지 신호(DISCHo)가 인에이블되어 상기 NMOS 트랜지스터(N114)가 턴온되므로, 상기 오드 비트라인(BLo)도 로우 레벨 전위로 디스차지된다.
(2) T2 구간
다음으로 비트라인을 하이레벨로 프리차지 시키기 전에 먼저 워드라인에 특정 레벨의 전압을 인가하여 메모리 셀의 전압을 상승시킨다.
판독하고자 하는 셀이 포함된 워드라인들에 대해서는 독출 전압(Vread)을 인가하고, 그 밖의 워드라인들에 대해서는 패스 전압(Vpass)을 인가한다.
이와 같이 비트라인을 프리차지하기 전에 워드라인의 전압을 먼저 상승시킴으로써 메모리 셀 스트링의 채널 전압이 상승하는 것을 방지할 수 있다.
한편, 드레인 선택 트랜지스터를 턴온시키는 하이 레벨의 드레인 선택 신호(DSL)와, 소스 선택 트랜지스터를 턴온시키는 하이 레벨의 소스 선택 신호(SSL)를 동시에 인가하도록 한다. 이와 같이 상기 소스 선택신호(SSL)의 인가시점을 드레인 선택 신호(DSL)의 인가시점과 동일하게 함으로써, 선택된 셀과 소스 선택 트랜지스터 사이에 있는 셀들이 플로팅 상태에 있지 않도록 한다. 이때, 비트라인과 메모리 셀 스트링, 공통 소스라인이 동시에 접속되므로, 플로팅 상태가 방지된다
(3) T3 구간
다음으로 판독하고자 하는 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지 시킨다.
이를 위해, 감지노드(SO)를 하이레벨로 프리차지 시킨다.
즉, 프라치지용 트랜지스터(P132)를 일정기간 턴온시켜 감지노드(SO)를 하이레벨로 프리차지 시킨다.
다음으로, 하이 레벨(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인 공통노드(BLCM)과 감지노드(SO)를 접속시킨다. 이때, 판독하고자 하는 특정 비트라인에 대하여 하이 레벨의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 상기 특정 비트라인(BLe 또는 BLo)과 비트라인 공통노드(BLCM)를 접속시킨다. 이에 따라, 특정 비트라인(BLe 또는 BLo)의 전압레벨이 감지노드(SO)의 전압 레벨에 따라 하이레벨로 상승한다.
한편, 판독하고자 하는 특정 셀 외의 메모리 셀과 접속된 비트라인(BLo)에는 로우 레벨 전압이 공급된다.
(4) T4 구간
다음으로, 하이레벨이었던 비트라인 센싱신호(PBSENSE)를 로우 레벨로 천이시켜 해당 비트라인과 감지노드의 접속을 일정 시간동안 해제시킨다. 이 기간 동안, 특정 셀의 프로그램 여부에 따라 해당 셀과 접속된 비트라인의 전압레벨이 변화하게 된다.
즉, 특정 셀이 프로그램된 경우에는 문턱전압이 높아져서 상기 형성된 전류 경로를 통해 전류가 흐르지 않아 비트라인의 전압레벨이 그대로 유지되며, 프로그램되지 않은 경우, 즉 소거된 셀의 경우에는 상기 형성된 전류 경로를 통해 전류가 흘러가서 비트라인의 전압레벨이 로우레벨로 떨어지게 된다.
그리고, 다음 구간(T5)의 진입에 앞서 프리차지신호(PRECH_N)를 로우레벨에서 하이레벨로 천이시켜 감지노드(SO)와 전원 전압간의 접속을 해제시킨다.
(5) T5 구간
다음으로, 로우 레벨이었던 비트라인 센싱 신호(PBSENSE)를 하이 레벨(V2)로 천이시켜 해당 비트라인과 감지노드(SO)를 일정시간 접속시킨다.
비트라인의 전압레벨에 따라 감지노드(SO)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이 레벨을 유지하므로, 제2 레지스터의 NMOS 트랜지스터(N136)가 턴온된다. 이때, 제2 레지스터의 NMOS 트랜지스터(N138)에 하이레벨의 신호(LREAD)가 인가되므로, 프로그램된 경우에는 제2 노드(QB)에 로우레벨 데이터가 저장된다.
이때, 어떤 레지스터에 프로그램 여부에 대한 데이터가 저장되는지는 설계자 의 의도에 따라 변경가능하다.
이와 같은 과정을 통해 특정 셀의 프로그램 여부를 독출하게 된다.
한편, 앞서 언급한 바와 같이 실시자의 선택에 따라 비트라인 센싱부(120)를 포함하지 않고, 상기 비트라인 선택부(110)와 감지노드(SO)를 직접 접속시키는 구성도 알려져 있다. 이러한 경우에는, 비트라인 센싱 신호 대신 비트라인 선택신호(BSLe 또는 BSLo)로서 제1 전압(V1) 또는 제2 전압(V2)를 인가함으로써 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다.
도 5는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 독출 동작시에 인가되는 전압신호를 도시한 파형도이다.
비트라인을 하이레벨로 프리차지 시키기 전에 워드라인 전압을 상승시키고, 드레인 선택신호(DSL)와 소스 선택신호(SSL)를 동시에 인가한다는 특징은 도 4의 실시예와 같다.
다만, 하이 레벨의 소스 선택신호를 인가하는 도중에 일부 구간 동안은 로우 레벨이 유지되도록 한다.
도면에서는 비트라인이 하이레벨로 프리차지되는 구간(T3)동안 로우 레벨의 소스 선택 신호(SSL)를 인가하고 있다. 워드라인의 전압을 상승시키는 구간이 끝난 상태이므로, 로우 레벨의 소스 선택 신호(SSL)를 인가하여도 핫 캐리어 인젝션 현상이 일어나지 않기 때문이다.
상술한 본원 발명의 구성에 따르면, 판독하고자하는 메모리 셀의 주변에서 발생하는 핫 캐리어 인젝션 현상을 방지할 수 있게 되며, 그에 따라 주변 메모리 셀의 문턱전압이 변화하여 독출 디스터번스가 발생하는 현상을 방지할 수 있다.

Claims (11)

  1. 비트라인들을 로우 레벨로 디스차지시키는 단계와,
    제1 시점에 워드라인에 독출 전압 또는 패스 전압을 인가하는 단계와,
    상기 제1 시점과 동일한 시점에 상기 비트라인, 메모리 셀 스트링 및 공통 소스라인을 동시에 접속시키는 단계와,
    판독하고자 하는 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지 시키는 단계와,
    상기 비트라인의 전압 레벨을 평가하는 단계와,
    상기 평가된 비트라인의 전압 레벨에 따라 상기 특정 셀에 저장된 데이터를 감지하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  2. 제1항에 있어서, 상기 비트라인, 메모리 셀 스트링 및 공통 소스라인을 동시에 접속시키는 단계는 하이 레벨의 드레인 선택신호 및 하이 레벨의 소스 선택신호를 동시에 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  3. 제1항에 있어서, 상기 제1시점에 워드라인에 독출 전압 또는 패스 전압을 인가하는 단계는 판독하고자 하는 특정 셀과 접속된 워드라인에 독출 전압을 인가하고 그 밖의 워드 라인에 패스 전압을 인가하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  4. 제1항에 있어서, 판독하고자 하는 특정 셀외의 메모리 셀과 접속된 비트라인에는 로우 레벨 전압이 공급되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  5. 제1항에 있어서, 상기 비트라인을 하이레벨로 프리차지시키는 단계는 상기 워드라인들이 독출 전압 또는 패스 전압 레벨로 천이된 후에 실행되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  6. 제2항에 있어서, 상기 소스 선택신호는 상기 비트라인을 하이레벨로 프리차지시키는 단계를 수행하는 동안 로우 레벨로 유지되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  7. 비트라인들을 로우 레벨로 디스차지시키는 단계와,
    메모리 셀과 접속된 워드라인에 독출 전압 또는 패스 전압을 인가함과 동시에 하이 레벨의 드레인 선택신호 및 하이 레벨의 소스 선택신호를 인가하는 단계와,
    판독하고자 하는 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지 시키는 단계와,
    상기 비트라인의 전압 레벨을 평가하는 단계와,
    상기 평가된 비트라인의 전압 레벨에 따라 상기 특정 셀에 저장된 데이터를 감지하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  8. 제7항에 있어서, 상기 독출 전압은 판독하고자 하는 특정 셀과 접속된 워드라인에 인가되고, 상기 패스 전압은 그 밖의 워드 라인에 인가되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  9. 제7항에 있어서, 판독하고자 하는 특정 셀외의 메모리 셀과 접속된 비트라인에는 로우 레벨 전압이 공급되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  10. 제7항에 있어서, 상기 비트라인을 하이레벨로 프리차지시키는 단계는 상기 워드라인들이 독출 전압 또는 패스 전압 레벨로 천이된 후에 실행되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  11. 제7항에 있어서, 상기 소스 선택신호는 상기 비트라인을 하이레벨로 프리차지시키는 단계를 수행하는 동안 로우 레벨로 유지되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
KR1020070025108A 2007-03-14 2007-03-14 불휘발성 메모리 장치의 독출 방법 KR100865821B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070025108A KR100865821B1 (ko) 2007-03-14 2007-03-14 불휘발성 메모리 장치의 독출 방법
US11/771,979 US7512011B2 (en) 2007-03-14 2007-06-29 Method of reading data in a non-volatile memory device
CN2007101304409A CN101266838B (zh) 2007-03-14 2007-07-19 在非易失性存储器件中读取数据的方法
JP2007213285A JP2008226422A (ja) 2007-03-14 2007-08-20 不揮発性メモリ装置の読み出し方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070025108A KR100865821B1 (ko) 2007-03-14 2007-03-14 불휘발성 메모리 장치의 독출 방법

Publications (2)

Publication Number Publication Date
KR20080084031A KR20080084031A (ko) 2008-09-19
KR100865821B1 true KR100865821B1 (ko) 2008-10-28

Family

ID=39762494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070025108A KR100865821B1 (ko) 2007-03-14 2007-03-14 불휘발성 메모리 장치의 독출 방법

Country Status (4)

Country Link
US (1) US7512011B2 (ko)
JP (1) JP2008226422A (ko)
KR (1) KR100865821B1 (ko)
CN (1) CN101266838B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468149B1 (ko) * 2008-09-19 2014-12-03 삼성전자주식회사 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법
KR101033465B1 (ko) 2008-12-30 2011-05-09 주식회사 하이닉스반도체 플래쉬 메모리 장치 및 및 이를 위한 리드동작 제어 방법
KR101044488B1 (ko) * 2009-01-21 2011-06-27 주식회사 하이닉스반도체 불휘발성 메모리 장치와 그를 이용한 불휘발성 메모리 장치의 프로그램 방법 및 검증 방법
KR101001449B1 (ko) 2009-04-14 2010-12-14 주식회사 하이닉스반도체 불휘발성 소자의 독출 동작 방법
US8355286B2 (en) * 2009-05-08 2013-01-15 Hynix Semiconductor Inc. Method of operating nonvolatile memory device controlled by controlling coupling resistance value between a bit line and a page buffer
KR101039917B1 (ko) * 2009-06-30 2011-06-09 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이를 이용한 리드 동작 방법
US9104307B2 (en) 2011-05-27 2015-08-11 Microsoft Technology Licensing, Llc Multi-application environment
CN102420009B (zh) * 2011-11-30 2015-03-04 中国科学院微电子研究所 一种存储阵列单元信息读取方法及***
KR101980676B1 (ko) * 2012-05-25 2019-05-22 에스케이하이닉스 주식회사 메모리 및 그 검증 방법
KR102081581B1 (ko) 2012-11-02 2020-02-26 삼성전자 주식회사 메모리 장치 구동 방법
WO2015037159A1 (ja) * 2013-09-13 2015-03-19 株式会社 東芝 半導体記憶装置及びメモリシステム
KR102248267B1 (ko) 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
CN106340320B (zh) * 2015-07-15 2019-06-21 中国科学院微电子研究所 一种存储器读取方法及读取***
US9589610B1 (en) * 2015-09-04 2017-03-07 Macronix International Co., Ltd. Memory circuit including pre-charging unit, sensing unit, and sink unit and method for operating same
KR102620820B1 (ko) * 2016-09-23 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법
CN107507647B (zh) * 2017-08-31 2019-06-04 长江存储科技有限责任公司 一种三维存储器及其读取方法和读取电路
US10249372B2 (en) * 2017-09-01 2019-04-02 Sandisk Technologies Llc Reducing hot electron injection type of read disturb in 3D memory device during signal switching transients
KR102565904B1 (ko) * 2018-07-17 2023-08-11 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200118711A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20230009509A (ko) 2021-02-09 2023-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 판독 시간을 개선하는 기법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020081079A (ko) * 2001-04-18 2002-10-26 삼성전자 주식회사 고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출방법
KR20050002245A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
KR20050097595A (ko) * 2004-04-01 2005-10-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997050089A1 (en) * 1996-06-24 1997-12-31 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
JP3615046B2 (ja) * 1998-03-23 2005-01-26 株式会社東芝 不揮発性半導体記憶装置
JP3471251B2 (ja) * 1999-04-26 2003-12-02 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
JP3829088B2 (ja) * 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
US7372730B2 (en) * 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
US7352618B2 (en) * 2004-12-15 2008-04-01 Samsung Electronics Co., Ltd. Multi-level cell memory device and associated read method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020081079A (ko) * 2001-04-18 2002-10-26 삼성전자 주식회사 고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출방법
KR20050002245A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
KR20050097595A (ko) * 2004-04-01 2005-10-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법

Also Published As

Publication number Publication date
US7512011B2 (en) 2009-03-31
JP2008226422A (ja) 2008-09-25
CN101266838A (zh) 2008-09-17
US20080225600A1 (en) 2008-09-18
KR20080084031A (ko) 2008-09-19
CN101266838B (zh) 2011-03-16

Similar Documents

Publication Publication Date Title
KR100865821B1 (ko) 불휘발성 메모리 장치의 독출 방법
US8737140B2 (en) Semiconductor memory device and method of operating the same
KR100869849B1 (ko) 플래시 메모리소자의 구동방법
US9013924B2 (en) Semiconductor device and operating method thereof
KR100885784B1 (ko) 불휘발성 메모리 장치의 소프트 프로그램 방법
KR100996040B1 (ko) 불휘발성 메모리 장치의 동작 방법
KR100865552B1 (ko) 플래시 메모리소자의 프로그램 검증방법 및 프로그램 방법
US8363471B2 (en) Nonvolatile memory device and method of programming the same
US8804433B2 (en) Semiconductor memory device and operating method thereof
US8351274B2 (en) Semiconductor memory device and method of precharging the same with a first and second precharge voltage simultaneously applied to a bit line
US8174903B2 (en) Method of operating nonvolatile memory device
KR101184539B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20120119322A (ko) 반도체 메모리 장치
KR20100085672A (ko) 불휘발성 메모리 장치 및 그 동작 방법
US8164950B2 (en) Reduction of punch-through disturb during programming of a memory device
JP2004014043A (ja) 不揮発性半導体メモリ
KR20130115554A (ko) 반도체 메모리 장치의 동작 방법
KR20100097399A (ko) 불휘발성 메모리 장치 및 그 동작 방법
US7515476B2 (en) Non-volatile memory device and data read method and program verify method of non-volatile memory device
KR20110001100A (ko) 불휘발성 메모리 장치의 동작 방법
KR100875013B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법
KR20120043514A (ko) 메모리 장치 및 그의 동작 방법
KR100861648B1 (ko) 불휘발성 메모리 장치의 소프트 프로그램 방법
KR100881520B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법
KR20100074667A (ko) 플래시 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee