KR20080102037A - 멀티 레벨 셀 낸드 플래시 메모리소자의 검증방법 및포스트 프로그램 방법 - Google Patents

멀티 레벨 셀 낸드 플래시 메모리소자의 검증방법 및포스트 프로그램 방법 Download PDF

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Abstract

프로그램 또는 소거 검증을 위해 이븐(even) 비트라인 및 오드(odd) 비트라인을 소정 전압으로 프리차지시키는 단계와, 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계, 및 이븐 비트라인과 오드 비트라인 사이의 데이터 공유 결과에 따라, 이븐 비트라인 및 오드 비트라인에 연결된 셀 스트링에 프로그램된 메모리 셀이 존재하는지를 감지하는 단계를 포함하는 낸드 플래시 메모리소자의 검증방법을 제시한다.
멀티 레벨 셀, 포스트 프로그램, 데이터 공유, 검증, 비트라인 프리차지

Description

멀티 레벨 셀 낸드 플래시 메모리소자의 검증방법 및 포스트 프로그램 방법{Verifying method for Multi-Level Cell NAND flash memory device and post programming method using the same}
도 1은 싱글 레벨 셀 낸드 플래시 메모리소자의 프로그램 및 소거 상태의 문턱전압 분포를 나타낸 도면이다.
도 2는 2(bit) 멀티 레벨 셀 낸드 플래시 메모리소자의 문턱전압 분포를 나타낸 도면이다.
도 3은 본 발명에 의한 낸드 플래시 메모리소자의 검증 방법을 설명하기 위하여 도시한 셀 스트링 및 페이지 버퍼 구조이다.
도 4는 본 발명에 의한 낸드 플래시 메모리소자의 포스트 프로그램 과정을 설명하기 위하여 도시한 흐름도이다.
도 5는 본 발명에 따른 낸드 플래시 메모리소자의 포스트 프로그램 검증단계를 설명하기 위하여 도시한 흐름도이다.
도 6은 본 발명에 의한 낸드 플래시 메모리소자의 포스트 프로그램 검증단계를 설명하기 위하여 도시한 타이밍도이다.
본 발명은 플래시 메모리소자의 구동방법에 관한 것으로, 특히 멀티 레벨 셀 낸드 플래시 메모리소자의 검증 방법 및 포스트 프로그램 방법에 관한 것이다.
플래시 메모리소자는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 비휘발성 메모리소자로서, MP3 플레이어, 디지털 카메라, 캠코더(camcoder), 노트북 컴퓨터, PDA, 셀룰러폰(cellular phone) 등의 휴대용 가전(portable electronics)과 컴퓨터 바이오스(BIOS), 프린터, USB 드라이브(drive) 등에 널리 사용된다.
플래시 메모리소자 중에서 특히 낸드(NAND) 플래시 메모리소자는 복수개의 메모리 셀들이 직렬로 접속되어 하나의 스트링을 구성함으로써 고집적화에 유리하며 현재 데이터 저장 매체로서 사용이 계속 증가하고 있다. 보다 작은 칩 사이즈(chip size)에서 저장용량을 증가시키기 위하여, 하나의 메모리 셀에 2비트(bit) 이상의 데이터를 선택적으로 저장할 수 있도록 하는 멀티 레벨 셀(Multi-Level Cell; 이하 "MLC"라 칭함) 구조가 제안되었다. MLC는 하나의 메모리 셀이 프로그램(program)/소거(erase)의 두 개의 상태(state)를 가지는 싱글 레벨 셀(Single Level Cell; SLC)과는 달리, 하나의 메모리 셀을 가지고 두 비트, 세 비트 그리고 네 비트 이상의 데이터를 나타낼 수 있으므로 SLC와 비교할 때 2배 이상의 메모리 용량을 구현할 수 있다.
도 1은 SLC 구조의 플래시 메모리소자의 프로그램 및 소거 상태의 문턱전압 분포를 나타낸 도면이고, 도 2는 2(bit) MLC 구조의 플래시 메모리소자의 문턱전압 분포를 나타낸 도면이다.
낸드 플래시 메모리소자의 메모리 셀들은 소거된 상태이거나 프로그램된 상태이다. 도 1에 도시된 것과 같이, 소거된 상태에 있는 메모리 셀들은 상대적으로 낮은, 예컨대 0V보다 낮은 문턱전압 분포(110)를 갖는다. 반면에 프로그램된 상태에 있는 메모리 셀들은 상대적으로 높은, 예컨대 0V보다 높은 문턱전압 분포(120)를 갖는다.
SLC에 비해 MLC의 경우, 예컨대 2(bit)의 경우에 도 2에 도시된 것과 같이, 소거된 상태의 문턱전압 분포(210)와, 복수의 프로그램된 상태의 문턱전압 분포들(221, 222, 223)을 갖는다. 소거된 상태의 문턱전압 분포(210)와 프로그램된 상태의 문턱전압 분포들(221, 222, 223)은 제1 읽기전압(Vread0)(일반적으로 0V)에 의해 구별된다. 프로그램된 상태의 문턱전압 분포들(221, 222, 223)은 각각 제2 읽기전압(Vread1) 및 제3 읽기전압(Vread2)에 의해 구별된다. 이와 같이 멀티 레벨 셀 낸드 플래시 메모리소자의 경우, 프로그램된 상태의 문턱전압 분포들(221, 222, 223)이 모두 제1 읽기전압(Vread0)(또는 소거전압)과 패스전압(Vpass) 사이에서 상호 이격되도록 배치되어야 하므로, 문턱전압 분포들의 폭을 최대한 좁게 형성하여야 한다. 이는 패스전압(Vpass)을 증가시키는 데는 한계가 있기 때문이다. MLC의 경우 프로그램 상태의 문턱전압 뿐만 아니라 소거상태의 문턱전압 분포 또한 좁게 형성되도록 제어하여야 한다.
MLC 구조의 낸드 플래시 메모리소자의 소거방식으로 많이 사용되고 있는 방식은 프리 프로그램(pre-program) - 소거(normal erase) - 포스트 프로그램(post program) 순으로 진행된다.
이 중 포스트 프로그램은 노말 소거동작 후 여러 가지 프로그램 상태(state)를 만들기 전에 수행되는 소프트 프로그램(soft program) 과정으로, 소거 동작 후 넓어진 문턱전압 분포를 좁게 하기 위하여 수행된다. 포스트 프로그램은 아이에스피피(ISPP; Incremental Step Pulse Program) 방식으로 수행되는데, 일반적인 ISPP 방식과는 달리 블록(block) 단위로 진행된다. 즉, 한 블록의 모든 워드라인에 동시에 프로그램 바이어스를 인가하여 원하는 레벨까지 프로그램하는 방법을 사용한다. 또한, 포스트 프로그램 동작으로 인한 메모리 셀의 문턱전압의 변화가 작도록 하기 위하여 낮은 프로그램 펄스 및 스텝 전압을 사용한다.
포스트 프로그램 과정에서도 프로그램 펄스 인가 후 검증(verify) 단계를 수행하는데, 모든 메모리 셀이 검증레벨을 넘어온 경우에만 동작이 종료되는 일반적인 프로그램 검증동작과는 달리, 포스트 프로그램 단계에서 실시되는 검증단계에서는 단 하나의 셀이라도 검증레벨을 넘어온 경우에 포스트 프로그램 동작이 종료된다. SLC 구조에서의 소거동작과는 달리 MLC 구조에서는 포스트 프로그램 과정까지 수행해야 하기 때문에 전체적인 소거동작 시간이 증가하게 된다.
한편, 낸드 플래시 메모리소자는 이븐(even) 비트라인과 오드(odd) 비트라인이 같은 페이지 버퍼(page buffer)를 공유하고 있다. MLC 플래시 메모리소자의 포스트 프로그램 동작은 이븐(even) 페이지와 오드(odd) 페이지를 나누어 진행된다. 즉, 이븐 페이지의 메모리 셀에 대해 프로그램 검증동작을 수행한 후 오드 페이지의 메모리 셀에 대해 프로그램 동작을 수행하여 하나의 메모리 셀이라도 검증레벨 을 넘어설 경우 포스트 프로그램 동작을 종료하게 된다. 따라서, 포스트 프로그램 시간이 길며, 결국 전체 소거동작에 걸리는 시간이 길어지게 된다.
이러한 MLC 구조의 플래시 메모리소자의 소거동작에 걸리는 시간을 줄이기 위하여 이븐 비트라인과 오드 비트라인에 대해 동시에 소거 검증을 수행할 경우, 두 비트라인이 모두 디스차지(discharge)되지 않아야 소거검증 레벨을 넘어서는 메모리 셀로 인식하게 되어 소거동작을 종료하게 된다. 따라서, 이븐 비트라인과 오드 비트라인을 각각 따로 검증하는 방법과 비교할 때 소거동작 시간은 줄어들지만, 소거 검증 레벨을 넘어서는 메모리 셀이 두 배 이상으로 늘어나게 되므로 데이터 보유(retention) 마진이 줄어들거나 소거 불량이 나타나는 결과가 초래된다.
본 발명이 이루고자 하는 기술적 과제는 이븐 비트라인과 오드 비트라인의 검증을 동시에 수행하여 데이터 보유 마진이 줄어들거나 불량이 발생하는 것을 방지하고 검증 시간을 줄일 수 있는 낸드 플래시 메모리소자의 검증방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이븐 비트라인과 오드 비트라인에 대한 포스트 프로그램 검증을 동시에 수행하여 데이터 보유 마진이 줄어들거나 소거불량이 발생하는 것을 방지하고 검증 시간을 줄일 수 있는 낸드 플래시 메모리소자의 포스트 프로그램 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 낸드 플래시 메모리소 자의 검증방법은, 프로그램 또는 소거 검증을 위해 이븐(even) 비트라인 및 오드(odd) 비트라인을 소정 전압으로 프리차지시키는 단계; 상기 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계; 및 상기 이븐 비트라인과 오드 비트라인 사이의 데이터 공유 결과에 따라, 상기 이븐 비트라인 및 오드 비트라인에 연결된 셀 스트링에 프로그램된 메모리 셀이 존재하는지를 감지하는 단계를 포함한다.
상기 이븐 비트라인 및 오드 비트라인을 프리차지시키는 단계에서, 상기 이븐 비트라인과 오드 비트라인이 연결된 공통 소스라인(CSL)으로 프리차지 전압을 인가할 수 있다.
상기 이븐 비트라인 및 오드 비트라인을 프리차지시키는 단계 전에, 상기 이븐 비트라인 및 오드 비트라인을 디스차지시키고, 페이지 버퍼의 감지출력(Q) 노드를 세팅하는 단계를 수행할 수 있다.
상기 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계에서, 상기 이븐 비트라인과 오드 비트라인이 연결된 페이지 버퍼의 이븐 비트라인 선택 트랜지스터 및 오드 비트라인 선택 트랜지스터를 동시에 턴 온(turn on)시킬 수 있다.
상기 페이지 버퍼의 감지출력(Q) 노드의 상태가 바뀌는 경우에만 상기 이븐 비트라인 또는 오드 비트라인에 상기 검증레벨을 통과한 메모리 셀이 존재하는 것으로 판별하는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 낸드 플래시 메모리소자의 포스트 프로그램 방법은, 복수 개의 이븐(even) 비트라인 및 복수 개의 오드(odd) 비트라인을 포함하는 한 블록의 소거된 메모리 셀에 프로그램 펄스를 인가하여 프로그램하는 단계; 상기 이븐 비트라인 및 오드 비트라인에 대해 동시에 프로그램 검증을 수행하는 단계; 및 상기 이븐 비트라인 또는 오드 비트라인에 상기 프로그램 검증단계를 통과한 셀이 존재하는 경우 프로그램을 완료하는 단계를 포함한다.
상기 이븐 비트라인 및 오드 비트라인에 대해 동시에 프로그램 검증을 수행하는 단계는, 상기 이븐 비트라인 및 오드 비트라인을 디스차지시키고, 페이지 버퍼의 감지출력(Q) 노드를 초기화하는 단계와, 상기 이븐 비트라인 및 오드 비트라인을 소정 전압으로 프리차지시키는 단계와, 상기 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계, 및 상기 이븐 비트라인과 오드 비트라인 사이의 데이터 공유 결과에 따라, 상기 이븐 비트라인 및 오드 비트라인에 연결된 셀 스트링에 프로그램된 메모리 셀이 존재하는지를 감지하는 단계를 포함할 수 있다.
상기 이븐 비트라인 및 오드 비트라인을 프리차지시키는 단계에서, 상기 이븐 비트라인과 오드 비트라인이 연결된 공통 소스라인(CSL)으로 프리차지 전압을 인가할 수 있다.
상기 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계에서, 상기 페이지 버퍼의 이븐 비트라인 선택 트랜지스터 및 오드 비트라인 선택 트랜지스터를 동시에 턴 온(turn on)시킬 수 있다.
상기 래치회로의 감지출력(Q) 노드의 상태가 바뀌는 경우에만 상기 이븐 비트라인 또는 오드 비트라인에 상기 검증레벨을 통과한 메모리 셀이 존재하는 것으 로 판별하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3은 본 발명에 의한 플래시 메모리소자의 소거 방법을 설명하기 위하여 셀 스트링과 페이지 버퍼의 구조를 도시한 도면이다.
낸드 플래시 메모리소자에서 데이터 저장영역인 메모리 셀 어레이는, 대응하는 비트라인들(BLe, BLo)에 각각 연결된 복수의 셀 스트링들(310, 320)로 이루어진다. 비록 도면에는 두 개의 셀 스트링만 도시되어 있지만, 메모리 셀 어레이 내에는 상기한 셀 스트링이 다수 배치된다. 그리고, 도면에는 각 셀 스트링에 세 개씩의 메모리 셀 트랜지스터만 도시되어 있지만, 하나의 셀 스트링에는 메모리 셀 트랜지스터가 32개 또는 그 이상 다수 배치될 수 있다.
각각의 셀 스트링(310/320)은 대응되는 비트라인(BLe/BLo)에 연결된 드레인 선택 트랜지스터(311/321)와, 공통 소스라인(CSL)에 연결되는 소스 선택 트랜지스터(312/322)와, 상기 드레인 선택 트랜지스터(311/321)와 소스 선택 트랜지스터(312/322) 사이에 직렬로 배치된 복수개의 메모리 셀 트랜지스터들(313, 314, 315, 323, 324, 325)로 구성된다. 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 하나의 페이지 버퍼에 연결된다.
페이지 버퍼는 비트라인 선택 및 바이어스 회로(410), 프리차지 회로(420) 그리고 레지스터 회로(430)를 포함하여 구성된다.
비트라인 선택 및 바이어스 회로(410)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중에서 어느 하나를 선택하며, 동시에 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중 선택된 비트라인에 프리셋 바이어스(preset bias)를 인가한다. 비트라인 선택 및 바이어스 회로(410)는 4개의 nMOS 트랜지스터들(M01, M02, M11, M12)로 이루어진다. nMOS 트랜지스터(M01)는 DISCHe 제어신호에 의해 제어되고, nMOS 트랜지스터(M02)는 DISCHo 제어신호에 의해 제어되고, nMOS 트랜지스터(M11)는 BSLe 제어신호에 의해 제어되며, nMOS 트랜지스터(M12)는 BSLo 제어신호에 의해 제어된다.
프리차지 회로(420)는 선택된 비트라인을 일정 크기의 전압으로 프리차지(precharge)시키는 동작을 수행하며, 하나의 pMOS 트랜지스터(M30)를 포함한다. pMOS 트랜지스터(M30)는 프리차지전압(Vpre)과 감지노드(SO) 사이에 배치되며, PRECH 제어신호에 의해 제어된다.
레지스터 회로(430)는 감지된 데이터를 래치(latch)하고 저장한다. 레지스터 회로(430)는 nMOS 트랜지스터들(M40, M50, M60, M70)과 2개의 인버터(IN0, IN1)로 이루어지는 래치(LATCH)를 포함한다. 도면에는 하나의 레지스터 회로(430)만 도시되어 있지만, 예를 들어 2비트 MLC의 경우 MSB 데이터를 래치하고 저장하기 위한 메인 레지스터 회로와, LSB 데이터를 래치하고 저장하기 위한 캐시 레지스터 회로가 각각 구비된다.
도 4는 본 발명에 의한 플래시 메모리소자의 소거 방법에서 포스트 프로그램 과정의 흐름도이다.
도 4를 참조하면, 소거 동작 중 포스트 프로그램이 시작되면, 선택된 블록 내의 모든 메모리 셀의 워드라인에 한 펄스의 프로그램 전압을 인가한다(단계 510). 이때, 프로그램 전압으로는 10 ∼ 20V 정도를 인가한다. 다음에, 블록 내의 메모리 셀의 프로그램 상태를 검증하는데, 이븐 페이지와 오드 페이지의 메모리 셀에 대해 동시에 검증동작을 수행한다(단계 520). 종래에는 이븐 또는 오드 페이지에 대해 검증을 먼저 수행한 다음에 나머지 오드 또는 이븐 페이지에 대해 검증동작을 수행하였기 때문에 전체 소거동작에 소요되는 시간이 길었다. 본 발명에서는 이븐 및 오드 페이지에 대해 동시에 포스트 프로그램 검증동작을 수행하기 때문에 전체 소거동작에 걸리는 시간을 대폭 줄일 수 있다. 이븐 및 오드 페이지에 대해 동시에 검증하는 본 발명의 포스트 프로그램 검증 단계(520)에 대해서는 다음에 상세히 설명하기로 한다.
메모리 셀이 포스트 프로그램 검증단계를 패스(pass)했는지 페일(fail)이 발생했는지를 판단한다(단계 530). 이때, 노말(normal) 프로그램 동작의 검증과는 달리 선택된 블록 내의 메모리 셀 중 하나의 메모리 셀이라도 검증레벨을 넘어설 경우 포스트 프로그램 동작을 완료하게 된다. 검증레벨을 통과한 셀이 하나도 없을 경우 소정의 스텝 전압(Vstep)만큼 증가한 프로그램 전압을 다시 인가하여 ISPP 방식으로 프로그램한다.
도 5는 본 발명에 따른 플래시 메모리소자의 소거 방법에서 포스트 프로그램 검증단계를 설명하기 위한 흐름도이고, 도 6은 포스트 프로그램 검증단계의 타이밍 도이다.
도 3의 셀 스트링 및 페이지 버퍼 구조와, 도 5의 흐름도 및 도 6의 타이밍도를 참조하면, 포스트 프로그램 검증동작을 수행하기 위하여 먼저 비트라인 내에 남아 있는 전하를 모두 디스차지(discharge) 시키고, 페이지 버퍼를 세팅시킨다(단계 610, t1).
비트라인을 디스차지시키기 위하여 제어신호 DISCHe, DISCHo로 0.1 ∼ 5V의 하이(high) 신호를 인가한다. 이에 따라, nMOS 트랜지스터들(M01, M02)이 턴 온(turn on) 되고, 전원라인(VIRPWR)은 접지(0V)되거나, 1V 이하의 낮은 전압이 인가된다. nMOS 트랜지스터들(M01, M02)이 턴 온되므로, 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 내에 차지되어 있던 전하들이 nMOS 트랜지스터들(M01, M02)을 통해 전원라인(VIRPWR)으로 모두 빠져나가며, 이에 따라 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 모두 디스차지된다. 레지스터 회로(430)의 Q 노드를 하이(high)로 세팅하기 위해, PRECH 제어신호를 로우로 바꾸면 프리차지 트랜지스터(M30)가 턴 온되어 SO 노드는 프리셋 전압(Vpre)으로 차징(charging)되고, DI 트랜지스터(M50)를 턴 온시키면 Q 노드는 하이(high)로 세팅된다. 상기 SO 노드를 프리차지시키기 위한 프리셋 전압은 0.1 ∼ 5V 정도가 되도록 한다. 블록 내의 모든 메모리 셀의 워드라인에는 0V의 전압이 인가된다.
다음에, 데이터 센싱을 위해 비트라인을 프리차지시킨다(단계 620, t2).
비트라인을 프리차지시키기 위하여 공통 소스라인(CSL)으로 0.1 ∼ 5V 정도의 프리차지 바이어스를 인가하고, 소스 선택라인(SSL)으로 하이신호를 인가하여 소스 선택 트랜지스터를 턴 온시킨다. 그러면, 공통 소스라인으로부터 셀 스트링을 통해 비트라인으로 전하가 전달된다. 모든 메모리 셀의 워드라인에는 0V의 검증전압이 인가되고 있기 때문에, 스트링 내의 메모리 셀 중 문턱전압이 검증레벨을 넘어온 메모리 셀이 있으면, 즉 문턱전압이 0V보다 높은 메모리 셀이 있으면 그 메모리 셀 트랜지스터는 턴 오프 되므로 그 메모리 셀이 포함된 비트라인은 프리차지되지 못하여 그대로 그라운드 상태를 유지하게 된다. 반면, 문턱전압이 검증레벨을 넘어온 메모리 셀이 하나도 없으면 모든 메모리 셀 트랜지스터가 턴 온 되므로 그 비트라인의 전압은 프리차지 레벨까지 상승하게 된다.
다음에, 이븐 비트라인과 오드 비트라인을 동시에 검증하기 위하여, 이븐 비트라인과 오드 비트라인 사이에 데이터의 공유(sharing)가 이루어지도록 한다(단계 630, t3).
이븐 비트라인과 오드 비트라인에 연결되어 있는 두 비트라인 선택 신호(BSLe, BSLo)로 0.1 ∼ 5V 정도의 하이(high)의 신호를 동시에 인가하여 이븐 비트라인 선택 트랜지스터(M11) 및 오드 비트라인 선택 트랜지스터(M12)를 동시에 턴 온시킨다. 통상적인 읽기동작 또는 검증동작에서는 이븐 페이지와 오드 페이지에 대해 별도로 읽기 또는 검증 동작을 수행하였기 때문에, 비트라인 선택 트랜지스터(M11, M12) 중 어느 하나를 턴 온시키고 나머지 하나는 턴 오프시켜 이븐 비트라인과 오드 비트라인 중 어느 하나의 비트라인이 선택되도록 하였다. 그러나, 본 발명에서는 이븐 페이지와 오드 페이지를 동시에 검증하기 위하여 두 비트라인 트랜지스터(M11, M12)를 동시에 턴 온시킨다. 그리고, 공통 소스라인(CSL) 제어신호, 드레인 선택라인(DSL) 제어신호 및 소스 선택라인(SSL) 제어신호를 로우로 바꾼다.
두 비트라인 선택 트랜지스터(M11, M12)가 모두 턴 온되기 때문에 비트라인의 프리차지 여부에 따라 두 비트라인 사이에 데이터 공유, 즉 전하 분배가 일어나게 된다. 이븐 비트라인과 오드 비트라인에 연결된 메모리 셀들 중 하나의 메모리 셀도 검증레벨(0V)를 넘지 못했다면, 프리차지 단계(단계 620)에서 이븐 비트라인과 오드 비트라인이 모두 프리차지되었으므로, 두 비트라인 사이에 전하 분배가 일어나지 않고 SEN 노드는 프리차지 상태(Vpre)를 유지하게 된다.
반면, 이븐 비트라인과 오드 비트라인이 모두 검증레벨을 넘어왔다면, 즉 이븐 비트라인과 오드 비트라인에 각각 검증레벨을 넘어온 메모리 셀이 존재할 경우에는 프리차지 단계(단계 620)에서 두 비트라인이 모두 프리차지되지 못하고 그라운드 상태이므로 SEN 노드는 그라운드 상태를 유지하게 된다.
그리고, 이븐 비트라인과 오드 비트라인 중 하나의 비트라인만이 검증 레벨을 넘어왔다면, 즉 두 비트라인 중 어느 하나의 비트라인에 검증레벨을 넘어온 메모리 셀이 존재할 경우에는 프리차지 단계(단계 620)에서 어느 하나의 비트라인은 프리차지되고 다른 하나의 비트라인은 그라운드 상태이므로, 두 비트라인 사이에 전하분배가 일어나게 된다. 그 결과 SEN 노드는 프리차지 레벨의 절반 정도의 전압레벨(1/2Vpre)을 유지하게 된다.
다음에, 페이지 버퍼를 구성하는 트랜지스터들과 래치를 적절하게 제어하여 메모리 셀의 상태를 감지하고 감지된 데이터를 래치한다(단계 640, t3).
SO 노드가 프리차지되어 있는 상태에서 SEN 신호로 0.1 ∼ 5V 정도의 하 이(high) 신호를 인가하여 센싱 트랜지스터(M20)를 턴 온 시키고, 프리차지신호(PRECH)를 로우로 바꾸어 프리차지 트랜지스터(M30)를 턴 오프시킨다.
SEN 노드가 프리차지 레벨이라면 센싱 트랜지스터(M20)가 턴 오프되므로 SO 노드는 프리차지 레벨을 유지하게 되어 READ 트랜지스터(M40)가 턴 온된다. 이 상태에서 nDI 트랜지스터(M70)를 턴 온시키면, nDI 트랜지스터(M70)와 READ 트랜지스터(M40)을 통해 Q 노드의 전하가 빠져나가기 때문에 Q 노드가 하이(high)에서 로우(low)로 바뀌게 된다.
SEN 노드에서 전하분배가 일어나 프리차지 레벨의 절반보다 낮은 상태라면, SO 노드와 SEN 노드 사이에 전하분배가 일어나 SO 노드는 프리차지 레벨보다 낮아지게 되고, 리드(READ) 트랜지스터(M40)는 턴 오프된다. 이 상태에서 nDI 트랜지스터(M70)를 턴 온시키더라도 리드(READ) 트랜지스터(M40)가 턴 오프되어 있는 상태이기 때문에, 래치회로의 Q 노드는 하이(high)의 데이터를 유지하게 된다.
다음에 비트라인들(BLe, BLo)에 대한 리커버리(recovery)를 수행하는 동시에 페이지 버퍼 내의 모든 래치에 감지된 데이터를 저장한다(단계 650).
결국, 검증레벨을 넘어오지 못한 메모리 셀들에 대해서는 Q 노드의 로우 데이터로 인해 다음 단계의 포스트 프로그램 펄스가 인가되고, 단 하나의 메모리 셀이라도 검증레벨을 넘어오게 되면 Q 노드의 데이터가 하이(high) 상태이기 때문에 포스트 프로그램, 즉 소거 동작이 종료된다.
이러한 이븐 페이지 및 오드 페이지에 대해 동시에 검증하는 방법은, 상술한 포스트 프로그램 단계뿐만 아니라, 일반적인 소거 검증단계에서도 유용하게 적용하 여 소거시간을 대폭 줄일 수 있다.
지금까지 설명한 바와 같이 본 발명에 의한 플래시 메모리소자의 데이터 소거방법에 따르면, 소거 후의 메모리 셀의 문턱전압 분포폭을 좁게 하기 위한 포스트 프로그램 단계에서 프로그램 검증단계를, 이븐 페이지 및 오드 페이지를 동시에 수행함으로써 소거 동작에 소요되는 시간을 대폭 줄일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (10)

  1. 프로그램 또는 소거 검증을 위해 이븐(even) 비트라인 및 오드(odd) 비트라인을 소정 전압으로 프리차지시키는 단계;
    상기 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계; 및
    상기 이븐 비트라인과 오드 비트라인 사이의 데이터 공유 결과에 따라, 상기 이븐 비트라인 및 오드 비트라인에 연결된 셀 스트링에 프로그램된 메모리 셀이 존재하는지를 감지하는 단계를 포함하는 낸드 플래시 메모리소자의 검증방법.
  2. 제1항에 있어서,
    상기 이븐 비트라인 및 오드 비트라인을 프리차지시키는 단계에서,
    상기 이븐 비트라인과 오드 비트라인이 연결된 공통 소스라인(CSL)으로 프리차지 전압을 인가하는 것을 특징으로 하는 낸드 플래시 메모리소자의 검증방법.
  3. 제1항에 있어서,
    상기 이븐 비트라인 및 오드 비트라인을 프리차지시키는 단계 전에,
    상기 이븐 비트라인 및 오드 비트라인을 디스차지시키고, 페이지 버퍼의 감지출력(Q) 노드를 하이(high) 또는 로우(low)로 세팅하는 단계를 수행하는 것을 특징으로 하는 낸드 플래시 메모리소자의 검증방법.
  4. 제1항에 있어서,
    상기 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계에서, 상기 이븐 비트라인과 오드 비트라인이 연결된 페이지 버퍼의 이븐 비트라인 선택 트랜지스터 및 오드 비트라인 선택 트랜지스터를 동시에 턴 온(turn on)시키는 것을 특징으로 하는 낸드 플래시 메모리소자의 검증방법.
  5. 제1항 및 제2항에 있어서,
    상기 페이지 버퍼의 감지출력(Q) 노드가 로우(low) 또는 하이(high)로 바뀌는 경우에만 상기 이븐 비트라인 또는 오드 비트라인에 상기 검증레벨을 통과한 메모리 셀이 존재하는 것으로 판별하는 것을 특징으로 하는 낸드 플래시 메모리소자의 검증방법.
  6. 복수 개의 이븐(even) 비트라인 및 복수 개의 오드(odd) 비트라인을 포함하는 한 블록의 소거된 메모리 셀들에 프로그램 펄스를 인가하여 프로그램하는 단계;
    상기 이븐 비트라인 및 오드 비트라인에 대해 동시에 프로그램 검증을 수행하는 단계; 및
    상기 이븐 비트라인 또는 오드 비트라인에 상기 프로그램 검증단계를 통과한 셀이 존재하는 경우 프로그램을 완료하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리소자의 포스트 프로그램 방법.
  7. 제6항에 있어서,
    상기 이븐 및 오드 비트라인에 대해 동시에 프로그램 검증을 수행하는 단계는,
    상기 이븐 비트라인 및 오드 비트라인을 디스차지시키고, 페이지 버퍼의 감지출력(Q) 노드를 초기화하는 단계와,
    상기 이븐 비트라인 및 오드 비트라인을 소정 전압으로 프리차지시키는 단계와,
    상기 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계, 및
    상기 이븐 비트라인과 오드 비트라인 사이의 데이터 공유 결과에 따라, 상기 이븐 비트라인 및 오드 비트라인에 연결된 셀 스트링에 프로그램된 메모리 셀이 존재하는지를 감지하는 단계를 포함하여 이루어지는 것을 특징으로 하는 낸드 플래시 메모리소자의 포스트 프로그램 방법.
  8. 제7항에 있어서,
    상기 이븐 비트라인 및 오드 비트라인을 프리차지시키는 단계에서,
    상기 이븐 비트라인과 오드 비트라인이 연결된 공통 소스라인(CSL)으로 프리차지 전압을 인가하는 것을 특징으로 하는 낸드 플래시 메모리소자의 포스트 프로그램 방법.
  9. 제7항에 있어서,
    상기 이븐 비트라인과 오드 비트라인 사이에 데이터를 공유시키는 단계에서, 상기 페이지 버퍼의 이븐 비트라인 선택 트랜지스터 및 오드 비트라인 선택 트랜지스터를 동시에 턴 온(turn on)시키는 것을 특징으로 하는 낸드 플래시 메모리소자의
  10. 제7항에 있어서,
    상기 페이지 버퍼의 감지출력(Q) 노드의 상태가 바뀌는 경우에만 상기 이븐 비트라인 또는 오드 비트라인에 상기 검증레벨을 통과한 메모리 셀이 존재하는 것으로 판별하는 것을 특징으로 하는 낸드 플래시 메모리소자의 포스트 프로그램 방법.
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* Cited by examiner, † Cited by third party
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KR101068494B1 (ko) * 2009-06-29 2011-09-29 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
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KR20130072517A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 소거 방법
CN113821159A (zh) * 2020-06-19 2021-12-21 西部数据技术公司 用于存储器装置中的高数据保留的混合擦除模式

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