KR101076072B1

KR101076072B1 - 플래시 소자의 소거 동작 방법

Info

Publication number: KR101076072B1
Application number: KR1020080075724A
Authority: KR
Inventors: 권일영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-08-01
Filing date: 2008-08-01
Publication date: 2011-10-21
Also published as: US8243528B2; US20100027353A1; KR20100013960A

Abstract

본 발명은, 비트라인들에 버추어전압을 인가하여 상기 비트라인들을 프리차지하는 단계; 상기 비트라인들이 프리차지된 상태에서 메모리 셀들을 소거하는 단계; 및 상기 프리차지된 비트라인들의 전위를 검출하여 상기 메모리 셀들의 소거 여부를 검증하는 단계를 포함하는 플래시 소자의 소거 동작 방법으로 이루어진다.

플래시, 소거, 베리파이, 버추어전압

Description

플래시 소자의 소거 동작 방법{Erase method of flash device}

본 발명은 플래시 소자의 소거 동작 방법에 관한 것으로, 특히 소거 동작을 간소화하면서 소거 상태의 문턱전압 분포를 개선할 수 있는 플래시 소자의 소거 동작 방법에 관한 것이다.

반도체 소자의 동작은 프로그램(program) 동작, 소거(erase) 동작 및 독출(read) 동작으로 구분될 수 있으며, 프로그램 동작 및 소거 동작 시에는 검증(verify) 동작을 실시할 수 있다. 이 중에서 소거 동작에 관하여 플래시 소자를 예를 들어 설명하면 다음과 같다.

플래시 소자의 소거 동작은 메모리 셀 블럭(memory cell block) 또는 스트링(string) 단위로 실시할 수 있다.

구체적으로, 소거 동작은 선택된 메모리 셀 블럭의 비트라인으로 소거 전압(예컨대, 20V)을 인가하고, 선택된 메모리 셀 블럭의 모든 워드라인은 접지전압(예컨대, 0V)을 인가하여 실시할 수 있다. 이때, 선택된 비트라인으로는 소거 전압을 인가하고, 선택되는 않은 비트라인은 플로팅(floating)시키거나 접지전압(예컨데, 0V)을 인가한다. 일반적으로, 플래시 장치에서 비트라인 간의 간격은 다른 배선들(예컨데, 게이트 라인) 간의 간격보다 좁기 때문에 이웃하는 비트라인 간에 접압차가 발생할수록 간섭 현상이 발생하기가 쉽다. 예를 들면, 상술한 바와 같이 선택된 비트라인과 선택되지 않는 비트라인의 전압차는 매우 크기 때문에(예컨대, 약 20V의 전압차) 커플링(coupling)이 발생하여 선택되지 않는 비트라인의 전압이 상승할 수 있다. 이에 따라, 전압 상승을 방지하기 위한 동작을 실시할 수 있으나, 이는 소거 동작을 복잡하게 할 뿐만 아니라, 소거 동작의 시간을 증가시킬 수 있다.

본 발명이 해결하고자 하는 과제는, 플래시 소자의 소거 동작 시, 비트라인에 인가하는 전압을 페이지 버퍼가 아닌 비트라인 선택부로부터 인가받는 버추어전압을 사용하며, 이븐 및 오드 비트라인에 모두 버추어 전압을 인가함으로써 소거 동작을 간소화하며 비트라인 간의 간섭 현상을 감소시킬 수 있다.

본 발명에 따른 플래시 소자의 소거 동작 방법은, 비트라인들에 버추어전압을 인가하여 상기 비트라인들을 프리차지하는 단계; 상기 비트라인들이 프리차지된 상태에서 메모리 셀들을 소거하는 단계; 및 상기 프리차지된 비트라인들의 전위를 검출하여 상기 메모리 셀들의 소거 여부를 검증하는 단계를 포함한다.

상기 비트라인들을 프리차지하는 단계는, 상기 비트라인들에 연결된 페이지 버퍼의 비트라인 선택부를 통하여 상기 버추어전압을 선택된 비트라인에 인가하여 수행한다.

상기 비트라인들을 프리차지하는 동안, 상기 페이지 버퍼의 센싱노드와 상기 비트라인들을 서로 차단시킨다.

상기 메모리 셀들을 소거하는 단계는, 상기 프리차지된 비트라인들의 전위를 유지한 상태에서 상기 메모리 셀들에 연결된 모든 워드라인들에 접지전압을 인가한다.

상기 메모리 셀들을 소거한 후, 상기 프리차지된 비트라인들의 전위를 검출하기 이전까지 상기 프리차지된 비트라인들의 전위를 유지시킨다.

상기 프리차지된 비트라인들의 전위를 검출하기 위하여, 상기 메모리 셀들의 상태를 상기 비트라인들에 반영하는 단계를 포함한다. 상기 메모리 셀들의 소거 여부를 검증하는 단계는, 상기 프리차지된 비트라인들의 전위가 낮아지면 해당 메모리 셀들을 소거된 셀로 판단한다.

본 발명은, 플래시 소자의 소거 동작 시, 비트라인에 인가하는 전압을 페이지 버퍼가 아닌 비트라인 선택부로부터 인가받는 버추어전압을 사용하며, 이븐 및 오드 비트라인에 모두 버추어 전압을 인가함으로써 소거 동작을 간소화하며 비트라인 간의 커플링 발생을 방지할 수 있고, 플래시 소자의 소거 동작 시간을 감소시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 플래시 소자의 메모리 셀 어레이 및 페이지 버퍼를 설명하기 위한 회로도이다.

도 1a를 참조하면, 플래시 소자는 메모리 셀 어레이(100) 및 페이지 버퍼(200)를 포함한다. 메모리 셀 어레이(100)는 다수개의 메모리 셀 스트링(STe 및 STo)을 포함한다. 이 중에서, 설명의 편의를 위하여 이븐 스트링(STe) 및 오드 스트링(STo)만을 도시하였다. 이븐 스트링(STe)을 구체적으로 설명하면, 이븐 스트링(STe)은 드레인 셀렉트 트랜지스터(drain select transistor; DST), 메모리 셀들(F0 내지 Fn; n은 정수) 및 소스 셀렉트 트랜지스터(source select transistor; SST)를 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인(drain)이 이븐 비트라인(BLe)과 연결되며, 소스 셀렉트 트랜지스터(SST)는 소스(source)가 공통 소스 라인(CSL)과 전기적으로 연결된다. 또한, 드레인 셀렉트 트랜지스터(DST)의 게이트단이 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소스 셀렉트 트랜지스터(SST)의 게이트단이 연결되어 소스 셀렉트 라인(SSL)이 된다. 메모리 셀들(F0 내지 Fn)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST)의 사이에서 직렬로 연결된다. 각각의 스트링들(STe 및 STo)에 포함된 메모리 셀들(F0 내지 Fn)의 게이 트단이 각각 연결되어 워드라인들(WL0 내지 WLn)이 된다.

페이지 버퍼(200)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo)을 통하여 메모리 셀 어레이(100)와 전기적으로 연결된다. 도면은 페이지 버퍼(200) 중에서 본 발명의 설명에 필요한 부분만 간략하게 도시하였다. 페이지 버퍼(200)는 비트라인 선택부(201), 래치(202), 커패시터(C1), 프리차지 스위치(P1) 및 제5 내지 제9 스위치(S5 내지 S9)를 포함한다. 비트라인 선택부(201)는 제1 내지 제4 스위치(S1 내지 S4)를 포함한다. 제1 내지 제4 스위치(S1 내지 S4)는 NMOS 트랜지스터로 구현할 수 있다. 제1 및 제2 스위치(S1 및 S2)는 이븐 비트라인(BLe)과 전기적으로 연결된 제1 노드(N1)와 오드 비트라인(BLo)과 전기적으로 연결된 제2 노드(N2) 사이에서 직렬로 연결되며, 제1 및 제2 스위치(S1 및 S2) 사이로 버추어전압(VIRPWR)이 인가된다. 제3 스위치(S3)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되며, 제4 스위치(S4)는 제2 노드(N2)와 제3 노드(S3) 사이에 연결된다.

제5 내지 제9 스위치(S5 내지 S9)는 NMOS 트랜지스터로 구현할 수 있다. 제5 스위치(S5)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결되며, 제4 노드(N4)는 센싱노드(SO)와 전기적으로 연결된다. 커패시터(C1)는 게이트단이 제4 노드(N4)와 연결된다. 제6 스위치(S6)는 제4 노드(N4)와 제5 노드(N5) 사이에 연결된다. 래치(202)는 제1 인버터(I1) 및 제2 인버터(I2)를 포함한다. 제1 및 제2 인버터(I1 및 I2)는 제5 노드(N6)와 제6 노드(N6) 사이에서 병렬로 연결된다. 제7 스위치(S7)는 제6 노드(N6)와 제7 노드(N7) 사이에 연결되며, 제8 스위치(S8)는 제5 노드(N5)와 제7 노드(N7) 사이에 연결된다. 제9 스위치(S9)는 제7 노드(N7)와 접지전압(Vss) 사이에 연결된다. 프리차지 스위치(P1)는 PMOS 트랜지스터로 구현할 수 있으며, 전원전압(Vcc)과 제4 노드(N4) 사이에 연결된다.

도 2는 본 발명에 따른 플래시 소자의 소거 동작 방법을 설명하기 위한 타이밍도이다.

도 1 및 도 2를 참조하면, 페이지 버퍼 셋업 구간(T1)에서는, 소거 동작 동안에 오드 비트라인 선택신호(SELe) 및 전달신호(TRANT)는 비활성화하여 제4 스위치(S4) 및 제6 스위치(S6)를 턴 오프(turn off) 상태로 유지한다. 프리차지 신호(PRECH_N)를 활성화하여(예컨대, 로직 '로우') 프리차지 스위치(P1)를 턴 온(turn on)시킨다. 프리차지 스위치(P1)가 턴 온 되면 제4 노드(N4)에 전원전압(Vcc)이 전달되어 제9 스위치(S9)가 턴 온 된다. 이븐 및 오드 디스차지 신호(DISe 및 DISo)를 활성화하여(예컨대, 로직 '하이') 제1 및 제2 스위치(S1 및 S2)를 턴 온(turn on)한다. 이븐 비트라인 선택신호(SELe)를 활성화하여(예컨대, 로직 '하이') 제3 스위치(S3)를 턴 온(turn on) 하고, 오드 비트라인 선택신호(SELo)는 비활성화하여(예컨대, 로직 '로우') 제4 스위치(S4)를 턴 오프(turn off) 한다. 이로써, 제3 노드(N3)는 이븐 비트라인(BLe)과 전기적으로 연결된다. 이어서, 셋업신호(TSET)를 활성화하여(예컨대, 로직 '하이') 제5 노드(N5)의 데이터(QT_N)를 로직 로우(low)가 되도록 한 후, 다시 비활성화시킨다.

버추어전압 인가 구간(T2)에서는, 소거 전압용 버추어전압(VIRPWR)을 활성화(예컨대, 로직 '로우')한다. 이때, 버추어전압(VIRPWR)은 소거 동작용 소거 전압이므로 전원전압(Vcc)을 인가할 수 있으며, 바람직하게는 20V의 전압을 인가할 수 있다. 이때, 이븐 및 오드 디스차지 스위치(DISe 및 DISo)가 모두 턴 온(turn on) 되어 있으므로, 이븐 비트라인(BLe) 및 오드 비트라인(BLo)의 전압 레벨을 동시에 상승시킬 수 있다. 이처럼, 이븐 비트라인(BLe) 및 오드 비트라인(BLo)의 전압 레벨이 동일해지면, 소거 동작 시 선택된 비트라인(예컨대, 이븐 비트라인)과 선택되지 않은 비트라인(예컨대, 오드 비트라인) 간의 커플링(coupling) 현상을 방지할 수 있다.

소거 구간(T3) 에서는, 버추어 전압 인가 구간(T2)에서 이븐 비트라인(BLe)을 충분히 차지(charge) 시킨 후에, 이븐 디스차지 신호(DISe)를 비활성화하여 제1 스위치(S1)를 턴 오프 시키고, 오드 디스차지 신호(DISo)는 활성화 상태를 유지시켜 제2 스위치(S2)의 턴 온 상태를 유지한다. 이때, 프리차지 신호(PRECH_N) 및 센싱신호(PBSENSE)를 비활성화 상태로 유지하기 때문에 센싱노드(SO)의 전압 레벨이 바뀌지 않는다. 이에 따라, 후속 센싱노드(SO)의 전압 레벨 증가를 위한 추가 동작을 필요로 하지 않는다. 이어서, 커패시터(C1)에 부스팅 신호(KICK)를 인가하면 부스팅(boosting) 현상으로 인하여 커패시터(C1)의 게이트 단의 전압 레벨이 상승하게 되고, 이에 따라 센싱노드(SO)의 전압 레벨 또한 상승하게 된다. 센싱노드(SO)의 전압 레벨이 충분히 상승되었으면 프리차지 신호(PRECH_N)를 비활성화시켜 프리차지 스위치(P1)를 턴 오프(turn off) 시키고, 센싱신호(PBSENSE)를 활성화시켜 제5 스위치(S5)를 턴 온(turn on) 시킨다.

센싱구간(T4)에서는, 부스팅신호(KICK)를 비활성화 시키면 센싱노드(SO)의 전압 레벨은 다시 감소한다. 이때, 센싱노드(SO)의 전압 레벨이 감소하더라도 전워 전압(Vcc) 레벨은 유지한다. 이어서, 리셋신호(TRST)를 활성화하여 제7 스위치(S7)를 턴 온(turn on) 하면, 제6 노드(N6)의 전압 레벨이 접지전압(예컨대, 0V)으로 감소하고, 제1 인버터(I1)에 의해 제5 노드(N5)의 데이터(QT_N)는 로직 하이(high)로 전이된다.

페이지 버퍼 리셋 구간(T5) 에서는, 이븐 디스차지 신호(DISe)를 활성화하고, 드레인 및 소스 셀렉트 라인(DSL 및 SSL)에 인가하는 전압을 비활성화한다.

상술한 바와 같이, 소거 동작 시, 선택된 비트라인(예컨대, 이븐 비트라인)을 차지(charge)하기 위한 전압을 프리차지 스위치(P1)를 통한 전원전압 대신에 버추어신호(VIRPWR)를 사용함으로써, 페이지 버퍼(200)의 동작을 간소화할 수 있으며, 선택된 비트라인과 선택되지 않은 비트라인 간의 전압 레벨 차이가 발생하지 않으므로 커플링 현상을 방지할 수 있다. 이에 따라, 플래시 메모리 소자의 신뢰도를 향상시킬 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 메모리 셀 어레이 200 : 페이지 버퍼

201 : 비트라인 선택부 202 : 래치

Claims

비트라인들에 버추어전압을 인가하여 상기 비트라인들을 프리차지하는 단계;

상기 비트라인들이 프리차지된 상태에서 메모리 셀들을 소거하는 단계; 및

상기 프리차지된 비트라인들의 전위를 검출하여 상기 메모리 셀들의 소거 여부를 검증하는 단계를 포함하는 플래시 소자의 소거 동작 방법.
제 1 항에 있어서,

상기 비트라인들을 프리차지하는 단계는,

상기 비트라인들에 연결된 페이지 버퍼의 비트라인 선택부를 통하여 상기 버추어전압을 선택된 비트라인에 인가하여 수행하는 플래시 소자의 소거 동작 방법.
제 2 항에 있어서,

상기 비트라인들을 프리차지하는 동안, 상기 페이지 버퍼의 센싱노드와 상기 비트라인들을 서로 차단시키는 플래시 소자의 소거 동작 방법.
제 1 항에 있어서,

상기 메모리 셀들을 소거하는 단계는,

상기 프리차지된 비트라인들의 전위를 유지한 상태에서 상기 메모리 셀들에 연결된 모든 워드라인들에 접지전압을 인가하는 플래시 소자의 소거 동작 방법.
제 1 항에 있어서,

상기 메모리 셀들을 소거한 후, 상기 프리차지된 비트라인들의 전위를 검출하기 이전까지 상기 프리차지된 비트라인들의 전위를 유지시키는 플래시 소자의 소거 동작 방법.
제 1 항에 있어서,

상기 프리차지된 비트라인들의 전위를 검출하기 위하여,

상기 메모리 셀들의 상태를 상기 비트라인들에 반영하는 단계를 포함하는 플래시 소자의 소거 동작 방법.
제 6 항에 있어서,

상기 메모리 셀들의 소거 여부를 검증하는 단계는,

상기 프리차지된 비트라인들의 전위가 낮아지면 해당 메모리 셀들을 소거된 셀로 판단하는 플래시 소자의 소거 동작 방법.