KR20160072706A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 다수의 플래인들의 소거 검증 동작이 패스(pass)될 때까지 소거 루프(loop)를 수행하는 단계; 상기 소거 루프의 횟수가 최대 횟수에 도달할 때까지 상기 소거 검증 동작이 페일(fail)되면, 상기 다수의 플래인들 중 상기 소거 검증 동작이 패스된 플래인들이 있는지를 판단하는 단계; 및 상기 패스된 플래인들이 있으면, 상기 페일된 플래인들의 동작을 종료하고, 상기 패스된 플래인들의 소프트 프로그램 동작을 수행하는 단계를 포함하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 멀티 플래인 소거 동작을 수행하는 반도체 장치에 관한 것이다.
반도체 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 소거 동작, 프로그램 동작 및 리드 동작을 수행하도록 구성된 주변회로와 주변회로를 제어하는 제어회로를 포함한다. 메모리 셀 어레이에는 다수의 플래인들(planes)이 포함되며, 각각의 플래인에는 다수의 메모리 블록들이 포함될 수 있다.
반도체 장치에서는 동작 시간 단축을 위하여, 소거 동작시 멀티 플래인 소거 동작이 수행될 수 있다. 멀티 플래인 소거 동작은 다수의 플래인들을 동시에 소거 하는 동작이다.
일반적으로, 멀티 플래인 소거 동작 중, 적어도 하나의 플래인에서 소거 검증 동작이 페일되면 나머지 정상 플래인들도 페일로 처리될 수 있기 때문에, 정상 플래인들을 사용하지 못할 수 있다.
본 발명의 실시예는 멀티 플래인 동작시 소거 검증 동작이 페일된 플래인만 페일로 처리하고, 나머지 정상 플래인들은 정상적으로 사용할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 다수의 플래인들의 소거 검증 동작이 패스(pass)될 때까지 소거 루프(loop)를 수행하는 단계; 상기 소거 루프의 횟수가 최대 횟수에 도달할 때까지 상기 소거 검증 동작이 페일(fail)되면, 상기 다수의 플래인들 중 상기 소거 검증 동작이 패스된 플래인들이 있는지를 판단하는 단계; 및 상기 패스된 플래인들이 있으면, 상기 페일된 플래인들의 동작을 종료하고, 상기 패스된 플래인들의 소프트 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 데이터가 저장되는 다수의 플래인들; 상기 플래인들의 소거 동작 및 소프트 프로그램 동작을 수행하도록 구성된 주변회로; 및 상기 소거 동작 수행시 소거 검증 동작이 페일되면, 상기 소거 검증 동작이 패스된 플래인들이 있는지를 판단하고, 상기 패스된 플래인들의 소프트 프로그램 동작이 수행되도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 기술은 다수의 플래인들의 소거 동작을 동시에 수행하되, 소거 검증 동작이 페일된 플래인만 페일로 처리하고, 정상 플래인들은 정상적으로 사용할 수 있도록 함으로써, 플래인들의 낭비를 방지할 수 있다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 1의 제어회로를 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명에 따른 멀티 소거 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램, 리드 및 소거 동작을 수행하는 주변회로(120)와, 주변회로(120)를 제어하는 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 플래인들을 포함하며, 각각의 플래인에는 다수의 메모리 블록들이 포함된다.
주변회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 예를 들어, 전압 생성 회로(21)는 소거 전압(Vera), 소프트 프로그램 전압(Vpgm), 검증 전압(Vf) 및 패스전압(Vpass)을 생성하며, 이 외에도 다양한 전압들을 생성한다. 멀티 플래인 소거 동작시, 소거 전압(Vera)은 메모리 셀 어레이(110)의 선택된 플래인들 중 선택된 메모리 블록들에 인가될 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 플래인들 중, 선택된 플래인들에 포함된 선택된 메모리 블록들에 동작전압들을 전달한다. 예를 들면, 멀티 플래인 소거 동작 시, 로우 디코더(22)는 선택된 메모리 블록들의 워드라인들(WL)에 소프트 프로그램 전압(Vpgm) 또는 검증 전압(Vf을 전달할 수 있다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 플래인들에 포함된 메모리 블록들에 연결되며, 프로그램, 리드 및 소거 동작시 페이지 버퍼 제어신호들(PBSIGNALS)에 응답하여 선택된 메모리 블록과 데이터를 주고 받고, 전달받은 데이터를 임시로 저장할 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(130)에 전달한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램, 소거 또는 리드 동작이 수행되도록 주변회로(120)를 제어한다. 예를 들면, 제어회로(130)는 멀티 플래인 소거 동작 시 소거 검증 동작이 페일된 경우, 소거 검증 동작이 패스된 플래인이 있는지를 판단하고, 패스된 플래인이 있는 경우, 해당 플래인의 멀티 플래인 소거 동작이 계속 수행되도록 주변회로(120)를 제어한다.
도 2는 도 1의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 제1 내지 제A 플래인들(A는 양의 정수)을 포함할 수 있으며, 제1 내지 제A 플래인들은 서로 동일하게 구성될 수 있다. 제1 플래인을 예를 들면, 제1 플래인은 제1 내지 제B 메모리 블록들(B는 양의 정수)을 포함할 수 있다. 제1 내지 제B 메모리 블록들은 서로 동일하게 구성될 수 있다. 제1 내지 제B 메모리 블록들 중 어느 하나를 예를 들어 설명하면 다음과 같다.
도 3은 도 2의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 메모리 블록은 메인 셀들이 포함된 메인 서브블록(MBL)과 플래그 셀들이 포함된 플래그 서브블록(FBL)으로 이루어질 수 있다. 메인 서브블록(MBL)과 플래그 서브블록(FBL)은 비트라인들(BL0~BLi)과 소오스 라인(SL) 사이에 연결된 다수의 스트링들(ST)을 포함한다. 예를 들면, 제0 내지 제k 비트라인들(BL0~BLk)에 연결된 스트링들(ST)은 메인 서브블록(MBL)에 포함되고, 제k+1 내지 제i 비트라인들(BLk+1~BLi)은 플래그 서브블록(FBL)에 포함된다. 소오스 라인(SL)은 메모리 블록들에 공통으로 연결되며, 접지단자에 연결된다.
스트링들(ST)은 서로 동일하게 구성된다. 제0 비트라인(BL0)에 연결된 스트링(ST)을 예로 들면, 스트링(ST)은 소오스 라인(SL)과 제0 비트라인(BL0) 사이에 서로 직렬로 연결된 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0~Fn) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 서로 다른 스트링들(ST)에 포함된 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0~Fn)의 게이트들은 제0 내지 제n 워드라인들(WL0~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결된다. 동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 따라서, 각각의 페이지들(PG)은 메인 서브블록(MBL)에 포함된 메모리 셀들과 플래그 서브블록(FBL)에 포함된 플래그 셀들을 포함한다. 메인 셀들에는 프로그램 데이터가 저장되고, 플래그 셀들에는 해당 플래그 셀들이 포함된 페이지에 대한 정보가 저장될 수 있다. 예를 들면, 페이지에 대한 정보는 페이지의 LSB(Least Significant Bit) 정보 및 MSB(Most Significant Bit) 정보가 포함될 수 있다.
도 4는 도 1의 제어회로를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 제어회로(130)는 멀티 플래인 소거 동작을 위하여, 소거 동작 제어부(41), 판단부(42), 상태 코드 저장부(43), 플래인 어드레스 저장부(44) 및 소프트 프로그램 동작 제어부(45)를 포함할 수 있다.
소거 동작 제어부(41)는 멀티 플래인 소거 동작에 대한 명령신호(CMD), 어드레스(ADD) 또는 소거 동작 신호가 수신되면, 선택된 플래인들의 선택된 메모리 블록들의 소거 동작이 수행되도록 동작명령신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD) 및 페이지 버퍼 제어신호들(PBSIGNALS)을 출력하여 주변회로(도 1의 120)를 제어한다.
판단부(42)는 소거 검증 동작 또는 소프트 프로그램 검증 동작이 패스(pass) 또는 페일(fail)되는지를 판단하거나, 소거 루프 횟수 또는 소프트 프로그램 루프 횟수가 최대인지 아닌지를 판단한다. 예를 들면, 소거 검증 동작이 페일되고, 소거 루프 횟수가 최대 횟수가 아닌 경우, 판단부(42)는 소거 동작 제어부(41)에 소거 동작 진행 신호(EOP)를 출력한다. 또는, 소거 검증 동작이 패스되거나, 플래인 어드레스 저장부(44)에 패스된 플래인의 어드레스를 저장한 경우, 판단부(42)는 소프트 프로그램 동작 진행 신호(SPOP)를 출력한다.
상태 코드 저장부(43)는 멀티 플래인 소거 동작이 페일되고, 소거 루프 횟수가 최대인 경우, 멀티 플래인 소거 동작이 페일되었다는 상태 코드(ST_CODE)를 저장한다.
플래인 어드레스 저장부(44)는 멀티 플래인 소거 동작이 페일되더라도, 소거 검증이 패스된 플래인이 있는 경우, 패스된 플래인의 어드레스(P_ADD)를 저장한다.
소프트 프로그램 동작 제어부(45)는 소프트 프로그램 동작 진행 신호(SPOP) 및 패스된 플래인의 어드레스(P_ADD)가 수신되면, 동작명령신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD) 및 페이지 버퍼 제어신호들(PBSIGNALS)을 출력하여, 선택된 메모리 블록의 소프트 프로그램 동작이 시작되거나 다음 소프트 프로그램 루프가 수행되도록 주변회로(120)를 제어한다. 이때, 로우 어드레스(RADD)는 패스된 플래인의 어드레스(P_ADD)를 포함한다.
본 발명에 따른 멀티 소거 동작을 보다 구체적으로 설명하면 다음과 같다.
도 5는 본 발명에 따른 멀티 소거 동작을 설명하기 위한 순서도이다.
도 5를 참조하면, 멀티 플래인 소거 동작이 시작되면, 선택된 플래인들의 소거 동작이 수행된다(51). 소거 동작시(51), 소거 전압은 선택된 플래인들에 포함된 선택된 메모리 블록들에 인가된다. 선택된 플래인들의 선택된 메모리 블록들에 소거 전압이 인가된 후, 선택된 플래인들의 소거 검증 동작이 수행된다(52). 소거 검증 동작은 선택된 메모리 블록들에 포함된 메모리 셀들의 문턱전압이 소거 검증 전압보다 낮아졌는지를 판단하는 동작으로써, 적어도 하나 이상의 메모리 셀들의 문턱전압이 소거 검증 전압보다 높은 것으로 판단되면, 소거 검증 동작은 페일(fail)된다. 소거 검증 동작시, 메모리 셀들의 문턱전압이 소거 검증 전압보다 모두 낮아진 것으로 판단되면, 소거 검증 동작은 패스(pass)된다. 다수의 플래인들을 소거하는 단계(51)와 메모리 셀들을 소거 검증하는 단계(52)가 하나의 소거 루프(loop)를 이룬다. 예를 들면, '단계 51'과 '단계 52'가 수행될 때마다 소거 루프 횟수가 증가한다. 즉, 소거 루프는 ISPE(Incremental Step Pulse Erase) 방식으로 수행될 수 있다.
'단계 52'에서 소거 검증 동작이 페일되면, 소거 루프 횟수가 최대 횟수인지를 판단한다(53). 최대 소거 횟수는 반도체 장치에 미리 설정된 횟수로써, 소거 루프가 무한으로 수행되는 것을 방지하기 위해 설정된다. 소거 루프 횟수가 최대 소거 횟수보다 낮으면, 소거 전압이 스텝전압만큼 높아지고(54), 소거 루프가 재수행된다. '단계 53'에서, 소거 루프 횟수가 최대 횟수와 같아지면, 플래인들의 상태 코드가 업데이트된다(55). 즉, 멀티 플래인 소거 동작이 페일되었음을 나타내는 상태 코드가 저장된다.
상태 코드가 저장된 후, 소거 검증 동작이 패스된 플래인이 있는지를 판단한다(56). 소거 검증 동작이 패스된 플래인이 없으면, 페일된 플래인들의 메모리 블록들로의 접근이 차단되고, 멀티 플래인 소거 동작이 종료된다. 하지만, 소거 동작이 패스된 플래인이 있으면, 패스된 플래인들의 소프트 프로그램 동작(60)이 수행된다. 이때, 패스된 플래인을 제외한 나머지 페일된 플래인의 메모리 블록으로의 접근은 차단된다.
소프트 프로그램 동작(60)은 '단계 52'에서 플래인들의 소거 검증이 모두 패스된 경우에도 수행된다. 소프트 프로그램 동작은 소거된 메모리 셀들의 문턱전압 분포의 폭을 좁히기 위하여 수행될 수 있다. 소프트 프로그램 동작(60)을 구체적으로 설명하면 다음과 같다.
소거 검증 동작이 패스된 플래인의 선택된 메모리 블록의 소프트 프로그램 동작이 수행된다(61). 예를 들면, 선택된 메모리 블록에 연결된 비트라인들에는 프로그램 허용전압(예컨대, 0V)이 인가되고, 선택된 메모리 블록에 연결된 워드라인들에 소프트 프로그램 전압이 인가된다. 소프트 프로그램 전압이 인가된 후, 선택된 메모리 블록의 소프트 프로그램 검증 동작이 수행된다(62). 소프트 프로그램 검증 동작은 선택된 메모리 블록들에 포함된 메모리 셀들의 문턱전압이 소프트 프로그램 검증 전압보다 낮아졌는지를 판단하는 동작으로써, 적어도 하나 이상의 메모리 셀들의 문턱전압이 소프트 프로그램 검증 전압보다 낮은 것으로 판단되면, 소프트 프로그램 검증 동작은 페일(fail)된다. 소프트 프로그램 검증 동작시, 메모리 셀들의 문턱전압이 소프트 프로그램 검증 전압보다 모두 높아진 것으로 판단되면, 소프트 프로그램 검증 동작은 패스(pass)된다. 패스된 플래인들의 소프트 프로그램 단계(61)와 메모리 셀들을 소프트 프로그램 검증하는 단계(62)가 하나의 소프트 프로그램 루프(loop)를 이룬다. 예를 들면, '단계 61'과 '단계 62'가 수행될 때마다 소프트 프로그램 루프 횟수가 증가한다. 즉, 소프트 프로그램 루프는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다.
'단계 62'에서 소프트 프로그램 검증 동작이 페일되면, 소프트 프로그램 루프 횟수가 최대 횟수인지를 판단한다(63). 최대 소프트 프로그램 횟수는 반도체 장치에 미리 설정된 횟수로써, 소프트 프로그램 루프가 무한으로 수행되는 것을 방지하기 위해 설정된다. 소프트 프로그램 루프 횟수가 최대 소프트 프로그램 횟수보다 낮으면, 소프트 프로그램 전압이 스텝전압만큼 높아지고, 소프트 프로그램 루프가 재수행된다. '단계 63'에서 소프트 프로그램 루프 횟수가 최대 소프트 프로그램 루프 횟수보다 적으면, 소프트 프로그램 전압이 스텝전압만큼 높아지고(64), 소프트 프로그램 루프가 재수행된다.
'단계 63'에서 소프트 프로그램 루프 횟수가 최대 횟수와 같거나, '단계 62'에서 소프트 프로그램 검증 동작이 패스되면, 소프트 프로그램 동작은 종료된다.
상술한 바와 같이, 다수의 플래인들을 소거하는 멀티 플래인 소거 동작 수행시, 멀티 플래인 소거 동작이 소거 검증 동작의 페일로 인해 페일되더라도, 소거 검증 동작이 패스된 플래인이 있으면, 패스된 플래인을 정상 플래인으로 사용함으로써, 플래인의 낭비를 방지할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 6을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 메모리 장치(1100)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 메모리 장치(1100)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 메모리 장치(1100)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 메모리 장치(1100)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 메모리 장치(1100)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 메모리 장치(1100)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 7을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 메모리 장치(1100)를 포함할 수 있다.
반도체 메모리 장치(1100)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 메모리 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 메모리 장치(1100)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 메모리 장치(1100)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 7에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 메모리 장치(1100), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 메모리 장치(1100)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 메모리 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 메모리 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 메모리 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 주변회로
130: 제어회로 21: 전압 생성 회로
22: 로우 디코더 23: 페이지 버퍼
24: 컬럼 디코더 25: 입출력 회로
41: 소거 동작 제어부 42: 판단부
43: 상태 코드 저장부 44: 플래인 어드레스 저장부
45: 소프트 프로그램 동작 제어부

Claims (18)

  1. 다수의 플래인들의 소거 검증 동작이 패스(pass)될 때까지 소거 루프(loop)를 수행하는 단계;
    상기 소거 루프의 횟수가 최대 횟수에 도달할 때까지 상기 소거 검증 동작이 페일(fail)되면, 상기 다수의 플래인들 중 상기 소거 검증 동작이 패스된 플래인들이 있는지를 판단하는 단계; 및
    상기 패스된 플래인들이 있으면, 상기 페일된 플래인들의 동작을 종료하고, 상기 패스된 플래인들의 소프트 프로그램 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 플래인들 모두 상기 소거 검증 동작이 패스되면, 상기 모든 패스된 플래인들의 상기 소프트 프로그램 동작을 수행하고,
    상기 플래인들 모두 상기 소거 검증 동작이 페일되면, 상기 모든 페일된 플래인들의 동작을 종료하는 반도체 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 소거 루프는 ISPE(Incremental Step Pulse Erase) 방식으로 수행되는 반도체 장치의 동작 방법.
  4. 제3항에 있어서, 상기 소거 루프는,
    상기 플래인들을 소거하는 단계; 및
    상기 플래인들을 소거 검증하는 단계를 포함하는 반도체 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 소거 루프의 횟수가 상기 최대 횟수에 도달할 때까지 상기 소거 검증 동작이 페일되면, 상기 다수의 플래인들에 수행되는 소거 동작의 상태 코드를 페일에 대응하는 코드로 업데이트하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 소프트 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행되는 반도체 장치의 동작 방법.
  7. 제1항에 있어서, 상기 소프트 프로그램 동작은,
    상기 플래인들을 소프트 프로그램하는 단계; 및
    상기 플래인들을 소프트 프로그램 검증하는 단계를 포함하는 반도체 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 패스된 플래인들의 상기 소프트 프로그램 동작이 수행되기 이전에,
    상기 페일된 플래인들에 포함된 메모리 블록들로의 접근을 차단시키는 단계를 더 포함하는 반도체 장치의 동작 방법.
  9. 데이터가 저장되는 다수의 플래인들;
    상기 플래인들의 소거 동작 및 소프트 프로그램 동작을 수행하도록 구성된 주변회로; 및
    상기 소거 동작 수행시 소거 검증 동작이 페일되면, 상기 소거 검증 동작이 패스된 플래인들이 있는지를 판단하고, 상기 패스된 플래인들의 소프트 프로그램 동작이 수행되도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 플래인들은 다수의 메모리 블록들을 포함하는 반도체 장치.
  11. 제9항에 있어서, 상기 주변회로는,
    동작명령신호에 응답하여 다양한 레벨의 동작전압들을 생성하도록 구성된 전압 생성 회로;
    로우 어드레스에 응답하여 메모리 셀 어레이에 포함된 플래인들 중, 선택된 플래인들에 포함된 선택된 메모리 블록들에 상기 동작전압들을 전달하도록 구성된 로우 디코더;
    페이지 버퍼 제어신호들에 응답하여 선택된 플래인과 데이터를 주고 받고, 전달받은 데이터를 임시로 저장하도록 구성된 페이지 버퍼;
    컬럼 어드레스에 응답하여 상기 페이지 버퍼와 데이터를 주고받도록 구성된 컬럼 디코더; 및
    외부로부터 전달받은 명령신호 및 어드레스를 상기 제어회로에 전달하고, 데이터를 입출력하도록 구성된 입출력 회로를 포함하는 반도체 장치.
  12. 제9항에 있어서, 상기 제어회로는,
    상기 주변회로가 소거 동작을 수행하도록 제어하는 소거 동작 제어부와,
    상기 주변회로가 소프트 프로그램 동작을 수행하도록 제어하는 소프트 프로그램 동작 제어부와,
    상기 소거 동작 또는 상기 소프트 프로그램 동작 수행시, 검증 결과를 판단하거나 루프 횟수들을 비교하는 판단부와,
    멀티 플래인 소거 동작의 상태 코드를 저장하는 상태 코드 저장부와,
    상기 멀티 플래인 소거 동작시 플래인 어드레스를 저장하는 플래인 어드레스 저장부를 포함하는 반도체 장치.
  13. 제12항에 있어서, 상기 소거 동작 제어부는,
    상기 멀티 플래인 소거 동작에 대한 명령신호, 어드레스 또는 소거 동작 신호가 수신되면, 선택된 플래인들의 선택된 메모리 블록들의 소거 동작이 수행되도록 동작명령신호, 로우 어드레스, 컬럼 어드레스 및 페이지 버퍼 제어신호들을 출력하여 상기 주변회로를 제어하는 반도체 장치.
  14. 제12항에 있어서, 상기 소프트 프로그램 동작 제어부는,
    소프트 프로그램 동작 진행 신호가 수신되면, 동작명령신호, 로우 어드레스, 컬럼 어드레스 및 페이지 버퍼 제어신호들을 출력하여, 선택된 메모리 블록의 소프트 프로그램 동작이 시작되거나 다음 소프트 프로그램 루프가 수행되도록 주변회로를 제어하는 반도체 장치.
  15. 제12항에 있어서, 상기 판단부는,
    상기 소거 검증 동작 또는 상기 소프트 프로그램 검증 동작이 패스(pass) 또는 페일(fail)되는지를 판단하거나, 상기 소거 검증 동작의 소거 루프 횟수 또는 상기 소프트 프로그램 동작의 소프트 프로그램 루프 횟수가 최대인지 아닌지를 판단하여 소거 동작 진행 신호 또는 소프트 프로그램 동작 진행 신호를 출력하는 반도체 장치.
  16. 제15항에 있어서, 상기 판단부는,
    상기 소거 검증 동작이 페일되고, 상기 소거 루프 횟수가 최대 횟수가 아닌 것으로 판단되면, 상기 소거 동작 제어부에 상기 소거 동작 진행 신호를 출력하고,
    상기 소거 검증 동작이 패스되거나, 상기 플래인 어드레스 저장부에 패스된 플래인들의 어드레스가 저장되면, 상기 소프트 프로그램 동작 제어부에 상기 소프트 프로그램 동작 진행 신호를 출력하는 반도체 장치.
  17. 제12항에 있어서, 상기 상태 코드 저장부는,
    상기 멀티 플래인 소거 동작이 페일되고, 상기 소거 동작의 소거 루프 횟수가 최대인 경우, 상기 상태 코드를 저장하는 반도체 장치.
  18. 제12항에 있어서, 상기 플래인 어드레스 저장부는,
    상기 멀티 플래인 소거 동작이 페일되더라도, 상기 소거 동작의 소거 검증이 패스된 플래인들이 있으면, 상기 패스된 플래인들의 어드레스를 저장하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11170859B2 (en) 2019-07-22 2021-11-09 SK Hynix Inc. Memory device for passing verify operation and operating method of the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11087849B2 (en) * 2018-05-08 2021-08-10 Sandisk Technologies Llc Non-volatile memory with bit line controlled multi-plane mixed sub-block programming
CN110634522A (zh) * 2018-06-25 2019-12-31 北京兆易创新科技股份有限公司 一种非易失存储器擦除方法及装置
KR102442219B1 (ko) * 2018-10-08 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
WO2021163945A1 (en) * 2020-02-20 2021-08-26 Yangtze Memory Technologies Co., Ltd. Method of programming multi-plane memory device
US11657883B2 (en) * 2021-07-22 2023-05-23 Western Digital Technologies, Inc. Isolating problematic memory planes to avoid neighbor plan disturb

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0646882B1 (en) * 1993-10-04 2002-03-20 Siemens Aktiengesellschaft Method and apparatus for fast accessing of data items from a sorted list and data base carrier for use with such method and/or apparatus
JP3486079B2 (ja) * 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
US7139864B2 (en) * 2003-12-30 2006-11-21 Sandisk Corporation Non-volatile memory and method with block management system
KR100672125B1 (ko) * 2005-03-15 2007-01-19 주식회사 하이닉스반도체 사전 소거 검증을 위한 페이지 버퍼를 갖는 불휘발성 메모리 장치
US7450423B2 (en) * 2007-01-03 2008-11-11 Macronix International Co., Ltd. Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure
KR100869849B1 (ko) * 2007-06-29 2008-11-21 주식회사 하이닉스반도체 플래시 메모리소자의 구동방법
KR100953062B1 (ko) * 2008-05-20 2010-04-13 주식회사 하이닉스반도체 불휘발성 메모리 소자의 어드레스 입력 방법 및 동작 방법
KR101544607B1 (ko) * 2008-10-28 2015-08-17 삼성전자주식회사 메모리 장치 및 그 프로그램 방법
KR101088450B1 (ko) 2009-12-31 2011-12-01 주식회사 하이닉스반도체 반도체 메모리 장치
KR20110078739A (ko) 2009-12-31 2011-07-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
CN102760492B (zh) * 2011-04-26 2016-03-02 中国科学院微电子研究所 非挥发性半导体存储器及其存储操作方法
US9019775B2 (en) * 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
US8787094B2 (en) * 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
US9019771B2 (en) * 2012-10-26 2015-04-28 Macronix International Co., Ltd. Dielectric charge trapping memory cells with redundancy
CN104091617B (zh) * 2014-06-17 2017-05-03 深圳市江波龙电子有限公司 一种闪存存储设备检测的方法及装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11170859B2 (en) 2019-07-22 2021-11-09 SK Hynix Inc. Memory device for passing verify operation and operating method of the same
US11688472B2 (en) 2019-07-22 2023-06-27 SK Hynix Inc. Memory device for passing verify operation and operating method of the same

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