KR101925018B1 - 불휘발성 메모리 장치 - Google Patents

Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 상기 복수의 비트 라인들을 선택적으로 프리차지하는 페이지 버퍼 회로 및 읽기 동작시 제 1 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하고, 검증 읽기 동작시 상기 제 1 시간과 상이한 제 2 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하며, 상기 제 2 시간은 검증 읽기 동작시 상기 복수의 비트 라인들 중 선택된 비트 라인들의 수를 기초로 제공된다. 따라서 본 발명의 불휘발성 메모리 장치는 프로그램 검증 전압의 프리차지 시간을 제어하여 프로그램 시간을 단축할 수 있다.

Description

불휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE}

본 발명은 불휘발성 메모리 장치에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다.

불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.

불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 셀 스트링 구조(Cell String Structure)를 가진다. 셀 스트링은 스트링 선택 라인(String Select Line: SSL)에 연결되는 스트링 선택 트랜지스터(String Select Transistor: SST), 복수의 워드 라인들(Word Lines: WL)에 연결되는 메모리 셀들 및 접지 선택 라인(Ground Select Line: GSL)에 연결되는 접지 선택 트랜지스터(Ground Select Transsistor:: GST)를 포함한다. 스트링 선택 트랜지스터는 비트 라인(Bit Line: BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(Common Source Line: CSL)에 연결된다.

한편, 비트 라인(BL)들 사이의 커플링 커패시턴스에 의해 읽기 및 검증 읽기 동작시 정상 동작되기 위한 프리차지 시간이 길어진다.

본 발명의 목적은 프로그램 시간을 줄일 수 있는 불휘발성 메모리 장치를 제공하는 것에 있다.

본 발명의 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 상기 복수의 비트 라인들을 선택적으로 프리차지하는 페이지 버퍼 회로 및 읽기 동작시 제 1 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하고, 검증 읽기 동작시 상기 제 1 시간과 상이한 제 2 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하며, 상기 제 2 시간은 검증 읽기 동작시 상기 복수의 비트 라인들 중 선택된 비트 라인들의 수를 기초로 제공된다.

실시예에 있어서, 상기 제 2 시간은 상기 제 1 시간보다 짧다.

실시예에 있어서, 상기 제 2 시간은 상기 검증 읽기 동작시 선택된 비트 라인들의 수가 감소됨에 따라 단축된다.

실시예에 있어서, 상기 페이지 버퍼 회로는 상기 복수의 비트 라인들 중 선택된 비트 라인들에만 프리차지 전압을 인가하는 선택적 프리차지부 및 상기 복수의 비트 라인들 및 상기 선택적 프리차지부와 연결되고, 상기 메모리 셀 어레이에 프로그램될 데이터를 래치하는 래치부를 포함한다.

실시예에 있어서, 상기 선택적 프리차지부는 상기 복수의 비트 라인들과 연결되어 선택된 비트 라인들에만 프리차지 전압을 인가하는 선택 트랜지스터들을 포함한다.

실시예에 있어서, 상기 선택적 프리차지부는 상기 복수의 비트 라인들과 연결되어 비선택된 비트 라인들을 접지하는 접지 트랜지스터들을 더 포함한다.

실시예에 있어서, 상기 검증 읽기 동작시 선택된 비트 라인들의 수는 상기 메모리 셀 어레이에 프로그램될 데이터를 기초로 판단된다.

실시예에 있어서, 상기 검증 읽기 동작시 선택된 비트 라인들의 수는 상기 메모리 셀 어레이에 프로그램될 데이터에 포함된 0의 수를 기초로 판단된다.

실시예에 있어서, 상기 제 2 시간은 상기 메모리 셀 어레이에 프로그램될 데이터에 포함된 0의 수가 증가됨에 따라 감소된다.

본 발명의 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 비트 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 상기 복수의 비트 라인들을 선택적으로 프리차지하는 페이지 버퍼 회로 및 상기 메모리 셀 어레이 및 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하며, 상기 제어 로직은 읽기 동작시 제 1 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하고, 검증 읽기 동작시 상기 제 1 시간과 상이한 제 2 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하며, 상기 제 2 시간은 검증 읽기 동작시 프로그램 루프가 반복된 횟수를 기초로 제공된다.

실시예에 있어서, 상기 제 2 시간은 상기 제 1 시간보다 짧다.

실시예에 있어서, 상기 제 2 시간은 상기 프로그램 루프가 반복된 횟수가 증가됨에 따라 단축된다.

본 발명의 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;

복수의 비트 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 상기 복수의 비트 라인들을 선택적으로 프리차지하는 페이지 버퍼 회로 및 상기 메모리 셀 어레이 및 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하며, 상기 제어 로직은 읽기 동작시 제 1 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하고, 검증 읽기 동작시 상기 제 1 시간과 상이한 제 2 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하며, 상기 제 2 시간은 검증 읽기 동작시 상기 메모리 셀 어레이에 대하여 검증하고자 하는 프로그램 상태를 기초로 제공된다.

실시예에 있어서, 상기 제 2 시간은 상기 제 1 시간보다 짧다.

실시예에 있어서, 상기 제 2 시간은 상기 메모리 셀 어레이에 대하여 검증하고자 하는 프로그램 상태의 문턱 전압이 증가될수록 단축된다.

본 발명의 불휘발성 메모리 장치는 프로그램 검증 전압의 프리차지 시간을 제어하여 프로그램 시간을 단축할 수 있다.

도 1은 본 발명의 실시예에 의한 비휘발성 메모리 장치를 도시하는 블록도이다.
도 2는 도 1의 메모리 셀 어레이, 페이지 버퍼 회로 및 제어 로직의 일실시예를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시예에 의한 읽기 동작시 비트 라인들의 포텐셜을 도시하는 타이밍도이다.
도 4는 읽기 동작시 최악의 경우를 도시하는 도면이다.
도 5는 본 발명의 실시예에 의한 프로그램 동작 중 검증 읽기 동작시 비트 라인들의 포텐셜을 도시하는 타이밍도이다.
도 6은 검증 읽기 동작시의 일실시예를 도시하는 도면이다.
도 7은 본 발명의 실시예에 의한 프로그램 방법을 도시하는 순서도이다.
도 8은 본 발명의 다른 실시예에 의한 프로그램 방법을 도시하는 순서도이다.
도 9는 본 발명의 또 다른 실시예에 의한 프로그램 방법을 도시하는 순서도이다.
도 10은 본 발명의 또 다른 실시예에 의한 프로그램 방법을 도시하는 순서도이다.
도 11은 본 발명의 실시예에 의한 메모리 시스템을 도시하는 블록도이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다.
도 14는 도 13에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

도 1은 본 발명의 실시예에 의한 비휘발성 메모리 장치를 도시하는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼(140) 및 제어 로직(150)을 포함한다.

본 발명의 불휘발성 메모리 장치(100)는 검증 읽기 동작 시 선택된 비트 라인에 대한 프리차지 시간을 제어할 수 있다. 이러한 검증 읽기 동작에 따라, 본 발명의 불휘발성 메모리 장치(100)는 프로그램 검증 시간을 단축하여 프로그램 효율을 높일 수 있다.

메모리 셀 어레이(110)는 워드 라인들 또는 선택 라인들을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL0~BLn-1)을 통하여 페이지 버퍼 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 셀 스트링들을 포함한다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 메모리 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다.

어드레스 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인에 제어 로직(150)으로부터의 전압을 전달한다. 프로그램 동작시 어드레스 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시 어드레스 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다.

페이지 버퍼 회로(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼 회로(130)는 감지된 데이터를 래치하여 입출력 버퍼(140)로 전달한다. 페이지 버퍼 회로(130)는 각각의 비트 라인에 연결되는 복수의 페이지 버퍼(Page buffer)들을 포함한다.

입출력 버퍼(140)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼 회로(130)에 전달한다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼 회로(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 어드레스 디코더(120)에 전달한다.

제어 로직(150)은 외부로부터 전달되는 명령어(CTRL) 및 어드레스(ADD)에 응답하여 페이지 버퍼 회로(130)를 제어한다. 제어 로직(150)은 읽기 동작시 센싱 노이즈를 보상하기 위한 방책으로 메모리 셀들을 코어스-파인 센싱(Coarse-Fine Sensing) 방식으로 센싱하도록 페이지 버퍼 회로(130)를 제어한다.

여기서, 코어스-파인 센싱(Coarse-Fine Sensing) 방식은 센싱 노이즈를 줄이기 위하여 선택된 메모리 셀들을 서로 다른 읽기 전압으로 연속하여 2번 센싱하는 방식을 말한다. 즉, 선택된 메모리 셀들이 타깃 레벨보다 낮은 레벨로 센싱되는 코어스 센싱(Coarse sensing) 동작이 먼저 수행된다. 그리고 코어스 센싱에 의해서 센싱된 셀들 중에서 오프-셀(Off-cell)들만 선택된다. 그리고 선택된 오프-셀들이 타깃 레벨로 센싱되는 파인 센싱(Fine Sensing) 동작이 수행된다. 파인 센싱에 의해서 감지 및 래치되는 데이터가 최종 읽기 데이터로 출력된다. 파인 센싱 동작에서는 코어스 센싱에서 오프-셀이었던 일부의 메모리 셀들만 선택된다. 파인 센싱 동작에서 비트 라인들 사이의 커패시턴스는 선택된 메모리 셀들의 분포에 따라 코어스 센싱에 비하여 증가될 수 있다. 따라서 본 발명의 읽기 동작에서는 비트 라인들 사이의 커패시턴스를 극복하기 위한 충분한 프리차지 시간이 제공되어야 한다.

또한 제어 로직(150)은 프로그램 동작 중 검증 읽기 동작을 수행한다. 검증 읽기 동작은 메모리 셀의 문턱 전압이 목표 프로그램 상태(target program sate)에 도달하였는지 여부를 검증하기 위한 동작이다. 프로그램 검증 동작은 선택 워드 라인에 연결된 복수의 메모리 셀들에 의하여 동시에 수행된다.

복수의 메모리 셀들에는 프로그램 검증을 필요로 하는 셀들 및 필요로 하지 않는 셀들이 포함되어 있다. 예를 들어, 목표 프로그램 상태보다 낮은 문턱 전압을 가지는 메모리 셀은 프로그램 검증을 필요로 하지 않는다. 또는, 문턱 전압이 이미 목표 프로그램 상태에 도달한 메모리 셀은 프로그램 검증을 필요로 하지 않는다.

제어 로직(150)은 검증 읽기 동작시 센싱 노이즈를 보상하기 위한 방책으로 메모리 셀들을 선택 검증 방식으로 센싱하도록 페이지 버퍼(130)를 제어한다. 선택 검증 동작시 프로그램 검증을 필요로 하는 메모리 셀들만 선택적으로 프리차지된다.

선택 검증 동작시 페이지 버퍼(130)는 제어 로직(150)의 제어에 대응하여 프로그램 검증을 필요로 하는 메모리 셀들에 대응되는 비트 라인들만 선택적으로 프리차지 한다. 예를 들어, 페이지 버퍼(130)는 앞선 검증 과정에서 오프 셀(off cell)로 판별된 메모리 셀들에 대응되는 비트 라인들만 선택적으로 프리차지하여 검증 읽기를 수행한다.

상술한 바와 같이 본 발명의 검증 읽기 동작시에는 프로그램 검증의 대상이 되는 일부의 메모리 셀들이 선택되어 프리차지 된다. 일부의 메모리 셀들만 선택됨에 따라 검증 읽기 동작 시 비트 라인들 사이의 커플링 커패시턴스는 읽기 동작시에 비하여 감소될 수 있다. 본 발명의 제어 로직(150)은 감소된 비트 라인 간 커플링 커패시턴스에 대응하여 비트 라인에 인가되는 전압에 대한 프리차지 시간을 제어할 수 있다.

상술한 불휘발성 메모리 장치(100)는 검증 읽기 동작 시 선택된 비트 라인에 대한 프리차지 시간을 제어할 수 있다. 이러한 검증 읽기 동작에 따라, 본 발명의 불휘발성 메모리 장치(100)는 프로그램 검증 시간을 단축하여 프로그램 효율을 높일 수 있다.

도 2는 도 1의 메모리 셀 어레이(110), 페이지 버퍼 회로(130) 및 제어 로직(150)의 일실시예를 예시적으로 보여주는 블록도이다.

메모리 셀 어레이(110)에는 복수의 비트 라인들이 연결된다. 도 2에는 예시적으로 7개의 비트 라인들(BL0~BL6) 및 그에 대한 페이지 버퍼 회로(130)만 도시되었다. 페이지 버퍼 회로(130)는 선택적 프리차지부(131) 및 래치부(132)를 포함한다.

선택적 프리차지부(131)는 제어 로직(150)의 제어에 따라 선택된 비트 라인들만 프리차지 한다. 본 발명의 선택적 프리차지부(131)는 제어 로직(150)의 제어에 따라 선택된 비트 라인들을 프리차지 하는 트랜지스터들(GTR0~GTR6)을 포함할 수 있다. 여기서, 트랜지스터들(GTR0~GTR6)이 페이지 버퍼 회로(130)의 내부에 형성되는 것으로 도시되었으나, 본 발명은 이에 국한되지 않는다. 트랜지스터들(GTR0~GTR6)은 페이지 버퍼 회로(130)의 외부에 형성될 수 있을 것이다. 또한 선택적 프리차지부(131)는 비선택된 비트 라인들을 접지하는 접지 트랜지스터들을 포함할 수 있다.

래치부(132)는 비트 라인들(BL0~BL6) 각각에 연결되는 래치들(LAT0~LAT6)을 포함한다. 래치들(LAT0~LAT6)은 비트 라인들(BL0~BL6) 각각을 통하여 선택된 메모리 셀에 데이터를 기입하거나, 기입된 데이터를 센싱한다.

이상의 구조를 통해서, 본 발명의 불휘발성 메모리 장치(100)는 파인 센싱 및 프로그램 검증 읽기 동작시 비선택된 비트 라인들을 접지할 수 있다.

제어 로직(150)은 프로그램 검증 읽기 동작시 페이지 버퍼 회로(130)를 제어하여 프리차지 시간을 조절한다. 보다 상세하게는, 제어 로직(150)은 프로그램 검증 읽기 동작시 선택된 비트 라인들의 커패시턴스에 대응하여 프리차지 시간을 조절한다.

비트 라인들의 커패시턴스가 감소될수록 비트 라인들의 시상수(time constant)는 감소된다. 비트 라인들이 목표 전압 레벨에 도달되기 위해 요구되는 프리차지 시간은 시상수가 감소됨에 따라 단축된다. 이에 대응하여 제어 로직(150)은 비트 라인들에 대한 프리차지 시간을 단축할 수 있다.

제어 로직(150)의 프리차지 시간 제어 방법은 한정되지 않는다. 제어 로직(150)은 선택적 프리차지부(131)를 제어하여 메모리 셀들에 대한 프리차지 시간을 조절할 수 있다.

이상의 구조를 통해서 본 발명의 불휘발성 메모리 장치(100)는 프리차지 시간을 제어함으로서 프로그램 검증 시간을 단축하여 프로그램 효율을 높일 수 있다.

도 3은 본 발명의 실시예에 의한 읽기 동작시 비트 라인들의 포텐셜을 도시하는 타이밍도이다. 도 3을 참조하면, 프리차지 전압은 선택된 메모리 셀들에 대응되는 비트 라인들에만 인가된다.

프리차지 시간(tr1~tr2) 동안, 선택된 메모리 셀들에 대응되는 비트 라인들(이하 선택 비트 라인들)에 프리차지 전압이 인가된다. 비선택 메모리 셀들에 대응되는 비트 라인들(이하 비선택 비트 라인들)은 접지된다. 읽기 동작에서 프리차지 시간(tr1~tr2)은 선택 비트 라인들의 최대 커패시턴스에 대응하여 결정된다.

센싱 시간(tr2~tr3) 동안, 비트 라인의 포텐셜의 변화에 따라 선택된 메모리 셀의 상태가 판별된다. 선택된 메모리 셀이 프로그램 상태인 오프 셀(Off-Cell)이라면 비트 라인의 포텐셜은 유지될 것이다. 선택된 메모리 셀이 소거 상태인 온 셀(On-Cell)이라면 비트 라인의 포텐셜은 전류의 흐름에 따라 감소될 것이다.

읽기 동작시 프리차지 시간(tr1~tr2)은 최악의 경우(worst case)에 대응하여 결정된다. 최악의 경우는 비트 라인들 간의 커패시턴스에 의하여 선택 비트 라인들의 커패시턴스가 최대가 되는 경우이다. 이하 도 4를 참조하여 설명한다.

도 4는 읽기 동작시 최악의 경우를 도시하는 도면이다. 도 4를 참조하면, 인접한 비트 라인은 서로 상보적으로 선택된다. 본 명세서에서 상보적이라는 용어는 선택된 비트 라인에 이웃한 비트 라인들은 모두 비선택되고, 비선택된 비트 라인에 이웃한 비트 라인들은 모두 선택된다는 의미로 사용되었다.

프리차지 동작시 선택된 비트 라인들(BL1,BL3,BL5)에는 프리차지 전압이 인가되고, 선택되지 않은 비트 라인들(BL0,BL2,BL4,BL6)은 접지된다. 선택된 비트 라인들(BL1,BL3,BL5)에 인가되는 프리차지 전압이 정상치에 도달되는 시간은 인접한 비트 라인들 사이에 존재하는 커플링 커패시턴스에 의하여 지연된다.

도 4에 도시된 바와 같이 인접한 비트 라인이 상보적으로 선택되는 경우, 프리차지 전압 인가시 인접한 비트 라인 사이에 전압 차이가 존재하므로 비트 라인에 대한 커플링 커패시턴스의 영향이 증가된다. 이에 따라 프리차지 전압이 정상치에 도달되는 시간이 지연되므로 프리차지 시간이 증가된다.

페이지 버퍼는 읽기 동작시 도 4에 도시된 경우의 커플링 커패시턴스에 대응하여 결정된 프리차지 시간에 따라 프리차지 전압을 선택된 비트 라인들로 인가한다. 즉, 읽기 동작시 프리차지 시간은 최악의 경우에 대응하여 결정된다.

한편, 읽기 동작과 달리 프로그램 검증 동작은 반복적으로 수행된다. 따라서 프로그램 검증 동작시 읽기 동작과 동일한 프리차지 시간으로 프리차지 전압을 인가하면 프로그램 검증 시간이 길어지는 문제점이 있다.

도 5는 본 발명의 실시예에 의한 프로그램 동작 중 검증 읽기 동작시 비트 라인들의 포텐셜을 도시하는 타이밍도이다. 도 5을 참조하면, 검증 읽기 동작시 프리차지 시간은 읽기 동작시의 프리차지 시간에 비하여 단축될 수 있다.

프리차지 시간(tvr1~tvr2) 동안, 선택된 메모리 셀들에 대응되는 비트 라인들(이하 선택 비트 라인들)에 프리차지 전압이 인가된다. 비선택 메모리 셀들에 대응되는 비트 라인들(이하 비선택 비트 라인들)은 접지된다. 검증 읽기 동작에서 프리차지 시간(tvr1~tvr2)은 선택 비트 라인들의 커패시턴스에 대응하여 결정된다.

센싱 시간(tvr2~tvr3) 동안, 비트 라인의 포텐셜의 변화에 따라 선택된 메모리 셀의 상태가 판별된다. 선택된 메모리 셀이 프로그램 상태인 오프 셀(Off-Cell)이라면 비트 라인의 포텐셜은 유지될 것이다. 선택된 메모리 셀이 소거 상태인 온 셀(On-Cell)이라면 비트 라인의 포텐셜은 전류의 흐름에 따라 감소될 것이다.

검증 읽기 동작시 프로그램 검증을 필요로 하는 메모리 셀들에 대응되는 비트 라인들만 선택적으로 프리차지 된다. 본 발명의 제어 로직은 검증 읽기 동작시 선택된 비트 라인들의 커패시턴스에 대응하여 프리차지 시간(tvr1~tvr2)을 제어한다.

도 6은 검증 읽기 동작시의 일실시예를 도시하는 도면이다. 도 6을 참조하면, 검증 읽기 동작시 선택된 비트 라인들은 도 4의 선택된 비트 라인들에 비하여 커플링 커패시턴스의 영향을 적게 받을 수 있다.

프리차지 동작시 선택된 비트 라인(BL1)에는 프리차지 전압이 인가되고, 선택되지 않은 비트 라인들(BL0,BL2~BL6)은 접지된다. 도 4에서 설명된 바와 같이, 선택된 비트 라인(BL1)에 인가되는 프리차지 전압이 정상치에 도달되는 시간은 인접한 비트 라인들 사이에 존재하는 커플링 커패시턴스에 의하여 지연된다.

도 6에 도시된 바와 같이 검증 읽기 동작시 선택되는 메모리 셀들의 수는 읽기 동작시의 그것에 비해 작을 수 있다. 따라서 검증 읽기 동작시 비트 라인에 대한 커플링 커패시턴스의 영향은 도 4에 비하여 작을 수 있다. 커플링 커패시턴스의 영향이 감소됨에 따라 프리차지 전압이 정상치에 도달되는 시간은 도 4의 그것에 비하여 단축될 수 있다.

제어 로직(도 1 참조, 150)은 검증 읽기 동작시 선택된 비트 라인들의 커패시턴스에 대응하여 프리차지 시간(도 5 참조, tvr1~tvr2)을 읽기 동작시 프리차지 시간(도 3 참조, tr1~tr2)보다 단축시킬 수 있다. 이상을 통해서 본 발명의 불휘발성 메모리 장치(100)는 프리차지 시간을 제어함으로서 프로그램 검증 시간을 단축하여 프로그램 효율을 높일 수 있다.

도 7은 본 발명의 실시예에 의한 프로그램 방법을 도시하는 순서도이다. 도 7을 참조하면, 제어 로직(150)은 검증 읽기 동작시 선택되는 메모리 셀의 수에 대응하여 프리차지 시간을 제어할 수 있다. 선택 비트라인들의 수가 감소됨에 따라 비트 라인에 대한 커플링 커패시턴스의 영향은 감소될 수 있다. 제어 로직(150)은 감소된 커플링 커패시턴스에 대응하여 프리차지 시간을 단축하여 프로그램 검증에 요구되는 시간을 단축할 수 있다.

S100 단계에서, 프로그램 전압에 의하여 선택된 셀들이 프로그램된다.

S110 단계에서, 프로그램 검증을 위하여 프로그램을 위해 선택된 셀들의 수가 판별된다.

S120 단계에서, S110 단계에서 판별된 선택된 셀들의 수를 기초로 결정된 프리차지 시간에 의하여 선택된 셀들에 대응되는 비트 라인들이 프리차지 된다.

S130 단계에서, S120 단계에서 프리차지된 전압에 의하여 선택된 셀들에 대한 프로그램 검증 읽기 동작이 수행된다.

S140 단계에서, S130 단계의 검증 읽기 동작을 기초로 선택된 셀들이 목표 프로그램 상태에 도달되었는지 판별된다. 선택된 셀들이 목표 프로그램 상태에 도달되지 않았다면 프로그램 전압이 재인가되어 다시 프로그램 동작이 수행된다.

이상의 동작을 통해서 본 발명의 프로그램 방법은 프리차지 시간을 제어함으로서 프로그램 검증 시간을 단축하여 프로그램 효율을 높일 수 있다.

도 8은 본 발명의 다른 실시예에 의한 프로그램 방법을 도시하는 순서도이다. 도 8을 참조하면, 제어 로직(150)은 메모리 셀들에 프로그램될 데이터에 대응하여 프리차지 시간을 제어할 수 있다. 메모리 셀에 프로그램될 데이터에 따라 대상 셀의 목표 프로그램 상태가 결정되므로, 대상 셀에 프로그램 검증이 필요한지 여부는 대상 셀에 프로그램될 데이터에 따라 판별될 수 있다. 예를 들어, 프로그램 될 데이터에 포함된 0의 수가 많다면, 프로그램 되지 않는 메모리 셀들의 수가 증가되므로 선택 비트 라인의 수는 감소될 것이다.

따라서 메모리 셀들에 프로그램될 데이터와 선택된 비트 라인들의 커패시턴스는 상관 관계에 있다. 제어 로직(150)은 프로그램될 데이터에 대응하여 프리차지 시간을 단축하여 프로그램 검증에 요구되는 시간을 단축할 수 있다.

S200 단계에서, 입력된 프로그램 데이터에 대응하여 선택된 셀들이 프로그램된다.

S210 단계에서, 입력된 프로그램 데이터를 기초로 프리차지 시간에 의하여 선택된 셀들에 대응되는 비트 라인들이 프리차지 된다.

S220 단계에서, S210 단계에서 프리차지된 전압에 의하여 선택된 셀들에 대한 프로그램 검증 읽기 동작이 수행된다.

S230 단계에서, S220 단계의 검증 읽기 동작을 기초로 선택된 셀들이 목표 프로그램 상태에 도달되었는지 판별된다. 선택된 셀들이 목표 프로그램 상태에 도달되지 않았다면 프로그램 전압이 재인가되어 다시 프로그램 동작이 수행된다.

이상의 동작을 통해서 본 발명의 프로그램 방법은 프리차지 시간을 제어함으로서 프로그램 검증 시간을 단축하여 프로그램 효율을 높일 수 있다.

도 9는 본 발명의 또 다른 실시예에 의한 프로그램 방법을 도시하는 순서도이다. 도 9를 참조하면, 제어 로직(150)은 프로그램 동작시 검증될 프로그램 상태에 대응하여 프리차지 시간을 제어할 수 있다. 2개 이상의 상태를 가지는 멀티 비트 메모리 셀에 대하여, 서로 다른 목표 프로그램 상태를 가지는 셀들의 수는 서로 다르다. 예를 들어, 문턱 전압이 높은 프로그램 상태를 가지는 셀들에 대하여 검증 읽기 동작이 수행되는 경우 검증 읽기가 요구되는 셀들의 수는 적을 수 있다. 제어 로직(150)은 검증될 프로그램 상태에 대응하여 프리차지 시간을 단축하여 프로그램 검증에 요구되는 시간을 단축할 수 있다.

S300 단계에서, 목표 프로그램 상태에 대응되는 프로그램 전압에 의하여 선택된 셀들이 프로그램된다.

S310 단계에서, 목표 프로그램 상태를 기초로 결정된 프리차지 시간에 의하여 선택된 셀들에 대응되는 비트 라인들이 프리차지 된다.

S320 단계에서, S310 단계에서 프리차지된 전압에 의하여 선택된 셀들에 대한 프로그램 검증 읽기 동작이 수행된다.

S330 단계에서, S320 단계의 검증 읽기 동작을 기초로 선택된 셀들이 목표 프로그램 상태에 도달되었는지 판별된다. 선택된 셀들이 목표 프로그램 상태에 도달되지 않았다면 프로그램 전압이 재인가되어 다시 프로그램 동작이 수행된다.

이상의 동작을 통해서 본 발명의 프로그램 방법은 프리차지 시간을 제어함으로서 프로그램 검증 시간을 단축하여 프로그램 효율을 높일 수 있다.

도 10은 본 발명의 또 다른 실시예에 의한 프로그램 방법을 도시하는 순서도이다. 도 10을 참조하면, 제어 로직(150)은 프로그램 동작시 프로그램 루프 수에 대응하여 프리차지 시간을 제어할 수 있다. 프로그램 루프 수가 증가됨에 따라 목표 프로그램 상태에 도달되어 프로그램 금지 상태가 되는 메모리 셀의 개수는 증가된다. 따라서 프로그램 루프 수가 증가됨에 따라 선택된 비트 라인의 수 및 그 커패시턴스는 감소될 수 있다. 제어 로직(150)은 프로그램 루프 수에 대응하여 프리차지 시간을 단축하여 프로그램 검증에 요구되는 시간을 단축할 수 있다.

S400 단계에서, 제 n 루프에서 프로그램 전압에 의하여 선택된 셀들이 프로그램된다.

S410 단계에서, 루프 수를 기초로 결정된 프리차지 시간에 의하여 선택된 셀들에 대응되는 비트 라인들이 프리차지 된다.

S420 단계에서, S410 단계에서 프리차지된 전압에 의하여 선택된 셀들에 대한 프로그램 검증 읽기 동작이 수행된다.

S430 단계에서, S420 단계의 검증 읽기 동작을 기초로 선택된 셀들이 목표 프로그램 상태에 도달되었는지 판별된다.

S435 단계에서, 선택된 셀들이 목표 프로그램 상태에 도달되지 않았다면 프로그램 전압이 재인가되어 제 n+1 루프에서 프로그램 동작이 수행된다.

이상의 동작을 통해서 본 발명의 프로그램 방법은 프리차지 시간을 제어함으로서 프로그램 검증 시간을 단축하여 프로그램 효율을 높일 수 있다.

도 11은 본 발명의 실시예에 의한 메모리 시스템을 도시하는 블록도이다. 도 11을 참조하면, 본 발명의 메모리 시스템(200)은 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함한다. 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)를 제어한다. 메모리 컨트롤러(210)는 명령어를 통하여 불휘발성 메모리 장치(220)의 검증 읽기 시간을 제어할 수 있다.

불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)로부터의 명령어를 참조하여 메모리 셀에 대한 검증 읽기 동작을 수행한다. 본 발명의 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)로부터 제공된 명령어에 따라 검증 읽기 시간을 변동하여 프로그램 검증에 소요되는 시간을 단축할 수 있다.

도 12는 본 발명의 실시 예에 따른 메모리 장치를 메모리 카드 시스템에 적용한 예를 보여주는 블록도이다. 메모리 카드 시스템(1000)은 호스트(1100)와 메모리 카드(1200)를 포함한다. 호스트(1100)는 호스트 컨트롤러(1110), 호스트 접속 유닛(1120), 그리고 디램(1130)을 포함한다.

호스트(1100)는 메모리 카드(1200)에 데이터를 쓰거나, 메모리 카드(1200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(1110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(1100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(1120)을 통해 메모리 카드(1200)로 전송한다. 디램(1130)은 호스트(1100)의 메인 메모리이다.

메모리 카드(1200)는 카드 접속 유닛(1210), 카드 컨트롤러(1220), 그리고 플래시 메모리(1230)를 포함한다. 카드 컨트롤러(1220)는 카드 접속 유닛(1210)을 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(1230)에 저장한다. 플래시 메모리(1230)는 호스트(1100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(1100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.

도 12에 도시된 메모리 카드 시스템(1000)은 플래시 메모리(1230)에 데이터를 프로그램 하는 과정에서 프로그램 검증 읽기 동작의 프리차지 시간을 제어할 수 있다. 따라서 프로그램 검증 시간이 단축된다.

도 13은 본 발명의 실시 예에 따른 메모리 장치를 솔리드 스테이트 드라이브(SSD) 시스템에 적용한 예를 보여주는 블록도이다. 도 13을 참조하면, SSD 시스템(2000)은 호스트(2100)와 SSD(2200)를 포함한다. 호스트(2100)는 호스트 인터페이스(2111), 호스트 컨트롤러(2120), 그리고 디램(2130)을 포함한다.

호스트(2100)는 SSD(2200)에 데이터를 쓰거나, SSD(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2120)는 커맨드, 어드레스, 제어 신호 등의 신호(SGL)를 호스트 인터페이스(2111)를 통해 SSD(2200)로 전송한다. 디램(2130)은 호스트(2100)의 메인 메모리이다.

SSD(2200)는 호스트 인터페이스(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 2221)를 통해 전원을 입력받는다. SSD(2200)는 복수의 불휘발성 메모리(2201~220n), SSD 컨트롤러(2210), 그리고 보조 전원 장치(2220)를 포함할 수 있다. 여기에서, 복수의 불휘발성 메모리(2201~220n)는 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.

복수의 불휘발성 메모리(2201~220n)는 SSD(2200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리(2201~220n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.

SSD 컨트롤러(2210)는 호스트 인터페이스(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(2210)는 호스트(2100)의 커맨드에 따라 해당 불휘발성 메모리에 데이터를 쓰거나 해당 불휘발성 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(2210)의 내부 구성은 도 14를 참조하여 상세하게 설명된다.

보조 전원 장치(2220)는 전원 커넥터(2221)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2220)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(2220)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2220)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.

도 14는 도 13에 도시된 SSD 컨트롤러(2210)의 구성을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, SSD 컨트롤러(2210)는 NVM 인터페이스(2211), 호스트 인터페이스(2212), 제어 유닛(2213) 및 에스램(2214)을 포함한다.

NVM 인터페이스(2211)는 호스트(2100)의 메인 메모리로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(2211)는 불휘발성 메모리(2201~220n)로부터 읽은 데이터를 호스트 인터페이스(2212)를 경유하여 호스트(2100)로 전달한다.

호스트 인터페이스(2212)는 호스트(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 호스트 인터페이스(2212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스(2212)는 호스트(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.

제어 유닛(2213)은 호스트(2100)로부터 입력된 신호(SGL)를 분석하고 처리한다. 제어 유닛(2213)은 호스트 인터페이스(2212)나 NVM 인터페이스(2211)를 통해 호스트(2100)나 불휘발성 메모리(2201~220n)를 제어한다. 제어 유닛(2213)은 SSD(2200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리(2201~220n)의 동작을 제어한다.

에스램(2214)은 불휘발성 메모리(2201~220n)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는 데 사용될 수 있다. 또한, 에스램(2214)은 호스트(2100)의 메인 메모리로부터 입력받은 메타 데이터를 저장하거나, 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 에스램(2214)에 저장된 메타 데이터나 캐시 데이터는 보조 전원 장치(2220)를 이용하여 불휘발성 메모리(2201~220n)에 저장될 수 있다.

다시 도 13을 참조하면, 본 실시예의 SSD 시스템(2000)은 불휘발성 메모리(2201~220n)에 데이터를 프로그램 하는 과정에서 프로그램 검증 읽기 동작의 프리차지 시간을 제어할 수 있다. 따라서 프로그램 검증 시간이 단축된다.

도 13 및 도 14에서 SRAM(2214)은 불휘발성 메모리로 대체될 수도 있다. 즉, 본 발명의 다른 실시 예에 따른 SSD 시스템(2000)은 SRAM(2214)의 역할을 플래시 메모리, PRAM, RRAM, MRAM 등의 불휘발성 메모리가 수행하도록 구현될 수도 있다.

도 15는 본 발명의 실시 예에 따른 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(3000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.

도 15를 참조하면, 전자 장치(3000)는 메모리 장치(3100), 전원 장치(3200), 보조 전원 장치(3250), 중앙처리장치(3300), 디램(3400), 그리고 사용자 인터페이스(3500)를 포함한다. 메모리 장치(3100)은 플래시 메모리(3110) 및 메모리 컨트롤러(3120)를 포함한다. 메모리 장치(3100)은 전자 장치(3000)에 내장될 수 있다.

앞에서 설명한 바와 같이, 본 발명에 따른 전자 장치(3000)는 플래시 메모리(3110)에 데이터를 프로그램 하는 과정에서 프로그램 검증 읽기 동작의 프리차지 시간을 제어할 수 있다. 따라서 프로그램 검증 시간이 단축된다.

본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 비휘발성 메모리 및 메모리 컨트롤러의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.

100: 불휘발성 메모리 장치
110: 셀 어레이
120: 어드레스 디코더
130: 페이지 버퍼 회로
140: 입출력 버퍼
150: 제어 로직

Claims (10)

1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
   복수의 비트 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 상기 복수의 비트 라인들을 선택적으로 프리차지하는 페이지 버퍼 회로; 및
   읽기 동작시 제 1 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하고, 검증 읽기 동작시 상기 제 1 시간과 상이한 제 2 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하며,
   상기 제 2 시간은 검증 읽기 동작시 상기 복수의 비트 라인들 중 선택된 비트 라인들의 수를 기초로 제공되는 불휘발성 메모리 장치.
2. 제 1항에 있어서,
   상기 제 2 시간은 상기 제 1 시간보다 짧은 불휘발성 메모리 장치.
3. 제 1항에 있어서,
   상기 제 2 시간은 상기 검증 읽기 동작시 선택된 비트 라인들의 수가 감소됨에 따라 단축되는 불휘발성 메모리 장치.
4. 제 1항에 있어서,
   상기 페이지 버퍼 회로는
   상기 복수의 비트 라인들 중 선택된 비트 라인들에만 프리차지 전압을 인가하는 선택적 프리차지부; 및
   상기 복수의 비트 라인들 및 상기 선택적 프리차지부와 연결되고, 상기 메모리 셀 어레이에 프로그램될 데이터를 래치하는 래치부를 포함하는 불휘발성 메모리 장치.
5. 제 4항에 있어서,
   상기 선택적 프리차지부는 상기 복수의 비트 라인들과 연결되어 선택된 비트 라인들에만 프리차지 전압을 인가하는 선택 트랜지스터들을 포함하는 불휘발성 메모리 장치.
6. 제 1항에 있어서,
   상기 검증 읽기 동작시 선택된 비트 라인들의 수는 상기 메모리 셀 어레이에 프로그램될 데이터를 기초로 판단되는 불휘발성 메모리 장치.
7. 제 6항에 있어서,
   상기 검증 읽기 동작시 선택된 비트 라인들의 수는 상기 메모리 셀 어레이에 프로그램될 데이터에 포함된 0의 수를 기초로 판단되며,
   상기 제 2 시간은 상기 메모리 셀 어레이에 프로그램될 데이터에 포함된 0의 수가 증가됨에 따라 감소되는 불휘발성 메모리 장치.
8. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
   복수의 비트 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 상기 복수의 비트 라인들을 선택적으로 프리차지하는 페이지 버퍼 회로; 및
   읽기 동작시 제 1 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하고, 검증 읽기 동작시 상기 제 1 시간과 상이한 제 2 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하며,
   상기 제 2 시간은 검증 읽기 동작시 프로그램 루프가 반복된 횟수를 기초로 제공되는 불휘발성 메모리 장치.
9. 제 8항에 있어서,
   상기 제 2 시간은 상기 프로그램 루프가 반복된 횟수가 증가됨에 따라 단축되는 불휘발성 메모리 장치.
10. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 비트 라인들을 통하여 상기 메모리 셀 어레이와 연결되고, 상기 복수의 비트 라인들을 선택적으로 프리차지하는 페이지 버퍼 회로; 및
    읽기 동작시 제 1 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하고, 검증 읽기 동작시 상기 제 1 시간과 상이한 제 2 시간 동안 프리차지 전압이 상기 복수의 비트 라인들 중 선택된 비트 라인들에 인가되도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하며,
    상기 제 2 시간은 검증 읽기 동작시 상기 메모리 셀 어레이에 대하여 검증하고자 하는 프로그램 상태를 기초로 제공되는 불휘발성 메모리 장치.

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