KR100866062B1 - 표시 장치 및 그 구동 방법 - Google Patents

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Abstract

용량성 부하(Cij)와, 용량성 부하의 전위를 하이 레벨 및 로(low) 레벨로 클램프하기 위한 클램프 회로(103, 104)와, 용량성 부하로부터 전력을 회수하여 그 회수한 전력을 용량성 부하에 공급하기 위한 코일을 포함하는 전력 회수 회로(103, 104)와, 표시 부하율을 검출하기 위한 표시 부하율 검출부(111)와, 제어부(112)를 갖는 표시 장치가 제공된다. 제어부는, 검출된 표시 부하율이 제 1 임계값보다도 작을 때에는 전력 회수 회로를 사용하지 않고 클램프 회로에 의해 용량성 부하의 전위를 제어하고, 검출된 표시 부하율이 제 1 임계값보다도 클 때에는 전력 회수 회로 및 클램프 회로에 의해 용량성 부하의 전위를 제어한다.
용량성 부하, 전력 회수 회로, 클램프 회로, 제어부

Description

표시 장치 및 그 구동 방법{DISPLAY APPARATUS AND METHOD FOR DRIVING THE SAME}
본 발명은 표시 장치 및 그 구동 방법에 관하고, 특히 용량성 부하를 갖는 표시 장치 및 그 구동 방법에 관한 것이다.
플라스마 디스플레이는, 대형 평면형 디스플레이이며, 가정용 벽걸이 텔레비전으로서도 보급이 시작되고 있다. 더욱 보급되기 위해서는, CRT와 동일 정도의 휘도(輝度)가 요구된다.
또한, 소비 전력을 저감하기 위해, 플라스마 디스플레이에 전력 회수 회로가 설치되어 있다. 전력 회수 회로 자체는 널리 알려져 있으며, 예를 들어 일본국 공개특허소63-101897호 공보나 일본국 공개특허평7-160219호 공보에 그 기재가 있다. 그러나, 전력 회수 회로는, LC 공진 회로이기 때문에, 플라스마 디스플레이 패널로부터 전력을 회수하는 시간과 그 회수한 전력을 플라스마 디스플레이 패널에 공급하는 시간을 필요로 한다. 그 결과로써, 표시를 위한 서스테인(sustain) 펄스 폭이 넓게 되어, 서스테인 펄스 수를 많게 할 수 없다. 그 때문에, 1프레임 내에 있어서의 총 서스테인 펄스 수는 제한되어, 휘도를 높일 수 없다. 또한, 기본적으로 휘도는 총 서스테인 펄스 수에 비례한다.
또한, 일본국 공개특허2002-62844호 공보에는, 플러스 전위(電位) 및 마이너스 전위로 구성되는 서스테인 펄스를 이용한 플라스마 디스플레이가 기재되어 있다.
[특허문헌 1] 일본국 공개특허소63-101897호 공보
[특허문헌 2] 일본국 공개특허평7-160219호 공보
[특허문헌 3] 일본국 공개특허2002-62844호 공보
최근에 있어서, 플라스마 디스플레이에는 발광 휘도의 향상, 특히 피크 휘도의 향상이 요구된다.
본 발명의 목적은, 비교적 표시 부하율이 낮은 영역에 있어서 휘도를 높게 할 수 있는 표시 장치 및 그 구동 방법을 제공하는 것이다.
본 발명의 일 관점에 의하면, 용량성 부하와, 용량성 부하의 전위를 하이 레벨 및 로(low) 레벨로 클램프(clamp)하기 위한 클램프 회로와, 용량성 부하로부터 전력을 회수하여 그 회수한 전력을 용량성 부하에 공급하기 위한 코일을 포함하는 전력 회수 회로와, 표시 부하율을 검출하기 위한 표시 부하율 검출부와, 제어부를 갖는 표시 장치가 제공된다. 제어부는, 검출된 표시 부하율이 제 1 임계값보다도 작을 때에는 전력 회수 회로를 사용하지 않고 클램프 회로에 의해 용량성 부하의 전위를 제어하고, 검출된 표시 부하율이 제 1 임계값보다도 클 때에는 전력 회수 회로 및 클램프 회로에 의해 용량성 부하의 전위를 제어한다.
도 1은 본 발명의 제 1 실시예에 따른 플라스마 디스플레이(표시 장치)의 기본 구성예를 나타내는 도면.
도 2a는 표시 셀의 단면 구성예를 나타내는 도면.
도 2b는 표시 셀의 단면 구성예를 나타내는 도면.
도 2c는 표시 셀의 단면 구성예를 나타내는 도면.
도 3은 화상의 1프레임의 구성예를 나타내는 도면.
도 4는 제 1 실시예에 따른 Y전극 구동 회로의 구성예를 나타내는 회로도.
도 5a는 제 1 실시예에 따른 표시 부하율이 클 때의 Y전극의 서스테인 펄스를 나타내는 타이밍 차트.
도 5b는 제 1 실시예에 따른 표시 부하율이 작을 때의 Y전극의 서스테인 펄스를 나타내는 타이밍 차트.
도 6a는 본 발명의 제 2 실시예에 따른 표시 부하율이 클 때의 Y전극의 서스테인 펄스를 나타내는 타이밍 차트.
도 6b는 제 2 실시예에 따른 표시 부하율이 작을 때의 Y전극의 서스테인 펄스를 나타내는 타이밍 차트.
도 7은 본 발명의 제 3 실시예에 따른 표시 부하율 및 총 서스테인 펄스 수의 관계를 나타내는 그래프.
도 8은 본 발명의 제 4 실시예에 따른 표시 부하율과 총 소비 전력 및 총 서스테인 펄스 수의 관계를 나타내는 그래프.
도면의 주요 부분에 대한 부호의 설명
101 : 제어 회로부 102 : 어드레스 드라이버
103 : X서스테인 회로 104 : Y서스테인 회로
105 : 스캔 드라이버 111 : 표시 부하율 검출부
112 : 서스테인 펄스 제어부
(제 1 실시예)
도 1은, 본 발명의 제 1 실시예에 따른 플라스마 디스플레이(표시 장치)의 기본 구성예를 나타내는 도면이다. 제어 회로부(101)는, 표시 부하율 검출부(111) 및 서스테인 펄스 제어부(112)를 갖고, 어드레스 드라이버(102), X전극을 구동하는 X서스테인 회로(103), Y전극을 구동하는 Y서스테인 회로(104), 및 스캔 드라이버(105)의 제어를 행한다.
어드레스 드라이버(102)는, 어드레스 전극(A1, A2, A3, …)에 소정 전압을 공급한다. 이하, 어드레스 전극(A1, A2, A3, …) 각각을 또는 그들의 총칭을, 어드레스 전극(Aj)이라고 하고, j는 첨부 문자를 의미한다.
스캔 드라이버(105)는, 제어 회로부(101) 및 Y서스테인 회로(104)의 제어에 따라, Y전극(Y1, Y2, Y3, …)에 소정 전압을 공급한다. 이하, Y전극(Y1, Y2, Y3, …) 각각을 또는 그들의 총칭을, Y전극(Yi)이라고 하고, i는 첨부 문자를 의미한다.
X서스테인 회로(103)는, X전극(X1, X2, X3, …)에 각각 동일한 전압을 공급한다. 이하, X전극(X1, X2, X3, …) 각각을 또는 그들의 총칭을, X전극(Xi)이라고 하고, i는 첨부 문자를 의미한다. 각 X전극(Xi)은 상호 접속되어, 동일한 전압 레벨을 갖는다.
표시 영역(107)에서는, Y전극(Yi) 및 X전극(Xi)이 수평 방향으로 병렬로 연장되는 행(行)을 형성하고, 어드레스 전극(Aj)이 수직 방향으로 연장되는 열(列)을 형성한다. Y전극(Yi) 및 X전극(Xi)은, 수직 방향으로 교대로 배치된다. 리브(rib)(106)는, 각 어드레스 전극(Aj) 사이에 설치되는 스트라이프 리브 구조를 갖는다.
Y전극(Yi) 및 어드레스 전극(Aj)은, i행 j열의 2차원 행렬을 형성한다. 표시 셀(Cij)은, Y전극(Yi) 및 어드레스 전극(Aj)의 교점 및 그것에 대응하여 인접하는 X전극(Xi)에 의해 형성된다. 이 표시 셀(Cij)이 화소에 대응하여, 표시 영역(107)은 2차원 화상을 표시할 수 있다. 표시 셀(Cij) 내의 X전극(Xi) 및 Y전극(Yi)은, 그 사이에 공간을 갖고, 용량성 부하를 구성한다.
표시 부하율 검출부(111)는, 외부로부터 표시 영역(107)에 표시하기 위한 화상 데이터를 입력하고, 그 화상 데이터를 기초로 1프레임 화상의 표시 부하율을 검출한다. 표시 부하율은, 발광하는 화소 수 및 그 발광하는 화소의 계조값을 기초로 검출된다. 예를 들어 1프레임 화상의 전체 화소가 최대 계조값으로 표시되어 있는 경우는 표시 부하율이 100%이다. 또한, 1프레임 화상의 전체 화소가 최대 계조값의 1/2로 표시되어 있는 경우는 표시 부하율이 50%이다. 또한, 1프레임 화상의 절반(50%)의 화소만이 최대 계조값으로 표시되어 있는 것과 같은 경우에도, 표시 부하율이 50%이다.
또한, 표시 부하율 검출부(111)는, X서스테인 회로(103) 및/ 또는 Y서스테인 회로(104)의 서스테인 전류 또는 서스테인 전력을 기초로 표시 부하율을 검출할 수도 있다. 발광하는 화소에서는, 그것에 대응하는 표시 셀(Cij)에서 방전(放電)이 발생하여, 발광한다. 따라서, 그 방전 전류인 서스테인 전류 또는 서스테인 전력을 측정함으로써도, 표시 부하율을 검출할 수 있다.
표시 부하율이 클 때에는 전체적으로 밝은 화상이며, 표시 부하율이 작을 때
에는 전체적으로 어두운 화상이다. 어두운 화상 내에 있어서, 예를 들어 헤드라이트의 반짝임 등의 밝은 색을 표시할 때에, 고(高)휘도가 요구된다. 또한, 어두운 화상에서는 어두운 부분과 밝은 부분의 차가 현저한 것, 즉 콘트라스트의 향상도 요구된다.
또한, 표시 부하율이 클 때에는, 큰 서스테인 전력이 소비되기 때문에, 전력 회수 회로를 이용하여, 소비 전력을 저감하는 것이 바람직하다. 이것에 대하여, 표시 부하율이 작을 때에는, 소비되는 서스테인 전력은 작기 때문에, 반드시 전력 회수를 행할 필요가 없고, 그것보다도 고휘도나 고(高)콘트라스트를 실현하는 것이 바람직하다.
서스테인 펄스 제어부(112)는, 표시 부하율 검출부(111)에 의해 검출된 표시 부하율에 따라, X서스테인 회로(103) 및 Y서스테인 회로(104)를 제어한다. 구체적으로는, 표시 부하율이 제 1 임계값보다도 작을 때에는 전력 회수 회로를 사용하지 않고 클램프 회로에 의해 서스테인 펄스를 생성하고, 표시 부하율이 제 1 임계값보다도 클 때에는 전력 회수 회로 및 클램프 회로에 의해 서스테인 펄스를 생성한다. 그 상세는, 뒤에 도 5a 및 도 5b를 참조하면서 설명한다.
도 2a는, 도 1의 표시 셀(Cij)의 단면 구성예를 나타내는 도면이다. X전극(Xi) 및 Y전극(Yi)은, 앞면 유리 기판(211) 위에 형성되어 있다. 그 위에는, 방전 공간(217)에 대하여 절연하기 위한 유전체층(212)이 피착(被着)되는 동시에, 또한 그 위에 MgO(산화마그네슘) 보호막(213)이 피착되어 있다.
한편, 어드레스 전극(Aj)은, 앞면 유리 기판(211)과 대향하여 배치된 배면(背面) 유리 기판(214) 위에 형성되어, 그 위에는 유전체층(215)이 피착되고, 또한 그 위에 형광체가 피착되어 있다. 또한, 형광체는 본 발명의 설명에 직접 관여하지 않기 때문에, 도 2a에서는 도시되지 않고 생략되어 있다. MgO 보호막(213)과 유전체층(215) 사이의 방전 공간(217)에는, Ne+Xe 페닝 가스 등이 봉입(封入)되어 있다.
도 2b는, 교류 구동형 플라스마 디스플레이의 패널 용량(Cp)을 설명하기 위한 도면이다. 용량(Ca)은, X전극(Xi)과 Y전극(Yi) 사이의 방전 공간(217)의 용량이다. 용량(Cb)은, X전극(Xi)과 Y전극(Yi) 사이의 유전체층(212)의 용량이다. 용량(Cc)은, X전극(Xi)과 주사(走査) 전극(Yi) 사이의 앞면 유리 기판(211)의 용량이다. 이들 용량(Ca, Cb, Cc)의 합계에 의해, 전극(Xi 및 Yi) 사이의 패널 용량(Cp)이 정해진다.
도 2c는, 교류 구동형 플라스마 디스플레이의 발광을 설명하기 위한 도면이다. 리브(216)의 내면에는, 적, 청, 녹색의 형광체(218)가 스트라이프 형상으로 각 색마다 배열, 도포되어 있으며, X전극(Xi) 및 Y전극(Yi) 사이의 방전에 의해 형 광체(218)를 여기(勵起)하여 광(光)(221)이 생성되도록 되어 있다.
도 3은, 화상의 1프레임(FR)의 구성예를 나타내는 도면이다. 화상은, 예를 들어 60프레임/초로 형성된다. 1프레임(FR)은, 제 1 서브 프레임(SF1), 제 2 서브 프레임(SF2), …, 제 n 서브 프레임(SFn)에 의해 형성된다. 이 n은, 예를 들어 10이며, 계조 비트 수에 상당한다. 서브 프레임(SF1, SF2) 등의 각각을 또는 그들의 총칭을, 이하, 서브 프레임(SF)라고 한다.
각 서브 프레임(SF)는, 리셋 기간 Tr, 어드레스 기간 Ta, 및 서스테인(유지 방전) 기간 Ts에 의해 구성된다. 리셋 기간 Tr에서는, 표시 셀의 초기화를 행한다. 어드레스 기간 Ta에서는, 어드레스 전극(Aj) 및 Y전극(Yi) 사이의 어드레스 방전에 의해 각 표시 셀의 발광 또는 비(非)발광을 선택할 수 있다. 서스테인 기간 Ts에서는, 선택된 표시 셀의 X전극(Xi) 및 Y전극(Yi) 사이에서 서스테인 방전을 행하여, 발광을 행한다. 각 SF에서는, X전극(Xi) 및 Y전극(Yi) 사이의 서스테인 펄스에 의한 발광 횟수(서스테인 기간 Ts의 길이)가 상이하다. 이것에 의해, 계조값을 정할 수 있다.
본 실시예에서는, 표시 부하율에 따라, 서스테인 기간 Ts에 있어서의 서스테인 펄스를 상이하게 한다.
도 4는, 본 실시예에 따른 Y전극 구동 회로의 구성예를 나타내는 회로도이다. 이 Y전극 구동 회로는, 도 1의 Y서스테인 회로(104) 및 스캔 드라이버(105)에 상당한다. X전극(Xi) 및 Y전극(Yi)은, 그 사이에 공간 절연체를 삽입하여, 용량성 부하(패널 용량)(420)를 구성한다. Y전극(Yi)의 왼쪽에 접속되는 회로가 Y전극 구 동 회로이다. X전극(Xi)의 오른쪽에는, X전극 구동 회로가 접속된다. 이하, Y전극 구동 회로에 대해서 설명하지만, X전극 구동 회로도 Y전극 구동 회로와 동일한 구성을 갖는다. 다만, X전극 구동 회로는, 도 1의 X서스테인 회로(103)에 상당하고, 스캔 드라이버(105)에 상당하는 트랜지스터(403, 404), 스캔 동작용 소자(405, 406, 421) 및 다이오드(407, 408)를 갖지 않는다.
우선, Y서스테인 회로(104)에 상당하는 회로를 설명한다. Y서스테인 회로(104)는, 클램프하기 위한 클램프 회로 및 LC 공진을 행하기 위한 전력 회수 회로를 포함한다. 이하, MOS 전계(電界) 효과 트랜지스터(FET)를 간단히 트랜지스터라고 한다. 하이 레벨 클램프 회로는, 용량성 부하(420)의 Y전극(Yi)의 전위를 하이 레벨(예를 들어 Vs)로 클램프하기 위한 트랜지스터(CU)를 갖는다. 로 레벨 클램프 회로는, 용량성 부하(420)의 Y전극(Yi)의 전위를 로 레벨(예를 들어 그라운드)로 클램프하기 위한 트랜지스터(CD)를 갖는다. 전력 회수 회로는, 용량성 부하(420)의 Y전극(Yi)으로부터 전력을 회수하기 위한 코일(412), 다이오드(418) 및 트랜지스터(LD)와, 그 회수한 전력을 용량성 부하(420)의 Y전극(Yi)에 공급하기 위한 코일(411), 다이오드(415) 및 트랜지스터(LU)를 갖는다.
n채널 트랜지스터(403)는, 기생(寄生) 다이오드를 갖고, 드레인이 다이오드(408)의 애노드(anode)에 접속되고, 소스가 Y전극(Yi)에 접속된다. n채널 트랜지스터(CD)는, 기생 다이오드를 갖고, 소스가 그라운드에 접속되고, 드레인이 다이오드(408)의 캐소드(cathode)에 접속된다. 다이오드(410)는, 애노드가 트랜지스터(CD)의 드레인에 접속되고, 캐소드가 플러스 전위(전원 전위)(Vs)에 접속된다. 코일(412)은, 다이오드(408)의 캐소드 및 다이오드(418)의 애노드 사이에 접속된다. 다이오드(416)는, 애노드가 다이오드(418)의 애노드에 접속되고, 캐소드가 플러스 전위(Vs)에 접속된다. 다이오드(417)는, 애노드가 그라운드에 접속되고, 캐소드가 다이오드(418)의 애노드에 접속된다. n채널 트랜지스터(LD)는, 기생 다이오드를 갖고, 소스가 용량(419)에 접속되고, 드레인이 다이오드(418)의 캐소드에 접속된다.
n채널 트랜지스터(404)는, 기생 다이오드를 갖고, 드레인이 Y전극(Yi)에 접속되고, 소스가 n채널 트랜지스터(421)의 소스에 접속된다. 코일(411)은, 트랜지스터(421)의 드레인 및 다이오드(415)의 캐소드 사이에 접속된다. n채널 트랜지스터(CU)는, 기생 다이오드를 갖고, 드레인이 플러스 전위(Vs)에 접속되고, 소스가 트랜지스터(421)의 드레인에 접속된다. 다이오드(409)는, 캐소드가 트랜지스터(CU)의 소스에 접속되고, 애노드가 그라운드에 접속된다. 다이오드(413)는, 애노드가 다이오드(415)의 캐소드에 접속되고, 캐소드가 플러스 전위(Vs)에 접속된다. 다이오드(414)는, 애노드가 그라운드에 접속되고, 캐소드가 다이오드(415)의 캐소드에 접속된다. p채널 트랜지스터(LU)는, 기생 다이오드를 갖고, 소스가 용량(419)에 접속되고, 드레인이 다이오드(415)의 애노드에 접속된다. 용량(419)은, 트랜지스터(LD, LU)의 소스 및 그라운드 사이에 접속된다.
다음으로, 스캔 드라이버(105)에 상당하는 회로를 설명한다. p채널 트랜지스터(405)는, 기생 다이오드를 갖고, 소스가 전위(Vsc)에 접속되고, 드레인이 다이오드(407)의 애노드에 접속된다. 다이오드(407)의 캐소드는, 트랜지스터(403)의 드레인에 접속된다. n채널 트랜지스터(406)는, 기생 다이오드를 갖고, 소스가 마이너스 전위(-Vy)에 접속되고, 드레인이 트랜지스터(404)의 소스에 접속된다.
도 5a는 표시 부하율이 클 때의 Y전극(Yi)의 서스테인 펄스를 나타내는 타이밍 차트이며, 도 5b는 표시 부하율이 작을 때의 Y전극(Yi)의 서스테인 펄스를 나타내는 타이밍 차트이다. 도 1의 Y서스테인 회로(104)는, 서스테인 펄스 제어부(112)의 제어 하에, 표시 부하율이 제 1 임계값보다도 클 때에는 도 5a에 나타낸 서스테인 펄스를 생성하고, 표시 부하율이 제 1 임계값보다도 작을 때에는 도 5b에 나타낸 서스테인 펄스를 생성한다. 도 5a 및 도 5b의 서스테인 펄스는, 도 3의 서스테인 기간 Ts에 있어서 도 4의 Y서스테인 회로에 의해 생성된다.
도 5a를 참조하면서, 표시 부하율이 클 때의 서스테인 펄스의 생성 방법을 설명한다. 우선, 시각 t501에 있어서, 트랜지스터(LU)를 온(on)시킨다. 용량(419)은, 뒤에 설명하는 바와 같이, 충전되어 있기 때문에, 용량(419)의 전압은 트랜지스터(LU, 421, 404)를 통하여, LC 공진에 의해 Y전극(Yi)에 공급된다. Y전극(Yi)의 전위는, 플러스 전위(Vs)를 향하여 상승한다.
다음으로, 시각 t5O2에서는, 트랜지스터(CU)를 온한다. 플러스 전위(Vs)는, 트랜지스터(CU, 421, 404)를 통하여, Y전극(Yi)에 공급된다. Y전극(Yi)은, 플러스 전위(Vs)로 클램프된다. 그 후, 트랜지스터(LU)가 오프(off)하고, 트랜지스터(CU)가 오프한다.
다음으로, 시각 t503에서는, 트랜지스터(LD)를 온한다. Y전극(Yi)의 전하는, 트랜지스터(403, LD)를 통하여, 그라운드에 접속된 용량(419)에 LC 공진에 의 해 방출된다. Y전극(Yi)의 전위는, 그라운드를 향하여 하강한다.
다음으로, 시각 t504에서는, 트랜지스터(CD)를 온한다. Y전극(Yi)은, 트랜지스터(403, CD)를 통하여, 그라운드에 접속된다. Y전극(Yi)은, 그라운드로 클램프된다. 그 후, 트랜지스터(LD)가 오프하고, 트랜지스터(CD)가 오프한다. 이후, 상기 시각 t501 내지 t504의 동작을 반복한다.
이상은, Y전극(Yi)의 서스테인 펄스에 대해서 설명하였지만, X전극(Xi)의 서스테인 펄스는 Y전극(Yi)의 서스테인 펄스의 역상(逆相)의 펄스가 된다. 즉, Y전극(Yi)의 서스테인 펄스가 그라운드 시 X전극(Xi)의 서스테인 펄스는 플러스 전위(Vs)가 되고, X전극(Xi)의 서스테인 펄스가 그라운드 시 Y전극(Yi)의 서스테인 펄스는 플러스 전위(Vs)가 된다.
시각 t502 부근에서는, X전극(Xi) 및 Y전극(Yi) 사이에 전압(Vs)이 인가된다. X전극(Xi) 및 Y전극(Yi) 사이의 표시를 위한 서스테인 방전은, 시각 t502 부근에서 발생한다. 마찬가지로, 시각 t504 부근에 있어서 X전극(Xi) 및 Y전극(Yi) 사이에 전압(Vs)이 인가되고, X전극(Xi) 및 Y전극(Yi) 사이에서 표시를 위한 서스테인 방전이 발생한다.
이상과 같이, 표시 부하율이 제 1 임계값보다도 클 때에는 도 5a와 같이 전력 회수 회로 및 클램프 회로에 의해 용량성 부하(420)의 전위를 제어한다. 구체적으로는, 표시 부하율이 제 1 임계값보다도 클 때에는, 시각 t503 내지 t504에서 용량성 부하(420)의 전력을 회수하고, 시각 t504 이후에서 용량성 부하(420)의 전위를 로 레벨(그라운드)로 클램프하고, 시각 t501 내지 t502에서 회수한 전력을 용 량성 부하(420)에 공급하고, 시각 502 이후에서 용량성 부하(420)의 전위를 하이 레벨(Vs)로 클램프한다. 표시 부하율이 클 때에는 방전 전류가 크고, X 및 Y서스테인 회로 전체에 흐르는 전류가 크기 때문에, 전력 회수 회로를 이용하여, 소비 전력을 저감하는 것이 유효하다.
다음으로, 도 5b를 참조하면서, 표시 부하율이 작을 때의 서스테인 펄스의 생성 방법을 설명한다. 전력 회수 회로를 사용하지 않기 때문에, 전력 회수 회로의 스위칭 트랜지스터(LU, LD)는 오프를 유지한다.
우선, 시각 t511에서는, 트랜지스터(CU)를 온한다. 플러스 전위(Vs)는, 트랜지스터(CU, 421, 404)를 통하여, Y전극(Yi)에 공급된다. Y전극(Yi)은, 플러스 전위(Vs)로 클램프된다. 그 후, 트랜지스터(CU)가 오프한다.
다음으로, 시각 t512에서는, 트랜지스터(CD)를 온한다. Y전극(Yi)은, 트랜지스터(403, CD)를 통하여, 그라운드에 접속된다. Y전극(Yi)은, 그라운드로 클램프된다. 그 후, 트랜지스터(CD)가 오프한다. 이후, 상기 시각 t511 내지 t512의 동작을 반복한다.
이상은, Y전극(Yi)의 서스테인 펄스에 대해서 설명하였지만, X전극(Xi)의 서스테인 펄스는 Y전극(Yi)의 서스테인 펄스의 역상의 펄스가 된다. 시각 t511 부근 및 t512 부근에서는, X전극(Xi) 및 Y전극(Yi) 사이에 전압(Vs)이 인가되고, X전극(Xi) 및 Y전극(Yi) 사이에서 표시를 위한 서스테인 방전이 발생한다.
이상과 같이, 표시 부하율이 제 1 임계값보다도 작을 때에는 도 5b와 같이 전력 회수 회로를 사용하지 않고 클램프 회로에 의해 용량성 부하(420)의 전위를 제어한다. 구체적으로는, 표시 부하율이 제 1 임계값보다도 작을 때에는 용량성 부하(420)의 전력 회수를 행하지 않고 용량성 부하(420)의 전위를 하이 레벨(Vs) 및 로 레벨(그라운드)로 클램프함으로써 펄스를 생성한다.
도 5a의 서스테인 펄스는, 전력 회수 회로 및 클램프 회로에 의해, 2단계로 상승한다. 그 때문에, 서스테인 방전 시에, Y전극(Yi)으로의 전력 공급이 시간적으로 분산된다. 따라서 가령 표시 부하율에 관계없이 상시(常時) 도 5a의 서스테인 펄스로 구동되면, 표시 부하율이 작을 때의 최대 계조값에 있어서의 피크 휘도가 비교적 낮아진다. 이것에 대하여, 전력 회수가 수반되지 않는 도 5b의 서스테인 펄스는 클램프 회로에 의해 급준(急峻)하게 상승한다. 그 때문에, 서스테인 방전 시에, Y전극(Yi)으로의 전력 공급이 시간적으로 집중하여, 표시 부하율이 작을 때의 최대 계조값에 있어서의 피크 휘도가 비교적 높아진다. 이상과 같이, 표시 부하율이 작을 때에는, 도 5b의 서스테인 펄스를 생성함으로써, 최대 계조값에 있어서의 피크 휘도를 높게 할 수 있고, 또한 어두운 부분과 밝은 부분의 차가 상대적으로 커져, 콘트라스트가 개선되어 어두운 화상 내의 헤드라이트 등을 현저하게 할 수 있다.
또한, 도 5a의 서스테인 펄스는, 용량성 부하(420)로부터 전력을 회수하기 위한 시간 t503 내지 t504와, 그 회수한 전력을 용량성 부하(420)에 공급하기 위한 시간 t501 내지 t502를 필요로 한다. 그 때문에, 서스테인 펄스의 폭 t501 내지 t504가 넓어져, 서스테인 펄스 수를 많게 하는 것이 곤란하다. 이것에 대하여, 도 5b의 서스테인 펄스는, 전력 회수 회로를 사용하지 않기 때문에, 서스테인 펄스의 폭 t511 내지 t512를 좁게 하여, 서스테인 펄스 수를 증가시킬 수 있다. 즉, 표시 부하율이 제 1 임계값보다도 작을 때에는, 제 1 임계값보다도 클 때에 비하여, 서스테인 펄스의 주파수를 높게 하여, 서스테인 펄스 수를 증가시킴으로써, 피크 휘도를 보다 높게 할 수 있다. 구체적으로는, 표시 부하율이 제 1 임계값보다도 작을 때에는, 표시 부하율이 제 1 임계값보다도 클 때에 비하여, 용량성 부하(420)에 공급하는 표시를 위한 서스테인 펄스의 1프레임 화상당 평균 주파수를 높게 하고, 또한 1프레임 화상당 서스테인 펄스 수를 많게 한다.
이상과 같이, 본 실시예에 의하면 표시 부하율이 작을 때의 피크 휘도 향상과 콘트라스트 개선에 효과가 있지만, 서스테인 펄스의 평균 주파수 및/ 또는 펄스 수를 바꿀 때에, 단순히 표시 부하율에 따라 급격히 큰 변화를 주면, 변화 시에 프레임 단위로 휘도의 단차(段差)가 발생하기 때문에 관찰자에게 위화감이 있으며, 화상 표시 품질에 악영향을 준다. 그래서, 표시를 위한 서스테인 펄스의 평균 주파수를 변화시킬 때에는, 복수의 프레임을 경과하는 동안에 서서히 평균 주파수 및 펄스 수를 변화시키는 것이 바람직하다. 예를 들어 60프레임을 경과하는 이내에서 서서히 평균 주파수 및 펄스 수를 변화시키는 것이 바람직하다.
본 실시예에 의하면, 표시 부하율이 작으면, 플라스마 디스플레이 패널 전체
에 흐르는 방전 전류의 크기는, 그만큼 크지 않기 때문에, 그 경우는 전력 회수 회로를 이용하지 않고, 클램프 회로에 의해 전원으로부터의 직접적인 구동을 행한다. 이렇게 함으로써, LC 공진에 의한 완만한 전압 상승이 아니라, 상대적으로 급준한 펄스 파형이 얻어져, 펄스 폭을 좁게 할 수 있다. 펄스 폭이 좁아짐으로써, 일정 시간(예를 들어 1프레임 내)에 들어가는 총 펄스 수를 증가시킬 수 있고, 또한 흐르는 전류값도 특별한 보호 회로를 사용하지 않아도 되는 레벨로 억제된다. 또한, 총 소비 전력이 상대적으로 작은 만큼, 특별한 방열(放熱) 대책을 필요로 하지 않는다. 한편, 표시 부하율이 큰 경우는 플라스마 디스플레이 패널 전체에 큰 방전 전류가 흐르기 때문에, 전력 회수 회로를 이용하여 총 소비 전력의 저감을 도모한다.
(제 2 실시예)
본 발명의 제 2 실시예를 설명한다. 본 실시예는, 제 1 실시예에 있어서의 도 5a 및 도 5b의 서스테인 펄스 대신에, 도 6a 및 도 6b의 서스테인 펄스를 생성한다.
도 6a는 표시 부하율이 클 때의 Y전극(Yi)의 서스테인 펄스를 나타내는 타이밍 차트이며, 도 6b는 표시 부하율이 작을 때의 Y전극(Yi)의 서스테인 펄스를 나타내는 타이밍 차트이다. 도 1의 Y서스테인 회로(104)는, 서스테인 펄스 제어부(112)의 제어 하에, 표시 부하율이 제 1 임계값보다도 클 때에는 도 6a에 나타낸 서스테인 펄스를 생성하고, 표시 부하율이 제 1 임계값보다도 작을 때에는 도 6b에 나타낸 서스테인 펄스를 생성한다. 도 6a 및 도 6b의 서스테인 펄스는, 도 3의 서스테인 기간 Ts에 있어서 도 4의 Y서스테인 회로에 의해 생성된다.
도 6a는, 표시 부하율이 클 때의 서스테인 펄스이며, 도 5a의 서스테인 펄스와 동일한 펄스이다. 따라서, 상기 도 5a의 서스테인 펄스의 생성 방법과 동일한 방법에 의해, 도 6a의 서스테인 펄스를 생성할 수 있다.
도 6b는, 표시 부하율이 작을 때의 서스테인 펄스이다. 도 6b의 서스테인 펄스는, 도 6a의 서스테인 펄스와 마찬가지로, 전력 회수 회로 및 클램프 회로에 의해 생성된다. 도 6b의 시각 t601 내지 t604는, 각각 도 6a의 시각 t501 내지 t504에 대응한다.
도 6b의 서스테인 펄스는, 기본적으로 도 6a의 서스테인 펄스와 동일하지만, 용량성 부하(420)의 전위를 하이 레벨(Vs)로 클램프하는 타이밍 t602 및 로 레벨(그라운드)로 클램프하는 타이밍 t604가 상이하다. 구체적으로는, 표시 부하율이 제 1 임계값보다도 작을 때의 도 6b의 서스테인 펄스는, 표시 부하율이 제 1 임계값보다도 클 때의 도 6a의 서스테인 펄스에 비하여, 용량성 부하(420)의 전위를 하이 레벨로 클램프하는 타이밍 t602 및 로 레벨로 하는 타이밍 t604를 빠르게 한다.
즉, 도 6b의 시각 t601부터 t602까지의 시간은 도 6a의 시각 t501부터 t502까지의 시간보다 짧고, 도 6b의 시각 t603부터 t604까지의 시간은 도 6a의 시각 t503부터 t504까지의 시간보다 짧다. 이 t601부터 t602까지의 시간과 t603부터 t604까지의 시간을 0으로 하면, 도 5b의 서스테인 펄스와 동일한 펄스가 된다. 도 6b의 서스테인 펄스는, 도 6a의 서스테인 펄스에 비하여, 하이 레벨(Vs)을 유지하고 있는 시간과 로 레벨(그라운드)을 유지하고 있는 시간은 동일하다. 도 6b의 서스테인 펄스는, 도 6a의 서스테인 펄스에 비하여, 펄스 폭을 좁게 할 수 있기 때문에, 1프레임 화상당 평균 주파수를 높게 하고, 또한 1프레임 화상당 펄스 수를 많게 할 수 있다. 이것에 의해, 표시 부하율이 작을 때에는, 피크 휘도를 보다 높게 할 수 있다. 또한, 도 6b의 서스테인 펄스는, 도 6a의 서스테인 펄스에 비하여, 급준하게 상승하기 때문에, 서스테인 방전 시에 Y전극(Yi)으로의 전력 공급이 시간적으로 집중하여, 피크 휘도가 높아진다.
이것에 대하여, 표시 부하율이 클 때에는, 도 6a의 서스테인 펄스와 같이, 전력을 회수하는 시간 t503 내지 t504와 그 회수한 전력을 공급하는 시간 t501 내지 t502를 길게 함으로써, 전력 회수 효율을 높여, 소비 전력을 저감할 수 있다.
또한, 표시 부하율이 제 1 임계값보다 작을 때(즉 클램프의 타이밍이 빠를 때)의 클램프 타이밍은, 표시 부하율이 제 1 임계값보다 작은 영역 전반에 걸쳐 반드시 일정할 필요는 없다. 예를 들어 표시 부하율이 제 1 임계값을 넘지 않는 범위에서 표시 부하율의 감소에 따라 서서히 빠르게 할 수도 있다. 또한, 제 1 실시예와 마찬가지로, 표시를 위한 서스테인 펄스의 평균 주파수를 변화시킬 때에는, 복수의 프레임을 경과하는 동안에 서서히 평균 주파수 및 펄스 수를 변화시키는 것이 바람직하다. 예를 들어 60프레임을 경과하는 이내에서 서서히 평균 주파수 및 펄스 수를 변화시키는 것이 바람직하다.
또한, 상기에서는 표시 부하율이 작을 때에는, 용량성 부하(420)의 전위를 하이 레벨(Vs)로 클램프하는 타이밍 t602 및 로 레벨로 클램프하는 타이밍 t604를 빠르게 하는 예를 설명하였지만, 로 레벨로 클램프하는 타이밍 t604는 반드시 빠르게 할 필요는 없고, 하이 레벨로 클램프하는 타이밍 t602만을 빠르게 하도록 할 수도 있다.
(제 3 실시예)
도 7은, 본 발명의 제 3 실시예에 따른 표시 부하율 및 총 서스테인 펄스 수 의 관계를 나타내는 그래프이다. 횡축은 표시 부하율을 나타내고, 종축은 1프레임 화상당 총 서스테인 펄스 수를 나타낸다. 총 서스테인 펄스 수 N1은, 표시 부하율이 클 때의 도 5a 또는 도 6a의 서스테인 펄스의 1프레임 화상당 총 서스테인 펄스 수이다. 총 서스테인 펄스 수 N2는, 표시 부하율이 작을 때의 도 5b 또는 도 6b의 서스테인 펄스의 1프레임 화상당 총 서스테인 펄스 수이며, 총 서스테인 펄스 수 N1보다도 많다.
표시 부하율 및 총 서스테인 펄스 수의 관계에 있어서, 표시 부하율이 증가하고 있을 때의 제 1 임계값 D2와 표시 부하율이 감소하고 있을 때의 제 1 임계값 D1과는 상이한 값이 되는 히스테리시스 특성을 갖는다.
표시 부하율이 증가하고 있는 경우에는, 표시 부하율이 임계값 D2보다 클 때에는 도 5a 또는 도 6a의 서스테인 펄스를 총 서스테인 펄스 수 N1로 생성하고, 표시 부하율이 임계값 D2보다 작을 때에는 도 5b 또는 도 6b의 서스테인 펄스를 총 서스테인 펄스 수 N2로 생성한다.
표시 부하율이 감소하고 있는 경우에는, 표시 부하율이 임계값 D1보다 클 때에는 도 5a 또는 도 6a의 서스테인 펄스를 총 서스테인 펄스 수 N1로 생성하고, 표시 부하율이 임계값 D1보다 작을 때에는 도 5b 또는 도 6b의 서스테인 펄스를 총 서스테인 펄스 수 N2로 생성한다. 임계값 D1은, 임계값 D2보다도 작다.
제 1 및 제 2 실시예와 마찬가지로, 총 서스테인 펄스 수가 N1과 N2사이에서 변화할 때에는, 복수의 프레임을 경과하는 동안에 서서히 평균 주파수 및 총 서스테인 펄스 수를 변화시킨다.
가령, 임계값 D1 및 D2를 동일한 값으로 설정하면, 그 임계값 부근에서 표시 부하율이 빈번히 약간의 상하 변화를 반복하면, 총 서스테인 펄스 수도 빈번히 변화해 버리는 악영향이 발생한다. 소위 채터링과 같은 악영향이 발생해 버린다. 본 실시예와 같이, 임계값 D1 및 D2를 상이하게 함으로써, 그러한 악영향을 방지할 수 있다.
(제 4 실시예)
도 8은, 본 발명의 제 4 실시예에 따른 표시 부하율과 총 소비 전력 및 총 서스테인 펄스 수의 관계를 나타내는 그래프다. 횡축은 표시 부하율을 나타내고, 종축은 총 소비 전력 또는 1프레임 화상당 총 서스테인 펄스 수를 나타낸다.
만약 총 서스테인 펄스 수가 표시 부하율에 관계없이 일정하다면, 도 8의 점선으로 나타낸 바와 같이, 총 소비 전력은, 표시 부하율에 비례한다. 표시 부하율이 커지면, 그것에 비례하여 점등하는 표시 셀도 많아지고, 방전 전류가 증가하기 때문에 총 소비 전력도 증가한다. 그러나, 총 소비 전력이 많아지면, 대량의 열이 발생하고, 플라스마 디스플레이가 파괴될 가능성이 있다. 그래서, 총 소비 전력 및 발열량을 억제하기 위해, 도 8의 일점쇄선으로 나타낸 바와 같이, 표시 부하율이 제 2 임계값 Da보다 클 때에는 1프레임 화상에 있어서의 용량성 부하(420)의 총 서스테인 펄스 수를 서서히 적어지도록 제한한다. 이것에 의해, 도 8의 실선으로 나타낸 바와 같이, 점등하는 표시 셀이 증가하여도(즉 표시 부하율이 올라도) 총 서스테인 펄스 수가 낮아지기 때문에, 총 소비 전력은 일정한 값으로 억제된다. 이들 방식은, 자동 전력 제어(APC)로서 알려져 있으며, 구체적으로는 도 1의 서스 테인 펄스 제어부(112)의 제어 하에, X서스테인 회로(103) 및 Y서스테인 회로(104)가 행한다.
상기와 같이, 표시 부하율이 임계값 Da보다 커지면, 총 서스테인 펄스 수는 서서히 낮아지도록 제한되어 버리기 때문에, 상기 제 1 내지 제 3 실시예에 나타낸 바와 같이, 표시 부하율에 따라 총 서스테인 펄스 수를 변화시킬 수 없다. 그래서, 제 1 내지 제 3 실시예와 같이 표시 부하율이 제 1 임계값 D1, D2보다 클 때에는 총 서스테인 펄스 수를 적게 하고, 제 1 임계값 D1, D2보다 작을 때에는 총 서스테인 펄스 수를 많게 할 때에는, 제 1 임계값 D1, D2는 제 2 임계값 Da 이하로 할 필요가 있다. 제 2 임계값 Da는 패널 특성에 의해 임의 값으로 설정되지만, 현재의 제품에 있어서는 25% 정도가 많다. 그것을 고려하고, 또한 본 발명을 실시한 경우의 총 소비 전력의 상한(上限)도 고려하면 제 1 임계값 D1, D2는 20% 이하가 바람직하고, 5% 이하가 보다 바람직하다.
이상과 같이, 제 1 내지 제 4 실시예에 의하면, 표시 부하율이 제 1 임계값보다도 클 때에는 도 5a 또는 도 6a의 서스테인 펄스를 생성한다. 그리고, 표시 부하율이 제 1 임계값보다도 작을 때에는, 도 5b 또는 도 6b의 서스테인 펄스를 생성하기 때문에, 표시를 위한 서스테인 펄스 폭을 좁게 할 수 있다. 이것에 의해, 표시 부하율이 제 1 임계값보다도 작을 때에는, 제 1 임계값보다도 클 때에 비하여, 표시를 위한 서스테인 펄스 수를 증가시켜, 휘도를 높일 수 있다.
또한, 상기 제 1 내지 제 4 실시예에 있어서, 도 1의 표시 부하율 검출부(111) 및 서스테인 펄스 제어부(112)를 포함하는 제어 회로부(101)는, 하드웨어 에 의해 구성할 수도 있고, 컴퓨터 프로그램에 의한 소프트웨어를 마이크로 컴퓨터 등이 실행함으로써 구성할 수도 있다. 또한, 제 1 내지 제 4 실시예에서는, 플라스마 디스플레이를 예로 설명하였지만, 이것에 한정되지 않고, 용량성 부하를 갖는 표시 장치에 적용할 수 있다. 예를 들어 유기 EL(Electro Luminescence) 디스플레이에 적용할 수 있다.
상기 실시예는, 모두 본 발명을 실시하는 데에 있어서의 구체화된 예를 나타낸 것에 지나지 않고, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 여러 가지 형태로 실시할 수 있다.
예를 들어 서스테인 펄스의 전압값은 Vs와 그라운드를 예로서 설명하였지만, 이것에 한정되지 않고 플러스 전위와 마이너스 전위 사이를 왕복하는 펄스 형태(예를 들어 일본국 공개특허2002-62844호 공보에 기재된 형태)에서도 본 발명의 적용은 가능하다.
표시 부하율이 제 1 임계값보다도 작을 때에는 전력 회수 회로를 사용하지 않고 클램프 회로에 의해 용량성 부하의 전위를 제어하기 때문에, 표시를 위한 펄스 폭을 좁게 할 수 있다. 이것에 의해, 표시를 위한 펄스 수를 증가시켜, 휘도를 높게 할 수 있다.

Claims (25)

  1. 용량성 부하와,
    상기 용량성 부하의 전위(電位)를 하이 레벨 및 로(low) 레벨로 클램프(clamp)하기 위한 클램프 회로와,
    상기 용량성 부하로부터 전력을 회수하여 그 회수한 전력을 상기 용량성 부하에 공급하기 위한 코일을 포함하는 전력 회수 회로와,
    표시 부하율을 검출하기 위한 표시 부하율 검출부와,
    상기 검출된 표시 부하율이 제 1 임계값보다도 작을 때에는 상기 전력 회수 회로를 사용하지 않고 상기 클램프 회로에 의해 상기 용량성 부하의 전위를 제어하고, 상기 검출된 표시 부하율이 제 1 임계값보다도 클 때에는 상기 전력 회수 회로 및 상기 클램프 회로에 의해 상기 용량성 부하의 전위를 제어하는 제어부를 갖는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제어부는, 상기 표시 부하율이 제 2 임계값보다 클 때에는 1프레임 화상에 있어서의 상기 용량성 부하의 총 서스테인(sustain) 펄스 수를 제한하고, 상기 제 1 임계값은 상기 제 2 임계값 이하인 표시 장치.
  3. 제 1 항에 있어서,
    상기 표시 부하율이 증가하고 있을 때의 상기 제 1 임계값과 상기 표시 부하율이 감소하고 있을 때의 상기 제 1 임계값과는 상이한 값인 표시 장치.
  4. 제 1 항에 있어서,
    상기 표시 부하율의 제 1 임계값은 20% 이하인 표시 장치.
  5. 제 4 항에 있어서,
    상기 표시 부하율의 제 1 임계값은 5% 이하인 표시 장치.
  6. 제 1 항에 있어서,
    상기 제어부는, 상기 표시 부하율이 제 1 임계값보다도 작을 때에는, 상기 표시 부하율이 제 1 임계값보다도 클 때에 비하여, 상기 용량성 부하에 공급하는 표시를 위한 펄스의 1프레임 화상당 평균 주파수를 높게 하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제어부는, 상기 표시 부하율이 제 1 임계값보다도 작을 때에는, 상기 표시 부하율이 제 1 임계값보다도 클 때에 비하여, 1프레임 화상당 표시를 위한 펄스 수를 많게 하는 표시 장치.
  8. 제 6 항에 있어서,
    상기 제어부는, 상기 표시를 위한 펄스의 평균 주파수를 변화시킬 때, 복수의 프레임을 경과하는 동안에 서서히 평균 주파수를 변화시키는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제어부는, 상기 표시를 위한 펄스의 평균 주파수를 변화시킬 때, 60프레임을 경과하는 이내에서 서서히 평균 주파수를 변화시키는 표시 장치.
  10. 제 1 항에 있어서,
    상기 제어부는, 상기 검출된 표시 부하율이 제 1 임계값보다도 작을 때에는 상기 용량성 부하의 전력 회수를 행하지 않고 상기 용량성 부하의 전위를 하이 레벨 및 로 레벨로 클램프함으로써 펄스를 생성하고, 상기 검출된 표시 부하율이 제 1 임계값보다도 클 때에는 상기 용량성 부하의 전력을 회수하여, 상기 용량성 부하의 전위를 로 레벨로 클램프하고, 상기 회수한 전력을 상기 용량성 부하에 공급하여, 상기 용량성 부하의 전위를 하이 레벨로 클램프함으로써 펄스를 생성하는 표시 장치.
  11. 표시 부하율을 검출하는 표시 부하율 검출 스텝과,
    상기 검출된 표시 부하율이 제 1 임계값보다도 작을 때에는 용량성 부하의 전력을 회수하지 않고 상기 용량성 부하의 전위를 하이 레벨 및 로 레벨로 클램프함으로써 펄스를 생성하고, 상기 검출된 표시 부하율이 제 1 임계값보다도 클 때에 는 상기 용량성 부하의 전력을 회수하여, 상기 용량성 부하의 전위를 로 레벨로 클램프하고, 상기 회수한 전력을 상기 용량성 부하에 공급하여, 상기 용량성 부하의 전위를 하이 레벨로 클램프함으로써 펄스를 생성하는 제어 스텝을 갖는 표시 장치의 구동 방법.
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