WO2009098771A1 - プラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法 - Google Patents

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sustain
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plasma display
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Junichi Kumagai
Naoki Itokawa
Katsumi Ito
Masaki Kimura
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Hitachi, Ltd.
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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery

Definitions

  • the present invention generally relates to an image display device and a driving method thereof, and more particularly to a sub-frame type plasma display device and a driving method of a plasma display panel.
  • PDPs plasma display panels
  • FIG. 1 is a schematic cross-sectional view of a three-electrode surface discharge AC-PDP panel as an example of a large screen display device.
  • the three-electrode type surface discharge AC-PDP panel is composed of two glass substrates, a front glass substrate 15 and a rear glass substrate 11, and the front glass substrate 15 includes a BUS electrode 17, a transparent electrode 16, and sustain electrodes.
  • a common sustain electrode (X electrode) and a scan electrode (Y electrode) are formed. These X electrodes and Y electrodes are arranged alternately.
  • a dielectric layer 18 is formed on the X and Y electrodes, and a protective film 19 such as MgO is formed on the dielectric layer 18.
  • BUS electrode 17 has high conductivity and functions to supplement the conductivity of transparent electrode 16.
  • the dielectric layer 13 functions to maintain discharge due to wall charges, and is made of low melting point glass.
  • An address electrode 12 is formed on the rear glass substrate 11 so as to be orthogonal to the X electrode and the Y electrode.
  • a dielectric layer 13 is formed on the address electrode 12, and a partition wall 14 is formed on the dielectric layer 13 at a position corresponding to the gap between the address electrodes 12.
  • the phosphor layers R, G, and B are formed between the barrier ribs 14 so as to cover the dielectric layer 23 and the barrier rib side walls.
  • the phosphor layers R, G, and B correspond to three colors of red, green, and blue.
  • a discharge gas such as a mixed gas of neon and xenon is filled between the front surface on which the X electrode and the Y electrode are provided and the back surface on which the address electrode 12 is provided.
  • a space where the X electrode and the Y electrode intersect with the address electrode constitutes one discharge cell (pixel).
  • FIG. 2 is a block diagram showing a main part of a driving circuit for a three-electrode surface discharge AC-PDP panel.
  • the drive circuit shown in FIG. 2 includes an address driver circuit 111, a scan driver circuit 112, a Y common driver circuit 113, an X common driver circuit 114, and a control circuit 115.
  • the control circuit 115 includes a display data control unit 116, a scan driver control unit 117, a common driver control unit 118, and a power control unit 120. Further, the display data control unit 116 includes a frame memory 119.
  • the control circuit 115 generates a control signal for controlling panel driving in accordance with a clock signal CLK, display data D, vertical synchronization signal VSYNC, horizontal synchronization signal HSYNC and the like input from the outside.
  • the display data control unit 116 receives the display data D, stores it in the frame memory 119, and generates an address control signal corresponding to the display data D in the frame memory 119 in synchronization with the clock CLK.
  • the address control signal is supplied to the address driver circuit 111.
  • the scan driver control unit 117 generates a scan driver control signal for controlling the scan driver circuit 112 in synchronization with the vertical synchronization signal VSYNC and the horizontal synchronization signal HSYNC.
  • the common driver control unit 118 drives the Y common driver circuit 113 and the X common driver circuit 114 in synchronization with the vertical synchronization signal VSYNC and the horizontal synchronization signal HSYNC.
  • the address driver circuit 111 operates in response to an address control signal from the display data control unit 116, and applies address voltage pulses corresponding to display data to the address electrodes A1 to Am.
  • the scan driver circuit 112 operates in response to a scan driver control signal from the scan driver control unit 117, and drives each of the scan electrodes (Y electrodes) Y1 to Yn independently. While the scan driver circuit 112 sequentially drives each scan electrode (Y electrode) Y1 to Yn, the address driver circuit 111 selects the cell to be displayed by applying an address voltage pulse to each address electrode A1 to Am.
  • the display / non-display (selection / non-selection) of each cell (pixel) 103 is controlled.
  • a sustain voltage pulse (sustain pulse) is applied to the Y electrodes Y1 to Yn by the Y common driver circuit 113, and a sustain voltage pulse is applied to the X electrodes X1 to Xn by the X common driver circuit 114.
  • a sustain voltage pulse is applied to the X electrode and the Y electrode in the cell selected as the display cell.
  • the address electrodes A1 to Am, the X electrodes X1 to Xn, and the Y electrodes Y1 to Yn are disposed between the front glass substrate 101 (corresponding to 15 in FIG. 1) and the back glass substrate 102 (corresponding to 11 in FIG. 1). Has been placed.
  • a partition wall 106 (corresponding to 14 in FIG. 1) is provided between the address electrodes A1 to Am.
  • FIG. 3 is a waveform diagram showing an example of the basic operation of the drive circuit of FIG.
  • the PDP driving period is mainly composed of a reset period, an address period, and a sustain period. Each display pixel is initialized in the reset period, a pixel to be displayed in the next address period is selected, and the selected pixel is caused to emit light in the last sustain period.
  • the states of all the display cells are simultaneously initialized. Set to. That is, the previously displayed cell and the non-displayed cell are initialized to the same state.
  • the Y electrodes Y1 to Yn are sequentially scanned one by one by sequentially applying a scanning voltage pulse of ⁇ Vy level to the Y electrodes Y1 to Yn which are scanning electrodes.
  • a scanning voltage pulse of ⁇ Vy level is applied to each address electrode (A1 to Am).
  • a common Vs level (Vsy, Vsx) sustain pulse (sustain voltage pulse) is alternately applied to all the scan electrodes Y1 to Yn and the common X electrodes X1 to Xn.
  • Vsy, Vsx sustain pulse
  • FIG. 4 is a diagram for explaining a gradation display method based on a subframe method that is currently widely used.
  • FIG. 4 shows a case where 1024 gray scales are displayed by 10 subframes.
  • Each of the ten subframes SF1 to SF10 includes the above-described reset period (reset drive timing in FIG. 4), an address period, and a sustain period (sustain drive period). Between different subframes, the reset period and the address period are driven substantially the same, but the sustain period is set so that the number of sustain pulses is different for each subframe. Arbitrary gradation display is performed by a combination of subframes having different numbers of sustain pulses.
  • the total number of sustain pulses of all subframes of one display frame is referred to as the total number of light emission pulses. That is, the total number of light emission pulses is the number of sustain pulses when all subframes are turned on, and is the maximum number of sustain pulses that can be supplied to one cell during one display frame. This total number of light emission pulses is also called a sustain frequency.
  • the total of the whole light emission pulse number of each cell is set as the maximum light emission pulse number. Further, when an image for one display frame is displayed according to certain display data, the total number of light emission pulses in each cell is the total number of light emission pulses.
  • the ratio of the number of display light emission pulses to the maximum number of light emission pulses is called a display load factor.
  • the display load factor is 0% when all the cells are displayed in black, and 100% when all the cells are displayed with the maximum luminance.
  • the power consumption increases as the display load factor increases.
  • the current flowing during the sustain period accounts for a large proportion of the total current consumption, and the increase in the total current consumption is significant when the total number of light emission pulses in one display frame increases.
  • the display load factor of a normal image is about 10% to several tens of percent, and the display load factor hardly reaches 100%. If the setting is made so as to limit the power consumption when the display load factor is the maximum (100%) as described above, there is a problem that a normal image display becomes dark. Therefore, power control is performed in which the total number of light emission pulses is changed in accordance with the display load factor and control is performed so that the display is as bright as possible within a range where the power consumption does not exceed the limit.
  • the power control unit 120 shown in FIG. 2 calculates the time of one frame (one frame length) from the vertical synchronization signal, calculates the display load factor from the display data, and sustains from the obtained one frame length and the display load factor. Calculate the frequency.
  • the display load factor when the input image data is stored in the frame memory 119, the number of lit pixels for each subframe is counted to obtain the number of display light emission pulses, and the maximum number of light emission pulses of this display light emission pulse number. What is necessary is just to obtain
  • the power control unit 120 sets the total light emission pulse number n to n0 when the display load factor does not exceed A, and reduces the total light emission pulse number n when the display load factor exceeds A.
  • the sustain frequency is controlled so that the electric power P does not exceed the limit Pmax.
  • the reduced total number of light emission pulses n may be assigned as a sustain pulse to each subframe according to a predetermined ratio. That is, for example, when 10 subframes are provided, the total number of light emission pulses n may be assigned to each subframe according to a ratio of 1: 2: 4: 8: 16: 32: 64: 128: 256: 512. .
  • Patent Document 1 discloses a technique for determining that there is a possibility of thermal destruction when the sustain frequency (total number of light emission pulses) is large and reducing the sustain frequency. Is disclosed.
  • Patent Document 2 there is a possibility of occurrence of thermal destruction or seizure by monitoring the display load factor using a plurality of load factor counters and paying attention to the change of the display load factor in successive frames.
  • the total number of pulses is larger than a predetermined number of pulses n given as a function of the display load factor with the characteristics shown in FIG. The number of light emission pulses is reduced.
  • the present invention provides a plasma display device capable of suppressing a decrease in luminance of a screen display when the total number of light emission pulses is decreased from a predetermined number of pulses given as a function of a display load factor.
  • the purpose is to do.
  • the plasma display apparatus includes a plasma display panel including a plurality of sustain electrodes and a plurality of scan electrodes, a driver circuit that generates sustain discharges by applying sustain pulses to the plurality of sustain electrodes and the plurality of scan electrodes, and one display
  • the driver circuit is controlled so that the total number of light emission pulses, which is the total number of sustain pulses per frame, becomes a predetermined number of pulses defined as a function of the display load factor, and the total number of light emission pulses when a predetermined condition is detected.
  • a control circuit that controls the driver circuit so as to reduce the number of pulses less than a predetermined number of pulses.
  • the control circuit includes a first sustain pulse whose clamp timing to a predetermined voltage is a first timing and a clamp timing to a predetermined voltage. Causes the driver circuit to selectively generate the second sustain pulse at the second timing.
  • the ratio between the number of first sustain pulses and the number of second sustain pulses is determined when the total number of light emission pulses is a predetermined number of pulses and when the total number of light emission pulses is smaller than the predetermined number of pulses. It is configured to be different.
  • the plasma display panel driving method includes generating a sustain discharge by applying a sustain pulse to the plasma display panel including a plurality of sustain electrodes and a plurality of scan electrodes, and the plurality of sustain electrodes and the plurality of scan electrodes.
  • the driver circuit is controlled so that the total number of light emission pulses, which is the total number of sustain pulses per display frame, becomes a predetermined number of pulses defined as a function of the display load factor, and a predetermined condition is detected
  • a first timing at which a clamp timing to a predetermined voltage is a first timing
  • the sustain pulse and the clamp timing to the predetermined voltage are the second timing.
  • the ratio between the number of the first sustain pulses and the number of the second sustain pulses is selectively generated by the driver circuit. Is the first ratio, and when the total number of light emission pulses is smaller than the predetermined number of pulses, the ratio between the number of the first sustain pulses and the number of the second sustain pulses is the first ratio. Includes different stages with different second ratios.
  • the number of first sustain pulses and the number of first sustain pulses are different between a case where the total number of light emission pulses is a predetermined number of pulses and a case where the total number of light emission pulses is less than the predetermined number of pulses.
  • the ratio is different from the number of sustain pulses of 2.
  • the ratio of the number of the first sustain pulses is increased when the total number of light emission pulses is decreased from the predetermined number of pulses.
  • FIG. 3 is a waveform diagram showing an example of basic operation of the drive circuit of FIG. 2. It is a figure for demonstrating the gradation display system by a sub-frame system. It is a figure which shows the relationship of the total light emission pulse number with respect to a display load factor, and power consumption. It is a figure which shows an example of a structure of the Example of the plasma display apparatus by this invention. It is a figure which shows an example of a structure of the electric power control part shown in FIG.
  • FIG. 10 is an operation waveform diagram for explaining generation of a sustain pulse by the circuit of FIG. 9.
  • FIG. 10 is an operation waveform diagram for explaining generation of another sustain pulse by the circuit of FIG. 9. It is a figure which shows an example of the operation
  • FIG. 6 is a diagram showing an example of the configuration of an embodiment of the plasma display device according to the present invention.
  • the same components as those in FIG. 2 are referred to by the same numerals, and a description thereof will be omitted.
  • the power control unit 200 of the control circuit 115 calculates a time of one frame (one frame length) from the vertical synchronization signal, calculates a display load factor from the display data, and generates a pulse from the obtained one frame length and the display load factor. Calculate number control parameters. At this time, the pulse number control parameter is generated so that the total number of light emission pulses, which is the total number of sustain pulses per display frame, becomes equal to a predetermined number of pulses defined as a function of the display load factor.
  • the power control unit 200 detects the predetermined condition and determines that there is a possibility of thermal destruction or seizure, so that the total number of light emission pulses is decreased from the predetermined pulse number. Control the control parameters.
  • thermal automatic power control Heat Auto Power Control
  • the common driver control unit 201 of the control circuit 115 controls the Y common driver circuit 113 and / or the X common driver circuit 114 so that the clamp timing of the sustain pulse to a predetermined voltage is variable. By this control, the common driver control unit 201 obtains the first sustain pulse whose clamp timing to the predetermined voltage is the first timing and the second sustain pulse whose clamp timing to the predetermined voltage is the second timing. It can be generated selectively.
  • the common driver control unit 201 of the control circuit 115 performs the first sustaining operation.
  • the ratio between the number of pulses and the number of second sustain pulses is changed. That is, the number of first sustain pulses and the number of second sustain pulses in the case where the total number of light emission pulses is the predetermined number of pulses and the case where the total number of light emission pulses is less than the predetermined number of pulses. And the ratio is different.
  • the ratio of the number of the first sustain pulses is increased when the total number of light emission pulses is decreased from the predetermined number of pulses. To control. Thereby, when the total number of light emission pulses is decreased from a predetermined number of pulses given as a function of the display load factor, it is possible to suppress a decrease in luminance of the screen display.
  • FIG. 7 is a diagram illustrating an example of the configuration of the power control unit 200.
  • the power control unit 200 includes a frame length calculation unit 211, a load factor calculation unit 212, and a total light emission pulse number control unit 213.
  • the frame length calculation unit 211 calculates a time (one frame length) of one frame from the vertical synchronization signal (V SYNC in FIG. 6).
  • the load factor calculation unit 212 calculates a display load factor from the display data (D in FIG. 6).
  • the display data control unit 116 shown in FIG. 6 stores the input display data D in the frame memory 119
  • the display data control unit 116 converts the data into data indicating lighting / non-lighting of each pixel for each subframe and stores the data.
  • the display load factor the number of lighting pixels for each subframe in the converted data is counted to obtain the display light emission pulse number, and the ratio of the display light emission pulse number to the maximum light emission pulse number is obtained. Good.
  • the total light emission pulse number control unit 213 calculates the pulse number control parameter from the one frame length obtained by the above calculation and the display load factor. Based on the pulse number control parameter, the common driver control unit 201 controls the sustain pulse generation operation. At this time, the total light emission pulse number control unit 213 controls the pulse number so that the total number of light emission pulses, which is the total number of sustain pulses per display frame, becomes equal to a predetermined number of pulses defined as a function of the display load factor. Generate parameters. As a pulse number control parameter, the number of sustain pulses per unit time, that is, the sustain frequency is generally used instead of the number of sustain pulses per frame. In order to obtain the sustain frequency, information of one frame length from the frame length calculation unit 211 is required.
  • the frame length calculation unit 211 is not necessary. Regardless of whether the sustain frequency or the total number of light emission pulses is used as the pulse number control parameter, the final goal is not to control the total number of light emission pulses.
  • FIG. 8 is a diagram illustrating the total number of light emission pulses controlled by the total light emission pulse number control unit 213.
  • the total number of light emission pulses is controlled (adjustment of the pulse number control parameter) so that the total number of light emission pulses is equal to a predetermined number of pulses n defined as a function of the display load factor.
  • the power control unit 200 reduces the total number of light emission pulses from the predetermined number of pulses n to reduce the number of pulses n ′.
  • the total number of light emission pulses is controlled.
  • the predetermined condition at this time for example, a condition that the state where the display load factor is equal to or less than a predetermined threshold continues for a predetermined time or a state where the display load factor is within a certain range exceeds a predetermined frequency.
  • Conditions such as frequent occurrence are conceivable. Specific examples of such detection conditions are disclosed in, for example, Patent Document 1 and Patent Document 2 described above.
  • the total light emission pulse number control unit 213 indicates an ON state of the thermal automatic power control when the total light emission pulse number is lower than a predetermined pulse number defined as a function of the display load factor by turning on the thermal automatic power control. Assert the signal HAPC_ON. In response to the assertion of the signal HAPC_ON, the common driver control unit 201 changes the ratio between the number of first sustain pulses and the number of second sustain pulses as described above.
  • FIG. 9 is a diagram for explaining the driving of the X common driver circuit 114 by the common driver control unit 201.
  • a capacitance Cp1 is equivalent to a capacitance of the plasma display panel, and indicates an interelectrode capacitance between the X electrode and another electrode (for example, Y electrode).
  • the circuit including the power MOS field effect transistors Q1 to Q4, the diodes D1 and D2, the inductors L1 and L2, and the charge recovery capacitor C1 is a part related to the sustain circuit for generating the sustain discharge of the X common driver circuit 114.
  • the X common driver circuit 114 includes a circuit portion for supplying a reset voltage and the like, which are omitted in FIG.
  • the portion related to the sustain circuit for generating the sustain discharge of the Y common driver circuit 113 shown in FIG. 6 has the same configuration as the circuit shown in FIG.
  • the control terminal voltages (gate voltages) of the power MOS field effect transistors Q1 to Q4 are controlled by the common driver control unit 201.
  • the common driver control unit 201 generates control signals CU, CD, LU, and LD based on the pulse number control parameter supplied from the power control unit 200 and the signal HAPC_ON indicating the ON state of the thermal automatic power control.
  • Control signals CU, CD, LU, and LD are applied to control terminals of power MOS field effect transistors Q1, Q2, Q3, and Q4, respectively.
  • FIG. 10 is an operation waveform diagram for explaining the generation of the sustain pulse by the circuit of FIG.
  • the output voltage of the X common driver circuit 114 (the voltage at the connection point of the transistors Q1 and Q2 connected in series) is shown at the top.
  • the horizontal axis shows the passage of time.
  • the control signal LD is set to HIGH
  • the output voltage rises according to the resonance vibration waveform due to the resonance action of the inductor L1 and the capacitor Cp1.
  • the control signal CU is set to HIGH at the clamp timing TC1, and the output voltage is clamped to Vs.
  • the timing indicated by arrow A is the discharge timing.
  • discharge timing discharge occurs after the sustain pulse is clamped to the sustain voltage Vs.
  • a display having a relatively high luminance can be obtained by a discharge having a relatively high voltage between the electrodes.
  • the control signals LU and CU are set to LOW and the control signal LD is set to HIGH, the output voltage decreases according to the resonance vibration waveform due to the resonance action of the inductor L2 and the capacitor Cp1.
  • the control signal CD is set to HIGH at the clamp timing TC2 to clamp the output voltage to the ground potential.
  • the timing indicated by arrow B is the discharge timing. At this discharge timing, discharge occurs after the sustain pulse is clamped to the ground voltage. In this case, a display having a relatively high luminance can be obtained by a discharge having a relatively high voltage between the electrodes.
  • FIG. 3 it is assumed that when the sustain pulse of the X electrode becomes LOW, the pulses overlap between adjacent electrodes so that the sustain pulse of the Y electrode is already HIGH.
  • FIG. 11 is an operation waveform diagram for explaining generation of another sustain pulse by the circuit of FIG.
  • the control signal CU is set to HIGH at the clamp timing TC3, and the output voltage is clamped to Vs.
  • the timing indicated by arrow A is the discharge timing. At this discharge timing, discharge occurs before the sustain pulse is clamped to the sustain voltage Vs. In this case, a display with a relatively low luminance can be obtained by a discharge with a relatively low voltage between the electrodes.
  • the control signals LU and CU are set to LOW and the control signal LD is set to HIGH, the output voltage decreases according to the resonance vibration waveform due to the resonance action of the inductor L2 and the capacitor Cp1. Even if the output voltage waveform reaches the peak at the lowest point, it is not clamped immediately, and the peak voltage is maintained for a while by the action of the diode D2 in FIG. Thereafter, the control signal CD is set to HIGH at the clamp timing TC4 to clamp the output voltage to the ground potential.
  • the timing indicated by arrow B is the discharge timing. At this discharge timing, discharge occurs before the sustain pulse is clamped to the ground voltage.
  • a display with a relatively low luminance can be obtained by a discharge with a relatively low voltage between the electrodes.
  • FIG. 3 it is assumed that when the sustain pulse of the X electrode becomes LOW, the pulses overlap between adjacent electrodes so that the sustain pulse of the Y electrode is already HIGH.
  • the common driver control unit 201 shown in FIG. 9 controls the number (or frequency) of sustain pulses generated in the driver circuit according to the pulse number control parameter.
  • the total number of light emission pulses is equal to a predetermined number of pulses n (see FIG. 8) defined as a function of the display load factor, unless a predetermined condition that may cause thermal destruction or seizure is detected.
  • n a predetermined number of pulses n (see FIG. 8) defined as a function of the display load factor, unless a predetermined condition that may cause thermal destruction or seizure is detected.
  • the number of pulses n ′ in which the total number of light emission pulses is smaller than the predetermined number of pulses n (see FIG. 8).
  • the common driver control unit 201 determines the number of first sustain pulses at the clamp timing as illustrated in FIG. 10 and the number as illustrated in FIG.
  • the ratio of the clamp timing to the number of second sustain pulses is changed. Specifically, as shown in FIG. 10, the ratio of the first sustain pulse in which discharge occurs after the clamp timing is increased, and the second sustain pulse in which discharge occurs before the clamp timing as shown in FIG. Reduce the ratio. By such a ratio change, it is possible to suppress a decrease in luminance when the total number of light emission pulses decreases.
  • the sustain pulse that generates the sustain discharge includes the second sustain pulse at least to some extent before the automatic thermal power control is turned on. Is assumed. It is known that the second sustain pulse has better light emission efficiency than the first sustain pulse.
  • the second sustain pulse In the normal state (the state where the thermal automatic power control is OFF), the second sustain pulse is at a certain rate. It is preferably used. Further, in the normal state, all the sustain pulses may be the second sustain pulses. Further, the first sustain pulse may damage the protective film 19 such as MgO shown in FIG. 1 due to the strong ion emission. In this sense, the second sustain pulse is used at a certain rate in a normal state. Preferably it is.
  • FIG. 12 is a diagram illustrating an example of an operation of changing the ratio between the number of first sustain pulses and the number of second sustain pulses.
  • the thermal automatic power control Heat APC
  • the ratio of the number of first sustain pulses and the ratio of the number of second sustain pulses are 50% each.
  • the thermal automatic power control Heat APC
  • the total number of sustain pulses decreases as indicated by the arrow, and all the decreased sustain pulses are set as the first sustain pulse.
  • a method of reducing only the second sustain pulse when reducing the total number of sustain pulses a method of changing the ratio of the remaining pulses while reducing both the first sustain pulse and the second sustain pulse, There is a method of decreasing the sustain pulse and increasing the first sustain pulse, and any method may be used.
  • the first sustain pulse and the second sustain pulse may be used at a specified ratio for each subframe. That is, as shown in FIG. 12, when the ratio of the number of first sustain pulses to the number of second sustain pulses is 50:50, half of the first half of all sustain pulses is the first half in each subframe. And the second half pulse may be the second sustain pulse.
  • a predetermined number of sustain pulses may be set as one set, and the first sustain pulse and the second sustain pulse may be used at a specified ratio in each set. That is, for example, in the case of a ratio of 50:50 with six sustain pulses as one set, each set may include three first sustain pulses and three second sustain pulses.
  • FIG. 13 is a diagram showing an example of a pattern in which the ratio between the number of first sustain pulses and the number of second sustain pulses is changed when three sustain pulses are set as one set.
  • FIG. 13A shows a pattern in which all the first to third sustain pulses are the first sustain pulses.
  • B shows a pattern in which the first and third sustain pulses of the three sustain pulses are the first sustain pulse and the second sustain pulse is the second sustain pulse.
  • C shows a pattern in which the first sustain pulse among the three sustain pulses is the first sustain pulse, and the second and third sustain pulses are the second sustain pulses.
  • C) shows a pattern in which all the first to third sustain pulses are the second sustain pulses.
  • the ratio of the first sustain pulse to 100%, 67%, 33%, and 0% can be realized.
  • a predetermined number of sustain pulses may be set as one set, and the first sustain pulse and the second sustain pulse may be used at a specified ratio in each set.
  • the clamp timing the first timing (TC1, TC2) as shown in FIG. 10 and the second timing (TC3, TC4) as shown in FIG. 11 are used.
  • the timing is not limited to these two.
  • the third timing is clamped between TC1 and TC3 on the rising side of the pulse and clamped between TC2 and TC4 on the falling side of the pulse.
  • it may be used.
  • the first sustain pulse at the first clamp timing, the second sustain pulse at the second clamp timing, and the third sustain pulse at the third clamp timing are used in combination.
  • the ratio may be changed between when the automatic thermal power control is ON and when it is OFF.
  • the thermal automatic power control when the thermal automatic power control is ON, the proportion of sustain pulses with high discharge voltage and high luminance may be increased.
  • the second sustain pulse at the second clamp timing and the third sustain pulse at the third clamp timing are mixed and used, and the ratio thereof changes between when the automatic thermal power control is ON and when it is OFF. You may make it make it.
  • the ratio of the sustain pulse (third sustain pulse) having a high discharge voltage and high luminance may be increased.

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Abstract

　１表示フレームあたりのサステインパルスの総数である総発光パルス数を表示負荷率に応じて設定するとともに、プラズマディスプレイパネルに熱破壊又は焼付が発生する可能性がある条件が検出された場合に前記設定された総発光パルス数を減少させる熱自動電力制御を行うプラズマディスプレイ装置において、維持放電が発生する前に所定電圧にクランプされる第１サステインパルスと維持放電が発生した後に前記所定電圧にクランプされる第２サステインパルスとを生成する際に、前記第１サステインパルスの数と前記第２サステインパルスの数との比率を、前記熱自動電力制御がＯＦＦの状態（Heat APC OFF）とＯＮの状態（Heat APC ON）とで異ならせる。

Description

プラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法
　本発明は、一般に画像表示装置およびその駆動方法に関し、詳しくはサブフレーム方式のプラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法に関する。
　フラットディスプレイパネルを利用したフラットディスプレイ装置は、従来のブラウン管に置き換わり、小型ディスプレイから大型ディスプレイまで広い範囲に渡り実用化が進められている。特に大型ディスプレイの分野では、ＰＤＰ（プラズマディスプレイパネル）がその原理構成上の特性から優位であり、普及の主流として商品化が図られている。
　図１は、大画面ディスプレイ装置の一例として３電極型面放電ＡＣ－ＰＤＰパネルの断面模式図を示している。
　３電極型面放電ＡＣ－ＰＤＰパネルは、前面ガラス基板１５と背面ガラス基板１１の２枚のガラス基板によって構成されており、前面ガラス基板１５には、維持電極のＢＵＳ電極１７と透明電極１６とで構成される共通維持電極（Ｘ電極）及び走査電極（Ｙ電極）が形成される。これらのＸ電極及びＹ電極は交互に配置されている。Ｘ電極及びＹ電極上に誘電体層１８が形成され、誘電体層１８の上にはＭｇＯ等の保護膜１９が形成される。
　ＢＵＳ電極１７は高い導電性を有し、透明電極１６の導電性を補うよう機能する。誘電体層１３は壁電荷による放電を維持するよう機能し、低融点ガラスからなる。
　背面ガラス基板１１にはＸ電極及びＹ電極と直交する形でアドレス電極１２が形成される。このアドレス電極１２の上に誘電体層１３が形成され、更に誘電体層１３上においてアドレス電極１２の間隙に対応する位置に隔壁１４が形成されている。
　隔壁１４間には誘電体層２３及び隔壁側壁を覆うように蛍光体層Ｒ，Ｇ，Ｂが形成される。この蛍光体層Ｒ，Ｇ，Ｂは赤、緑、青の３色に対応する。ＰＤＰ駆動時にはＸ電極とＹ電極との間の放電によって紫外線が生じ、蛍光体層Ｒ，Ｇ，Ｂが紫外線で励起され発光することにより画像表示が行なわれる。
　Ｘ電極及びＹ電極が設けられた前面とアドレス電極１２が設けられた背面との間には、ネオンとキセノンの混合ガス等の放電ガスが充填される。Ｘ電極及びＹ電極とアドレス電極とが交差する部分の空間が、１つの放電セル（画素）を構成する。
　図２は、３電極型面放電ＡＣ－ＰＤＰパネルに対する駆動回路の主要部を示すブロック図である。図２に示される駆動回路は、アドレスドライバ回路１１１、走査ドライバ回路１１２、Ｙ共通ドライバ回路１１３、Ｘ共通ドライバ回路１１４、及び制御回路１１５を含む。制御回路１１５は、表示データ制御部１１６、走査ドライバ制御部１１７、共通ドライバ制御部１１８、及び電力制御部１２０を含む。更に、表示データ制御部１１６はフレームメモリ１１９を含む。
　制御回路１１５は、外部より入力されるクロック信号ＣＬＫ、表示データＤ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ等に応じてパネル駆動を制御するための制御信号を生成する。具体的には、表示データ制御部１１６が、表示データＤを受け取りフレームメモリ１１９に格納し、クロックＣＬＫに同期してフレームメモリ１１９の表示データＤに応じたアドレス制御信号を生成する。アドレス制御信号は、アドレスドライバ回路１１１に供給される。また走査ドライバ制御部１１７は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して、走査ドライバ回路１１２を制御する走査ドライバ制御信号を生成する。また共通ドライバ制御部１１８は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して、Ｙ共通ドライバ回路１１３及びＸ共通ドライバ回路１１４を駆動する。
　アドレスドライバ回路１１１は、表示データ制御部１１６からのアドレス制御信号に応じて動作し、表示データに対応したアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加する。走査ドライバ回路１１２は、走査ドライバ制御部１１７からの走査ドライバ制御信号に応じて動作し、各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを独立して駆動する。走査ドライバ回路１１２が各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを順次駆動しながら、アドレスドライバ回路１１１がアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加することにより、表示するセルを選択して、各セル（画素）１０３の表示・不表示（選択／非選択）を制御する。
　Ｙ共通ドライバ回路１１３によりＹ電極Ｙ１乃至Ｙｎに維持電圧パルス（サスティンパルス）を印加し、Ｘ共通ドライバ回路１１４によりＸ電極Ｘ１乃至Ｘｎに維持電圧パルスを印加する。維持電圧パルスを印加することで、表示セルとして選択されたセルにおいて、Ｘ電極とＹ電極の間に維持放電を発生させる。なおアドレス電極Ａ１乃至Ａｍ、Ｘ電極Ｘ１乃至Ｘｎ、及びＹ電極Ｙ１乃至Ｙｎは、前面ガラス基板１０１（図１の１５に対応）と背面ガラス基板１０２（図１の１１に対応）との間に配置されている。また隔壁１０６（図１の１４に対応）がアドレス電極Ａ１乃至Ａｍ間に設けられている。
　図３は、図２の駆動回路の基本的な動作の一例を示す波形図である。ＰＤＰの駆動期間は、リセット期間、アドレス期間、及びサスティン期間とから主に構成される。リセット期間において各表示画素の初期化を行い、次のアドレス期間において表示する画素を選択し、最後のサスティン期間において選択された画素を発光させる。
　まずリセット期間においては、走査電極であるＹ電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎとに対して、図示されるような電圧を印加することで、全ての表示セルの状態を一斉に初期状態に設定する。即ち、前回表示されたセルも表示されなかったセルも、同一の状態に初期化される。
　アドレス期間においては、走査電極であるＹ電極Ｙ１乃至Ｙｎに順次－Ｖｙレベルの走査電圧パルスを印加していくことで、Ｙ電極Ｙ１乃至Ｙｎを順次一本ずつ走査する。各Ｙ電極への走査電圧パルスの印加に同期させて、各アドレス電極（Ａ１乃至Ａｍ）に対し、Ｖａレベルのアドレス電圧パルスを印加する。これにより、各走査ライン上の表示画素の選択を行う。
　次のサスティン期間においては、全ての走査電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎに対し、共通のＶｓレベル（Ｖｓｙ，Ｖｓｘ）のサスティンパルス（維持電圧パルス）を交互に印加する。これにより、アドレス期間で選択された画素を発光させ、サスティンパルスを連続印加することにより所定輝度での表示を行なう。
　また、このような一連の駆動波形の基本動作を組合せて発光回数を制御することにより、濃淡の階調表示を行うことも可能である。図４は、現在広く採用されているサブフレーム方式による階調表示方式について説明するための図である。
　図４には、１０個のサブフレームにより１０２４階調の濃淡表示を行う場合が示される。１０個のサブフレームＳＦ１乃至ＳＦ１０の各々は、上述のリセット期間（図４でのリセット駆動タイミング）、アドレス期間、及びサスティン期間（維持駆動期間）から構成される。異なるサブフレーム間で、リセット期間とアドレス期間とについては略同一の駆動を行うが、サスティン期間についてはサブフレーム毎にサスティンパルス数が異なるように設定されている。この異なるサスティンパルス数を有するサブフレームの組み合せにより、任意の階調表示を行なう。
　１０個のサブフレームにサスティンパルス数を割り当てる方法は様々であるが、一般的には、１０個のサブフレームのサスティンパルス数がそれぞれ２０＝１、２1＝２、２２＝４、・・・、２９＝５１２になるように設定する。これらの１０個のサブフレームから選択した任意の組合せのサブフレームで発光表示することにより、最大１０２４階調の濃淡表示が可能である。
　以下において、１表示フレームの全サブフレームのサスティンパルスを合計したパルス数を総発光パルス数と呼ぶ。即ち、総発光パルス数は、全サブフレームを点灯した時のサスティンパルス数であり、１表示フレームの間に１つのセルに供給可能なサスティンパルス数の最大値である。この総発光パルス数は、サスティン周波数とも呼ばれる。
　１表示フレームにおいて全てのセルを総発光パルス数で点灯した場合において、各セルの発光パルス数の画面全体の合計を最大発光パルス数とする。また、ある表示データに応じて１表示フレーム分の画像を表示した場合において、各セルの発光パルス数の画面全体の合計を表示発光パルス数とする。この表示発光パルス数の最大発光パルス数に対する割合を表示負荷率と呼ぶ。表示負荷率は、全セルを黒表示する時が０％であり、全セルを最大輝度で表示する時が１００％である。
　総発光パルス数が一定である条件の下では、表示負荷率の増加に従って消費電力が増大することになる。ＰＤＰでは、サスティン期間に流れる電流が総消費電流のうちの大きな割合を占め、１表示フレームの発光パルス数の総量が増大したときの総消費電流の増大は顕著である。消費電力を抑えるためには、表示負荷率が最大になる時すなわち全セルを最大輝度で表示する時の消費電力が所定の電力以下になるように、総発光パルス数を設定することが好ましい。
　通常の画像の表示負荷率は十数％から数十％程度であり、表示負荷率が１００％に近くなることはほとんどない。上記のように表示負荷率が最大（１００％）のときの消費電力を制限するように設定すると、通常の画像の表示が暗くなってしまうという問題がある。そこで、表示負荷率に応じて総発光パルス数を変化させ、消費電力が限界を越えない範囲でできるだけ明るい表示を行うように制御する電力制御が行われている。
　図２に示す電力制御部１２０は、垂直同期信号から１フレームの時間（１フレーム長）を演算するとともに表示データから表示負荷率を演算し、求められた１フレーム長と表示負荷率とからサスティン周波数を演算する。表示負荷率を計算するためには、入力画像データをフレームメモリ１１９に記憶する時に各サブフレーム毎の点灯画素数をカウントして表示発光パルス数を求め、この表示発光パルス数の最大発光パルス数に対する割合を求めればよい。
　電力制御部１２０は、図５に示すように、表示負荷率がＡを越えない時には総発光パルス数ｎをｎ０とし、表示負荷率がＡを越えた時には総発光パルス数ｎを減少させて消費電力Ｐが限界Ｐｍａｘを越えないように、サスティン周波数を制御する。減少した総発光パルス数ｎは、所定の比率に従って各サブフレームに維持パルスとして割り当てればよい。即ち例えば１０個のサブフレームが設けられているときには、総発光パルス数ｎを１：２：４：８：１６：３２：６４：１２８：２５６：５１２の比率に従って各サブフレームに割り当てればよい。
　ＰＤＰでは、各セルでの発光及び放電により熱が発生し、発生する熱量は単位時間当りの発光回数に比例する。従って、局所的に明るい部分が表示されるような表示パターンの場合、局所的に大きな量の熱が発生されてパネルが破壊されてしまう可能性がある。このような熱破壊を発生させるパターンは、例えば、高いコントラストを有する静止画である。また熱破壊に至らなくても、このようなパターンが長時間表示されると、その表示部分の螢光体などが劣化して焼付と呼ばれる現象が発生する。
　このような問題を解決するため、特許文献１には、サスティン周波数（総発光パルス数）が大きな状態が連続した時には、熱破壊が発生する可能性があると判断してサスティン周波数を減少させる技術が開示されている。また特許文献２には、複数の負荷率カウンタを用いて表示負荷率を監視し、連続したフレームでの表示負荷率の変化に着目することにより、熱破壊や焼付の発生の可能性が有る場合にサスティン周波数を減少させる技術が開示されている。これらの技術においては、熱破壊や焼付の発生の可能性が有ると判断される場合に、図５に示されるような特性で表示負荷率の関数として与えられる所定のパルス数ｎよりも、総発光パルス数を減少させる構成となっている。
　しかし特許文献１や特許文献２に示される技術のように、表示負荷率の関数として与えられる所定のパルス数よりも総発光パルス数を減少させてしまうと、画面が暗くなるときの輝度変化が視覚的に感じられたり、画面表示が暗く感じられたりするという問題がある。
特開２００２－９９２４２号公報 特開２００４－０４５８８６号公報
　以上を鑑みて本発明は、表示負荷率の関数として与えられる所定のパルス数よりも総発光パルス数を減少させた場合に、画面表示の輝度低下を抑制することが可能なプラズマディスプレイ装置を提供することを目的とする。
　プラズマディスプレイ装置は、複数の維持電極と複数の走査電極とを含むプラズマディスプレイパネルと、複数の維持電極と複数の走査電極とにサスティンパルスを印加して維持放電を発生させるドライバ回路と、１表示フレームあたりのサスティンパルスの総数である総発光パルス数が表示負荷率の関数として定義される所定のパルス数となるようにドライバ回路を制御するとともに、所定の条件が検出されると総発光パルス数を所定のパルス数よりも減少させるようドライバ回路を制御する制御回路とを含み、制御回路は、所定電圧へのクランプタイミングが第１のタイミングである第１のサスティンパルスと所定電圧へのクランプタイミングが第２のタイミングである第２のサスティンパルスとを選択的にドライバ回路に生成させるよう構成され、総発光パルス数が所定のパルス数である場合と総発光パルス数が所定のパルス数より小さい場合とで第１のサスティンパルスの数と第２のサスティンパルスの数との比率を異ならせるように構成されることを特徴とする。
　またプラズマディスプレイパネルの駆動方法は、複数の維持電極と複数の走査電極とを含むプラズマディスプレイパネルと、該複数の維持電極と該複数の走査電極とにサスティンパルスを印加して維持放電を発生させるドライバ回路と、１表示フレームあたりのサスティンパルスの総数である総発光パルス数が表示負荷率の関数として定義される所定のパルス数となるように該ドライバ回路を制御するとともに、所定の条件が検出されると該総発光パルス数を該所定のパルス数よりも減少させるよう該ドライバ回路を制御する制御回路とを含むプラズマディスプレイ装置において、所定電圧へのクランプタイミングが第１のタイミングである第１のサスティンパルスと該所定電圧へのクランプタイミングが第２のタイミングである第２のサスティンパルスとを選択的に該ドライバ回路に生成させ、該総発光パルス数が該所定のパルス数である場合には該第１のサスティンパルスの数と該第２のサスティンパルスの数との比率を第１の比率とし、該総発光パルス数が該所定のパルス数より小さい場合には該第１のサスティンパルスの数と該第２のサスティンパルスの数との比率を該第１の比率とは異なる第２の比率とする各段階を含むことを特徴とする。
　本発明の少なくとも１つの実施例によれば、総発光パルス数が所定のパルス数である場合と、総発光パルス数が所定のパルス数より少ない場合とで、第１のサスティンパルスの数と第２のサスティンパルスの数との比率を異ならせる。この際、第１のサスティンパルスの方が高い発光輝度を有するならば、総発光パルス数を上記の所定のパルス数より減少させた場合に、第１のサスティンパルスの数の比率が大きくなるように制御する。これにより、表示負荷率の関数として与えられる所定のパルス数よりも総発光パルス数を減少させた場合に、画面表示の輝度低下を抑制することが可能となる。
３電極型面放電ＡＣ－ＰＤＰパネルの断面模式図である。 ３電極型面放電ＡＣ－ＰＤＰパネルに対する駆動回路の主要部を示すブロック図である。 図２の駆動回路の基本的な動作の一例を示す波形図である。 サブフレーム方式による階調表示方式について説明するための図である。 表示負荷率に対する総発光パルス数及び消費電力の関係を示す図である。 本発明によるプラズマディスプレイ装置の実施例の構成の一例を示す図である。 図６に示す電力制御部の構成の一例を示す図である。 総発光パルス数制御部により制御される総発光パルス数を示す図である。 共通ドライバ制御部によるＸ共通ドライバ回路の駆動を説明するための図である。 図９の回路によるサスティンパルスの生成を説明するための動作波形図である。 図９の回路による別のサスティンパルスの生成を説明するための動作波形図である。 第１のサスティンパルスの数と第２のサスティンパルスの数との割合を変更する動作の一例を示す図である。 ３つのサスティンパルスを１セットとした場合に第１のサスティンパルスの数と第２のサスティンパルスの数との比率を変化させたパターンの例を示す図である。
符号の説明
１１１　アドレスドライバ回路
１１２　走査ドライバ回路
１１３　Ｙ共通ドライバ回路
１１４　Ｘ共通ドライバ回路
１１５　制御回路
１１６　表示データ制御部
１１７　走査ドライバ制御部
１１８　共通ドライバ制御部
１１９　フレームメモリ
１２０　電力制御部
２００　電力制御部
２０１　共通ドライバ制御部
　以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
　図６は、本発明によるプラズマディスプレイ装置の実施例の構成の一例を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
　図６のプラズマディスプレイ装置は、図２のプラズマディスプレイ装置と比較して、電力制御部２００及び共通ドライバ制御部２０１の機能が異なる。制御回路１１５の電力制御部２００は、垂直同期信号から１フレームの時間（１フレーム長）を演算するとともに表示データから表示負荷率を演算し、求められた１フレーム長と表示負荷率とからパルス数制御パラメータを演算する。この際、１表示フレームあたりのサスティンパルスの総数である総発光パルス数が表示負荷率の関数として定義される所定のパルス数に等しくなるように、パルス数制御パラメータを生成する。また電力制御部２００は、所定の条件が検出されて熱破壊や焼付の発生の可能性が有ると判断された場合に、総発光パルス数を上記所定のパルス数よりも減少させるようにパルス数制御パラメータを制御する。以下においては、このように総発光パルス数を減少させるような制御を、熱自動電力制御（Heat Auto Power Control）と呼ぶ。
　制御回路１１５の共通ドライバ制御部２０１は、サスティンパルスの所定電圧へのクランプタイミングが可変となるように、Ｙ共通ドライバ回路１１３及び／又はＸ共通ドライバ回路１１４を制御する。この制御により、共通ドライバ制御部２０１は、所定電圧へのクランプタイミングが第１のタイミングである第１のサスティンパルスと所定電圧へのクランプタイミングが第２のタイミングである第２のサスティンパルスとを選択的に生成させることができる。
　図６のプラズマディスプレイ装置においては、制御回路１１５の電力制御部２００が総発光パルス数を上記の所定のパルス数より減少させた場合に、制御回路１１５の共通ドライバ制御部２０１が第１のサスティンパルスの数と第２のサスティンパルスの数との比率を変化させる。即ち、総発光パルス数が上記の所定のパルス数である場合と、総発光パルス数が上記の所定のパルス数より少ない場合とで、第１のサスティンパルスの数と第２のサスティンパルスの数との比率を異ならせる。この際、第１のサスティンパルスの方が高い発光輝度を有するならば、総発光パルス数を上記の所定のパルス数より減少させた場合に、第１のサスティンパルスの数の比率が大きくなるように制御する。これにより、表示負荷率の関数として与えられる所定のパルス数よりも総発光パルス数を減少させた場合に、画面表示の輝度低下を抑制することが可能となる。
　図７は、電力制御部２００の構成の一例を示す図である。電力制御部２００は、フレーム長演算部２１１、負荷率演算部２１２、及び総発光パルス数制御部２１３を含む。フレーム長演算部２１１は、垂直同期信号（図６のＶＳＹＮＣ）から１フレームの時間（１フレーム長）を演算する。負荷率演算部２１２は、表示データ（図６のＤ）から表示負荷率を演算する。図６に示す表示データ制御部１１６は、入力表示データＤをフレームメモリ１１９に格納する際に、各サブフレーム毎の各画素の点灯／非点灯を示すデータに変換してから格納する。表示負荷率を計算するためには、この変換後のデータにおける各サブフレーム毎の点灯画素数をカウントして表示発光パルス数を求め、この表示発光パルス数の最大発光パルス数に対する割合を求めればよい。
　総発光パルス数制御部２１３は、上記演算により求められた１フレーム長と表示負荷率とからパルス数制御パラメータを演算する。このパルス数制御パラメータに基づいて、共通ドライバ制御部２０１がサスティンパルス生成動作を制御する。この際、総発光パルス数制御部２１３は、１表示フレームあたりのサスティンパルスの総数である総発光パルス数が表示負荷率の関数として定義される所定のパルス数に等しくなるように、パルス数制御パラメータを生成する。なおパルス数制御パラメータとしては、１フレームあたりのサスティンパルス数ではなく、単位時間あたりのサスティンパルス数即ちサスティン周波数を用いるのが一般的である。このサスティン周波数を求めるために、フレーム長演算部２１１からの１フレーム長の情報が必要となる。なお総発光パルス数自体をパラメータとして制御に用いる場合であれば、１フレーム長の情報を用いる必要はなく、フレーム長演算部２１１は不要である。サスティン周波数と総発光パルス数との何れをパルス数制御パラメータとして用いるかに関わらず、最終的な目標は総発光パルス数を制御することにかわりはない。
　図８は、総発光パルス数制御部２１３により制御される総発光パルス数を示す図である。図８に示すように、総発光パルス数が表示負荷率の関数として定義される所定のパルス数ｎに等しくなるように、総発光パルス数の制御（パルス数制御パラメータの調整）が行なわれる。また電力制御部２００は、熱破壊及び／又は焼付の発生の可能性が有る所定の条件が検出された場合に、総発光パルス数を上記所定のパルス数ｎよりも減少させてパルス数ｎ'とするように、総発光パルス数を制御する。この際の所定の条件としては、例えば表示負荷率が所定の閾値以下である状態が所定の時間以上継続するという条件や、表示負荷率が一定の範囲内にある状態が所定の頻度を超えて頻繁に発生するという条件などが考えられる。そのような検出条件の具体的な例は、例えば前述の特許文献１や特許文献２に開示されている。
　総発光パルス数制御部２１３は、熱自動電力制御のＯＮにより表示負荷率の関数として定義される所定のパルス数よりも総発光パルス数が低下した場合に、熱自動電力制御のＯＮ状態を示す信号ＨＡＰＣ＿ＯＮをアサートする。この信号ＨＡＰＣ＿ＯＮのアサートに応答して、前述したように共通ドライバ制御部２０１が第１のサスティンパルスの数と第２のサスティンパルスの数との比率を変化させる。
　図９は、共通ドライバ制御部２０１によるＸ共通ドライバ回路１１４の駆動を説明するための図である。図９において容量Ｃｐ１は、プラズマディスプレイパネルを等価的に容量で示したものであり、Ｘ電極と他の電極（例えばＹ電極）との間の電極間容量を示す。パワーＭＯＳ電界効果トランジスタＱ１乃至Ｑ４、ダイオードＤ１及びＤ２、インダクタＬ１及びＬ２、及び電荷回収用コンデンサＣ１を含む回路が、Ｘ共通ドライバ回路１１４の維持放電を発生させるためのサスティン回路に関する部分である。Ｘ共通ドライバ回路１１４には他に、リセット電圧を供給するための回路部分等が含まれるが、図９においては省略されている。なお図６に示すＹ共通ドライバ回路１１３の維持放電を発生させるためのサスティン回路に関する部分も、図９に示される回路と同様の構成である。
　維持放電の動作において、初期状態では、容量Ｃｐ１に電荷は存在せずグランド電位となっており、また電荷回収用コンデンサＣ１には電荷が蓄積され約Ｖｓ／２の電圧となっている。この状態でまずパワーＭＯＳ電界効果トランジスタＱ３が導通し、電荷回収用コンデンサＣ１の電荷がダイオードＤ１及びインダクタＬ１を介して容量Ｃｐ１に流れ込む。この際、インダクタＬ１と容量Ｃｐ１との共振作用により、容量Ｃｐ１は約ＶＳ０の電圧となる。その後、プラズマディスプレイパネルのＸ電極をＶｓにクランプして一定電圧に保つために、パワーＭＯＳ電界効果トランジスタＱ１を導通して電圧ＶｓをＸ電極に供給する。これにより維持放電が発生する。
　その後、パワーＭＯＳ電界効果トランジスタＱ１を非導通にして、パワーＭＯＳ電界効果トランジスタＱ４を導通させると、容量Ｃｐ１からインダクタＬ２及びダイオードＤ２を介して、電荷回収用コンデンサＣ１に電荷が流れ込む。これにより、プラズマディスプレイパネルの容量Ｃｐ１を充電するために使用した電荷を回収することができる。この電荷回収の際にも、インダクタＬ２と容量Ｃｐ１との共振作用が利用される。その後、パワーＭＯＳ電界効果トランジスタＱ２を導通させ容量Ｃｐ１の回収しきれなかった電荷を抜き取り、Ｘ電極をグランド電位にクランプする。
　パワーＭＯＳ電界効果トランジスタＱ１乃至Ｑ４の制御端子電圧（ゲート電圧）は、共通ドライバ制御部２０１により制御される。共通ドライバ制御部２０１は、電力制御部２００から供給されるパルス数制御パラメータ及び熱自動電力制御のＯＮ状態を示す信号ＨＡＰＣ＿ＯＮに基づいて、制御信号ＣＵ、ＣＤ、ＬＵ、及びＬＤを生成する。制御信号ＣＵ、ＣＤ、ＬＵ、及びＬＤは、それぞれパワーＭＯＳ電界効果トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４の制御端子に印加される。
　図１０は、図９の回路によるサスティンパルスの生成を説明するための動作波形図である。図１０において、Ｘ共通ドライバ回路１１４の出力電圧（直列接続されるトランジスタＱ１及びＱ２の接続点の電圧）が最上部に示される。横軸は時間経過を示している。まず制御信号ＬＤをＨＩＧＨにすると、インダクタＬ１と容量Ｃｐ１との共振作用により、出力電圧が共振振動波形に従い上昇する。出力電圧波形が最高点ピークに近づいたとき、クランプタイミングＴＣ１で制御信号ＣＵをＨＩＧＨにして出力電圧をＶｓにクランプする。例えば矢印Ａで示すタイミングが放電タイミングである。この放電タイミングでは、サスティンパルスが維持電圧Ｖｓにクランプされた後に放電が発生している。この場合、電極間での電圧が比較的高い放電により、比較的輝度の高い表示が得られる。
　その後、制御信号ＬＵ及びＣＵをＬＯＷにしてから制御信号ＬＤをＨＩＧＨにすると、インダクタＬ２と容量Ｃｐ１との共振作用により、出力電圧が共振振動波形に従い下降する。出力電圧波形が最下点ピークに近づいたとき、クランプタイミングＴＣ２で制御信号ＣＤをＨＩＧＨにして出力電圧をグランド電位にクランプする。例えば矢印Ｂで示すタイミングが放電タイミングである。この放電タイミングでは、サスティンパルスがグランド電圧にクランプされた後に放電が発生している。この場合、電極間での電圧が比較的高い放電により、比較的輝度の高い表示が得られる。なおこの場合、図３に示すようにＸ電極のサスティンパルスがＬＯＷになるときにはＹ電極のサスティンパルスが既にＨＩＧＨになるように、隣接する電極間でパルスが重なり合っている場合を想定している。
　図１１は、図９の回路による別のサスティンパルスの生成を説明するための動作波形図である。図１１では、インダクタＬ１と容量Ｃｐ１との共振作用により出力電圧が共振振動波形に従い上昇して最高点ピークに達しても直ちにはクランプされず、図９のダイオードＤ１の作用によりピーク電圧が暫く維持される。その後、クランプタイミングＴＣ３で制御信号ＣＵをＨＩＧＨにして出力電圧をＶｓにクランプする。矢印Ａで示すタイミングが放電タイミングである。この放電タイミングでは、サスティンパルスが維持電圧Ｖｓにクランプされる前に放電が発生している。この場合、電極間での電圧が比較的低い放電により、比較的輝度の低い表示が得られる。
　その後、制御信号ＬＵ及びＣＵをＬＯＷにしてから制御信号ＬＤをＨＩＧＨにすると、インダクタＬ２と容量Ｃｐ１との共振作用により、出力電圧が共振振動波形に従い下降する。出力電圧波形が最下点ピークに達しても直ちにはクランプされず、図９のダイオードＤ２の作用によりピーク電圧が暫く維持される。その後、クランプタイミングＴＣ４で制御信号ＣＤをＨＩＧＨにして出力電圧をグランド電位にクランプする。矢印Ｂで示すタイミングが放電タイミングである。この放電タイミングでは、サスティンパルスがグランド電圧にクランプされる前に放電が発生している。この場合、電極間での電圧が比較的低い放電により、比較的輝度の低い表示が得られる。なおこの場合、図３に示すようにＸ電極のサスティンパルスがＬＯＷになるときにはＹ電極のサスティンパルスが既にＨＩＧＨになるように、隣接する電極間でパルスが重なり合っている場合を想定している。
　図９に示す共通ドライバ制御部２０１は、パルス数制御パラメータに応じて、ドライバ回路に発生させるサスティンパルスの数（又は周波数）を制御する。この制御により、熱破壊や焼付の発生の可能性が有る所定の条件が検出されない限りは、総発光パルス数が表示負荷率の関数として定義される所定のパルス数ｎ（図８参照）に等しくなる。またこの制御により、熱破壊や焼付の発生の可能性が有る所定の条件が検出された場合には、総発光パルス数が上記所定のパルス数ｎよりも減少したパルス数ｎ'（図８参照）になる。
　また共通ドライバ制御部２０１は、熱自動電力制御のＯＮ状態を示す信号ＨＡＰＣ＿ＯＮがアサートされると、図１０に示されるようなクランプタイミングの第１のサスティンパルスの数と図１１に示されるようなクランプタイミングの第２のサスティンパルスの数との比率を変化させる。具体的には、図１０に示すようにクランプタイミング後に放電が発生する第１のサスティンパルスの比率を多くして、図１１に示すようにクランプタイミング前に放電が発生する第２のサスティンパルスの比率を小さくする。このような比率変更により、総発光パルス数が減少した際の輝度の減少を抑制することができる。
　本発明の実施例によるプラズマディスプレイ装置では、熱自動電力制御がＯＮ状態になる前の状態において、維持放電を発生されるサスティンパルスに第２のサスティンパルスが少なくともある程度の割合で含まれていることを想定している。第２のサスティンパルスの方が第１のサスティンパルスよりも発光効率がよいことが知られており、通常状態（熱自動電力制御がＯＦＦの状態）では、第２のサスティンパルスがある程度の割合で使用されていることが好ましい。また通常状態において、全てのサスティンパルスが第２のサスティンパルスであってもよい。また第１のサスティンパルスは、その強いイオン放出により図１に示すＭｇＯ等の保護膜１９を損傷する可能性もあり、その意味でも通常状態において第２のサスティンパルスがある程度の割合で使用されていることが好ましい。
　図１２は、第１のサスティンパルスの数と第２のサスティンパルスの数との割合を変更する動作の一例を示す図である。図１２において、熱自動電力制御（Heat APC）がＯＦＦの状態では、第１のサスティンパルスの数の割合と第２のサスティンパルスの数の割合とは５０％ずつである。熱自動電力制御（Heat APC）がＯＮの状態になると矢印で示されるようにサスティンパルスの総数が減少し、その減少したサスティンパルスの全てを第１のサスティンパルスとしている。
　第１のサスティンパルスの数と第２のサスティンパルスの数との比率を変えるやり方としては、幾つかのやり方が考えられる。サスティンパルスの総数を減らすときに第２のサスティンパルスのみを減らす方式、第１のサスティンパルスと第２のサスティンパルスとの両方を減らしながら残りのパルスの比率が変化するようにする方式、第２のサスティンパルスを減らとともに第１のサスティンパルスを増やす方式があり、何れの方式を用いてもよい。
　なお第１のサスティンパルスと第２のサスティンパルスとの割り当ての方法としては、例えば、各サブフレーム毎に、指定の割合で第１のサスティンパルスと第２のサスティンパルスとを使用してよい。即ち図１２に示すように第１のサスティンパルスの数と第２のサスティンパルスの数との比率が５０：５０の場合には、各サブフレームにおいて、全サスティンパルスのうち前半の半分を第１のサスティンパルスとし、後半の半分を第２のサスティンパルスとしてよい。また或いは、所定の数のサスティンパルスを１セットとして、各セットにおいて指定の割合で第１のサスティンパルスと第２のサスティンパルスとを使用してもよい。即ち、例えば６つのサスティンパルスを１セットとして５０：５０の比率の場合には、各セットにおいて３つの第１のサスティンパルス及び３つの第２のサスティンパルスを含ませるようにしてよい。
　図１３は、３つのサスティンパルスを１セットとした場合に第１のサスティンパルスの数と第２のサスティンパルスの数との比率を変化させたパターンの例を示す図である。図１３において（ａ）には、１番目から３番目の全てのサスティンパルスを第１のサスティンパルスとするパターンが示される。（ｂ）には、３つのサスティンパルスのうち１番目及び３番目のサスティンパルスを第１のサスティンパルスとし、２番目のサスティンパルスを第２のサスティンパルスとするパターンが示される。（ｃ）には、３つのサスティンパルスのうち１番目のサスティンパルスを第１のサスティンパルスとし、２番目及び３番目のサスティンパルスを第２のサスティンパルスとするパターンが示される。（ｃ）には、１番目から３番目の全てのサスティンパルスを第２のサスティンパルスとするパターンが示される。（ａ）、（ｂ）、（ｃ）、及び（ｄ）のパターンで、それぞれ第１のサスティンパルスが１００％、６７％、３３％、及び０％の割合を実現できる。このように、所定の数のサスティンパルスを１セットとして、各セットにおいて指定の割合で第１のサスティンパルスと第２のサスティンパルスとを使用してよい。
　なお上記説明において、クランプタイミングとしては、図１０に示すような第１のタイミング（ＴＣ１、ＴＣ２）と図１１に示すような第２のタイミング（ＴＣ３、ＴＣ４）とが用いられているが、クランプタイミングはこれら２つに限定されるものではない。例えばパルスの立ち上がり側ではＴＣ１とＴＣ３との間でクランプし、パルスの立ち下がり側ではＴＣ２とＴＣ４との間でクランプするような第３のタイミングを、上記第１のタイミングと第２のタイミングに加えて使用してよい。この場合、第１のクランプタイミングの第１のサスティンパルスと、第２のクランプタイミングの第２のサスティンパルスと、第３のクランプタイミングの第３のサスティンパルスとを混在させて使用し、それらの比率を熱自動電力制御ＯＮ時とＯＦＦ時とで変化させるようにしてもよい。この場合も、熱自動電力制御ＯＮ時には、放電電圧が高く輝度が高いサスティンパルスの割合を増やすようにしてよい。また或いは、第２のクランプタイミングの第２のサスティンパルスと第３のクランプタイミングの第３のサスティンパルスとを混在させて使用し、それらの比率を熱自動電力制御ＯＮ時とＯＦＦ時とで変化させるようにしてもよい。この場合も、熱自動電力制御ＯＮ時には、放電電圧が高く輝度が高いサスティンパルス（第３のサスティンパルス）の割合を増やすようにしてよい。
　以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims (9)

  1. 　複数の維持電極と複数の走査電極とを含むプラズマディスプレイパネルと、
    　該複数の維持電極と該複数の走査電極とにサスティンパルスを印加して維持放電を発生させるドライバ回路と、
    　１表示フレームあたりのサスティンパルスの総数である総発光パルス数が表示負荷率の関数として定義される所定のパルス数となるように該ドライバ回路を制御するとともに、所定の条件が検出されると該総発光パルス数を該所定のパルス数よりも減少させるよう該ドライバ回路を制御する制御回路と
    を含み、
    　該制御回路は、所定電圧へのクランプタイミングが第１のタイミングである第１のサスティンパルスと該所定電圧へのクランプタイミングが第２のタイミングである第２のサスティンパルスとを選択的に該ドライバ回路に生成させるよう構成され、該総発光パルス数が該所定のパルス数である場合と該総発光パルス数が該所定のパルス数より小さい場合とで該第１のサスティンパルスの数と該第２のサスティンパルスの数との比率を異ならせるように構成されることを特徴とするプラズマディスプレイ装置。
  2. 　前記第１のタイミングは、維持放電の発生する前に記所定電圧へのクランプが起こるタイミングであり、前記第２のタイミングは、維持放電の発生した後に記所定電圧へのクランプが起こるタイミングであることを特徴とする請求項１記載のプラズマディスプレイ装置。
  3. 　前記総発光パルス数が前記所定のパルス数である場合よりも該総発光パルス数が該所定のパルス数よりも小さい場合の方が、サスティンパルスの総数に占める前記第１のサスティンパルスの数の割合が大きいことを特徴とする請求項２記載のプラズマディスプレイ装置。
  4. 　前記所定の条件は、前記プラズマディスプレイパネルの熱破壊及び／又は焼付の発生の可能性が有るような条件であることを特徴とする請求項１記載のプラズマディスプレイ装置。
  5. 　前記制御回路は、前記所定電圧へのクランプタイミングが第３のタイミングである第３のサスティンパルスを、前記第１のサスティンパルス及び前記第２のサスティンパルスに加え選択的に前記ドライバ回路に生成させるように構成されることを特徴とする請求項１記載のプラズマディスプレイ装置。
  6. 　複数の維持電極と複数の走査電極とを含むプラズマディスプレイパネルと、該複数の維持電極と該複数の走査電極とにサスティンパルスを印加して維持放電を発生させるドライバ回路と、１表示フレームあたりのサスティンパルスの総数である総発光パルス数が表示負荷率の関数として定義される所定のパルス数となるように該ドライバ回路を制御するとともに、所定の条件が検出されると該総発光パルス数を該所定のパルス数よりも減少させるよう該ドライバ回路を制御する制御回路とを含むプラズマディスプレイ装置において、
    　所定電圧へのクランプタイミングが第１のタイミングである第１のサスティンパルスと該所定電圧へのクランプタイミングが第２のタイミングである第２のサスティンパルスとを選択的に該ドライバ回路に生成させ、
    　該総発光パルス数が該所定のパルス数である場合には該第１のサスティンパルスの数と該第２のサスティンパルスの数との比率を第１の比率とし、
    　該総発光パルス数が該所定のパルス数より小さい場合には該第１のサスティンパルスの数と該第２のサスティンパルスの数との比率を該第１の比率とは異なる第２の比率とする
    各段階を含むことを特徴とするプラズマディスプレイパネルの駆動方法。
  7. 　前記第１のタイミングは、維持放電の発生する前に記所定電圧へのクランプが起こるタイミングであり、前記第２のタイミングは、維持放電の発生した後に記所定電圧へのクランプが起こるタイミングであることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
  8. 　前記第１の比率よりも前記第２の比率の方が、サスティンパルスの総数に占める前記第１のサスティンパルスの数の割合が大きいことを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
  9. 　前記所定の条件は、前記プラズマディスプレイパネルの熱破壊及び／又は焼付の発生の可能性が有るような条件であることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
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