KR100484113B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명에 의한 플라즈마 디스플레이 패널의 구동방법은, 제1 및 제2 유지전극 라인들이 교대로 나란히 배열되는 유지전극 라인쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 플리즈마 디스플레이 패널에 대하여, 모든 방전셀들을 초기화하는 리셋 주기, 선택된 방전셀들에 벽전하가 형성되는 어드레스 주기, 및 상기 어드레스 주기에서 벽전하가 형성된 방전셀들에서 계조 표시를 위한 방전이 유지되는 유지방전 주기가 구비된다. 상기 제1 및 제2 유지전극 라인들에 서로 다른 두 레벨의 전압이 교대로 인가되는 상기 유지 방전주기에서, 상기 제1 및 제2 유지전극 라인들에 인가되는 두 레벨의 전압이 상호 변경되는 때에, 상기 제1 유지 전극라인들의 낮은 레벨의 전압이 높은 레벨의 전압으로 변경된 후에 상기 제2 유지 전극라인들의 높은 레벨의 전압이 낮은 레벨의 전압으로 변경되는 것을 특징으로 한다. 본 발명에 따르면, 상기 유지방전 주기에 한 쌍의 유지전극에 인가되는 유지 펄스가 상호 교차하는 때에 발생하는 자기 소거 방전을 억제할 수 있다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of driving a plasma display panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로서, 보다 상세하게는 유지방전 주기에 유지전극에 인가되는 유지 펄스의 파형을 개선하여, 한 쌍의 유지전극 상호간의 유지 펄스 교차 시에 발생하는 자기 소거 방전을 억제할 수 있는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 방전셀의 예를 보여준다.
도면을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., A Gm, ABm), 유전층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X 1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm )과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 방전셀의 방전 영역을 구획하고 각 방전셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은, 격벽(17)들 사이에서 형성된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 방전셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5541618호에 개시되어 있다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 주기(미도시)와, 어드레스 주기(A1, ..., A8)및, 유지방전 주기(S1, ..., S8)로 분할된다.
각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.
각 유지방전 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A6)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.
따라서, 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지방전 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 이때, 제 n 서브필드(SFn)의 유지방전 주기(Sn)에는 2n에 상응하는 시간이 각각 설정된다. 이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
위와 같은 어드레스-디스플레이 분리 구동 방법에 의하면, 단위 프레임에서 각 서브필드(SF1, ..., SF8)의 시간 영역이 분리되어 있으므로, 각 서브필드(SF1, ..., SF8)에서 어드레스 주기와 표시 주기의 시간 영역도 서로 분리되어 있다. 따라서, 어드레스 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 결국 각 서브필드에 대하여 어드레스 주기가 차지하는 시간이 길어져 표시 주기가 상대적으로 짧아지므로, 플라즈마 디스플레이 패널로부터 출사되는 빛의 휘도가 상대적으로 낮아지는 문제점이 있다. 이러한 문제점을 개선하기 위하여 알려진 방법이 도 4에 도시된 바와 같은 어드레스-디스플레이 동시(Address-While-Display) 구동 방법이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 동시(Address-While-Display) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 구분된다. 여기서, 각 단위 서브-필드는 구동되는 Y 전극 라인들(Y1, ..., Yn)을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레스 단계의 수행을 위하여 각 디스플레이 방전용 펄스 사이에 어드레스용 시간 슬롯이 설정된다.
각 서브-필드에서는 리셋, 어드레스 및 유지방전 단계들이 수행되고, 각 서브-필드에 할당되는 시간은 계조에 상응하는 디스플레이 방전 시간에 의하여 결정된다. 예를 들어, 8 비트 영상 데이터로써 프레임 단위로 256 계조를 표시하는 경우에 단위 프레임(일반적으로 1/60초)이 256 단위 시간으로 이루어진다면, 최하위 비트(Least Significant Bit)의 영상 데이터에 따라 구동되는 제 n 서브필드(SFn)의 유지방전 주기(Sn)에는 2n에 상응하는 시간이 각각 설정된다. 즉, 각 서브-필드들에 할당된 단위 시간들의 합은 255 단위 시간이므로, 255 계조 표시가 가능하며, 여기에 어느 서브-필드에서도 디스플레이 방전이 되지 않는 계조를 포함하면 256 계조 표시가 가능하다.
도 5는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여준다.
도면을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(66), 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX )을 발생시킨다. 어드레스 구동부(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, S X)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX )를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 6은 도 3의 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법에 의하여 단위 서브-필드에서 도 1의 패널에 인가되는 구동 신호들을 보여준다.
도 6에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1 , ..., AGm, ABm)에 인가되는 구동 신호를, SX1..Xn은 X 전극 라인들(도 1의 X 1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1, ..., SYn은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다. 도 7은 도 6의 리셋 주기(PR)에서 Y 전극 라인들(Y1, ...Yn)에 점진적인 상승 전압이 인가된 직후 시점에서의 어느 한 방전셀의 벽전하 분포를 보여준다. 도 8은 도 6의 리셋 주기(PR)의 종료 시점에서의 어느 한 방전셀의 벽전하 분포를 보여준다. 도 7 및 8에서 도 2와 동일한 참조 부호는 동일한 기능의 대상을 가리킨다.
도 6을 참조하면, 단위 서브-필드(SF)의 리셋 주기(PR)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전압을 접지 전압(VG)으로부터 제2 전압(V S) 예를 들어, 155 볼트(V)까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG )이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn ) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A1, ..., Am) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.
다음에, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(VS) 예를 들어, 155 볼트(V)부터 제2 전압(VS)보다 제3 전압(VSET)만큼 더 높은 최고 전압(VSET+VS) 예를 들어, 355 볼트(V)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm ) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다(도 7 참조).
다음에, X 전극 라인들(X1, ..., Xn)에 인가되는 전압이 제2 전압(VS)으로 유지된 상태에서, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전압이 제2 전압(V S)으로부터 접지 전압(VG)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(VG)이 인가된다. 이에 따라, X 전극 라인들(X1 , ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y 1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다(도 8 참조). 또한, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전압(V G)이 인가되므로, 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 약간 증가한다.
이에 따라, 이어지는 어드레싱 주기(PA)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전압(VS)보다 낮은 제4 전압(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전압(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 방전셀을 선택할 경우에 정극성 어드레스 전압(VA)이, 그렇지 않을 경우에 접지 전압(VG)이 인가된다. 이에 따라 접지 전압(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레스 전압(VA)의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레스 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전압(VS)이 인가된다.
이어지는 유지방전 주기(PS)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전압(VS)의 디스플레이 유지 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(PA)에서 벽전하들이 형성된 방전셀들에서 디스플레이 유지를 위한 방전을 일으킨다.
도 9는 도 6의 어드레스-디스플레이 분리 구동 방법에서, 종래의 유지방전 주기에 전극들에 인가되는 구동신호의 일부를 도시한 타이밍도이다.
도면을 참조하면, 상기 어드레스 전극(A 전극)은 일정 레벨의 전압(0V)이 유지되고, X 전극과 Y 전극에는 각각 서로 다른 두 레벨의 전압(0V, Vs)이 교대로 인가되는데, X 전극과 Y 전극 각각에 인가되는 두 레벨의 전압(0V, Vs)이 상호 변경되는 때에, X 전극에 인가된 높은 전압(Vs)이 낮은 전압(0V)으로 변경된 후에, Y 전극에 인가된 낮은 전압(0V)이 높은 전압(Vs)로 변경된다.
X 전극에 인가되는 전압이 Vs에서 0V로 떨어지기 시작할 때부터 Y 전극에 인가되는 전압이 0V에서 Vs로 올라가기 시작할 때까지 시간차(t1)가 발생할 수 있으며, 그로 인하여 X 전극의 전위와 Y 전극의 전위가 모두 0V가되는 영전위 시간구간(t2)이 발생한다.
도시한 바와 같이 종래의 유지방전 주기의 유지 펄스의 파형에서는 영전위 시간구간(t2)이 0보다 크므로, 앞선 펄스의 인가 종료 후에 다음 펄스의 인가가 이루어진다. 이러한 경우 어드레스 전극이 양극으로 작용하고, X 전극이 음극으로 작용하여 자기 소거 방전이 발생할 수 있다.
도 10은 도 9의 종래의 유지방전 주기에 각 전극들의 전위 변화를 개략적으로 도시한 타이밍도이다.
도면을 참조하면, 종래의 유지 파형에 있어서 어드레스 전극의 인가 전압을 유지 전압의 낮은 전압과 같은 0V로 했을 때, X 전극과 Y 전극 각각의 인가전압과 각 전극에 형성된 벽전위 변화와 인가전압과 벽전위를 합한 전위의 변화를 도시하였다. 이때, 도시의 편리상 X 전극 인가전위와 Y 전극 인가전위는 상승시간(rising time)과 하강시간(falling time)을 고려하지 않았다.
안정화된 유지방전에서는 어드레스 전극(A 전극)측의 전위는 주로 유지방전이 발생되는 X 전극측과 Y 전극측 전압의 중간값을 찾아가게 된다. 즉, 0V와 Vs를 오가는 유지 펄스가 인가되는 경우 0V가 인가된 어드레스 전극(A 전극)에는 이온의 벽전하가 형성되어 양의 벽전압이 형성된다. 유지전극(X전극과 Y전극)의 경우는 이전 유지 방전에서 양극이었던 전극에는 전자에 의해서 음의 벽전압이 형성되고, 이전 유지방전에서 음극이었던 전극에는 이온에 의해서 양의 벽전하가 형성된다.
도시한 바와 같이, X 전극과 Y 전극이 모두 0V로 유지될 경우에는, 어드레스 전극(A 전극)에 형성된 양의 벽전압과 하나의 유지전극에 형성된 음의 벽전압에 의해서 Vas의 전위차가 나게된다. 예를들면, Vs가 180V이고, 한 쪽의 유지전극의 벽전압 변화량(ΔVw)가 160V이면, Vas≒(Vs+ΔVw)/2 = 170V 정도로, Vas는 유지전압인 Vs보다 약간 작은값이 된다. 이 경우, 어드레스 전극(A 전극)이 양극이 되고, 유지전극 중 하나가 음극이 되는데(격벽 높이와 셀 구조에 따라 다를 수 있음), 일반적으로 어드레스 전극(A 전극)과 유지전극 간의 방전 개시전압(Vf_as)은 유지전극간 방전개시전압(Vf_ss)보다 낮고, 경우에 따라서는 유지전압 Vs보다도 낮을 수 있다. 예를들면, Vf_as가 150V 정도이고, Vas≒170V인 경우에는 0V 인가 전압 구간에서, 어드레스 전극과 Y 전극 사이에 자기 소거(self-erasing) 방전이 형성된다.
이와 같이, 종래의 유지 펄스에서와 같이 높은 레벨의 전압 구간의 길이와 낮은 레벨의 전압 구간의 길이가 동일한 경우에는, 자기소거방전이 발생할 수 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 유지방전 주기에 유지전극에 인가되는 유지 펄스의 파형을 개선하여, 한 쌍의 유지전극 상호간의 유지 펄스 교차 시에 발생하는 자기 소거 방전을 억제할 수 있는 플라즈마 디스플레이 패널의 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 플라즈마 디스플레이 패널의 구동방법은, 제1 및 제2 유지전극 라인들이 교대로 나란히 배열되는 유지전극 라인쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 플리즈마 디스플레이 패널에 대하여, 모든 방전셀들을 초기화하는 리셋 주기, 선택된 방전셀들에 벽전하가 형성되는 어드레스 주기, 및 상기 어드레스 주기에서 벽전하가 형성된 방전셀들에서 계조 표시를 위한 방전이 유지되는 유지방전 주기가 구비된다.
상기 제1 및 제2 유지전극 라인들에 서로 다른 두 레벨의 전압이 교대로 인가되는 상기 유지 방전주기에서, 상기 제1 및 제2 유지전극 라인들에 인가되는 두 레벨의 전압이 상호 변경되는 때에, 상기 제1 유지 전극라인들의 낮은 레벨의 전압이 높은 레벨의 전압으로 변경된 후에 상기 제2 유지 전극라인들의 높은 레벨의 전압이 낮은 레벨의 전압으로 변경되는 것을 특징으로 한다.
상기 제1 및 제2 유지전극 라인들에 인가되는 서로 다른 두 레벨의 전압 중에서 높은 레벨의 전압이 인가되는 시간이 낮은 레벨의 전압이 인가되는 시간보다 긴 것이 바람직하다.
상기 제1 유지전극 라인들에 인가되는 높은 레벨의 전압과 상기 제2 유지전극 라인들에 인가되는 높은 레벨의 전압이 동일하고, 상기 제1 유지전극 라인들에 인가되는 낮은 레벨의 전압과 상기 제2 유지전극 라인들에 인가되는 낮은 레벨의 전압이 동일한 것이 바람직하다.
상기 제1 및 제2 유지전극 라인들에 인가되는 서로 다른 두 레벨의 전압 중에서 낮은 레벨의 전압이 각각 접지전압인 것이 바람직하다.
상기 제1 및 제2 유지전극 라인들에 인가되는 두 레벨의 전압은 각각 높은 레벨과 낮은 레벨의 전압차의 절반의 크기를 갖고, 서로 극성이 반대인 것이 바람직하다.
이하 첨부된 도면을 참조하여, 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 11은 본 발명의 바람직한 실시예로서, 본 발명이 적용된 어드레스-디스플레이 분리 구동 방법에서 각각의 전극에 인가되는 구동신호를 개략적으로 도시한 타이밍도이다. 도 12는 도 11의 어드레스-디스플레이 분리 구동 방법에서, 본 발명에 의한 유지방전 주기에 각각의 전극에 인가되는 구동신호를 개략적으로 도시한 타이밍도이다.
도면을 참조하면, 본 발명에 의한 플라즈마 디스플레이 패널의 구동방법은 제1 및 제2 유지전극 라인들이 교대로 나란히 배열되는 유지전극 라인쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 도 1에 도시한 것과 같은 3-전극 면방전 방식의 플라즈마 디스플레이 패널을 구동하는 방법으로서, 도 6에 도시한 어드레스-디스플레이 분리 구동 방법에 적용될 수 있을 것이다.
본 발명에 의한 플라즈마 디스플레이 패널 구동방법은 상기한 3-전극 면방전 방식의 플라즈마 디스플레이 패널을 어드레스-디스플레이 분리 구동 방법으로 구동하는 경우에 한정되는 것은 아니다. 유지전극에 유지방전 주기에 높은 레벨의 전압과 낮은 레벨의 전압이 교대로 인가되는 유지 펄스를 이용하여 플라즈마 디스플레이 패널을 구동하는 어떠한 방식의 플라즈마 패널과 그 구동방법에 적용될 수 있을 것이다.
다만, 본 실시예에서는 3-전극 면방전 방식의 플라즈마 디스플레이 패널을 어드레스-디스플레이 분리 구동 방법으로 구동하는 경우를 예로하여 본 발명에 대하여 설명하고자 한다.
본 발명에 의한 플라즈마 디스플레이 패널의 구동방법은, 단위 프레임을 시분할 계조 표시를 위하여 8개의 서브 필드들로 구분하고, 각각의 단위 서브 필드는 리셋주기(PR)와, 어드레스 주기(PA), 및 유지방전 주기(PS)를 구비하여 이루어지는 것이 바람직하다.
상기 리셋주기(PR)에서는 모든 방전셀들을 초기화한다. 상기 어드레스 주기(PA)에서는 표시될 방전셀들에 벽전하가 형성된다. 상기 유지방전 주기(PS)에서는 상기 어드레스 주기(PA)에서 벽전하가 형성된 방전셀들에 계조 표시를 위한 방전이 유지된다.
상기 유지방전 주기(PS)에서는, 어드레스 전극(A 전극)과 제1 및 제2 유지전극 라인들(X 전극, Y 전극) 각각에 도 11에 도시한 바와 같은 형태의 구동신호가 인가된다. 즉, 상기 어드레스 전극(A 전극)은 일정 레벨의 전압으로 유지되고, 상기 제1 및 제2 유지전극 라인들(X 전극, Y 전극) 각각은 서로 다른 두 레벨의 전압이 교대로 인가된다. 이때, 상기 제1 및 제2 유지전극 라인들은 한 쌍의 유지전극들(X 전극, Y 전극)을 이룬다.
특히, 상기 한 쌍의 유지전극들(X 전극, Y 전극) 중 각각의 유지전극에 인가되는 두 레벨의 전압이 상호 변경되는 때에, 하나의 유지전극(X 전극 또는 Y 전극)의 낮은 레벨의 전압(VX2 또는 VY2)이 높은 레벨의 전압(VX1 또는 V Y1)으로 변경된 후에 다른 하나의 유지전극(Y 전극 또는 X 전극)의 높은 레벨의 전압(VY1 또는 VX1)이 낮은 레벨의 전압(VY2 또는 VX2)으로 변경된다.
이때, 상기 한 쌍의 유지전극들(X 전극, Y 전극) 각각에 인가되는 서로 다른 두 레벨의 전압 중에서 높은 레벨의 전압(VX1 또는 VY1)이 인가되는 시간(t h)이 낮은 레벨의 전압(VX2 또는 VY2)이 인가되는 시간(tl)보다 긴 것이 바람직하다.
도 12를 참조하면, X 전극에 인가되는 전압이 높은 레벨의 전압(VX1)에서 낮은 레벨의 전압(VX2)으로 떨어지기 시작하기 전에 먼저 Y 전극에 인가되는 전압이 낮은 레벨의 전압(VY2)에서 높은 레벨의 전압(VY1)으로 올라간다. 따라서, 종래의 유지 파형에서 발생할 수 있는 영전위 시간구간(도 9의 t2)이 발생하지 않는다.
그 반대로, 본 발명에서는 Y 전극이 낮은 레벨의 전압(VY2)에서 높은 레벨의 전압(VY1)으로 올라간 후부터 X 전극이 높은 레벨의 전압(VX1)에서 낮은 레벨의 전압(VX2)으로 떨어지기 시작하기 전까지의 X 전극과 Y 전극 모두가 높은 레벨의 전압을 유지하는 구간(t4)이 발생한다.
또한, Y 전극이 낮은 레벨의 전압(VY2)에서 높은 레벨의 전압(VY1)으로 올라간 후부터 X 전극이 높은 레벨의 전압(VX1)에서 낮은 레벨의 전압(VX2)으로 떨어진 후까지의 X 전극과 Y 전극 어느 하나도 낮은 레벨의 전압을 갖지 않는 구간(t3)이 발생한다. 따라서, 그만큼의 자기소거방전에 대한 유지 전극들(X 전극, Y 전극)에 대한 동작전압마진이 생긴다.
즉, 본 발명에 의한 유지 파형은, X 전극과 Y 전극 어느 하나도 낮은 레벨의 전압을 갖지 않는 구간(t3)이 0보다 큰 값이 되는(t3≥0), 유지 펄스 파형의 형상을 갖는 것이 바람직하며, 상기 X 전극과 Y 전극 모두가 높은 레벨의 전압을 유지하는 구간(t4)이 0보다 큰 값이 되는(t4≥0), 유지 펄스 파형의 형상을 갖는 경우에도 본 발명의 목적을 달성할 수 있을 것이다.
도시한 바와 같이 본 발명에 따른 유지방전 주기의 유지 펄스의 파형에서는, X 전극과 Y 전극 모두가 낮은 레벨의 전압을 유지하는 구간이 발생하지 않으므로, 앞선 펄스의 인가 종료 전에 다음 펄스의 인가가 이루어진다. 이러한 경우 어드레스 전극이 음극으로 작용하고, X 전극이 양극으로 작용하여, 자기 소거 방전이 발생할 수 가능성이 훨씬 줄어든다.
또한, 상기 한 쌍의 유지전극들(X 전극, Y 전극) 중에서, 하나의 유지전극(X 전극 또는 Y 전극)에 인가되는 높은 레벨의 전압(VX1 또는 VY1)과 다른 하나의 유지전극(Y 전극 또는 X 전극)에 인가되는 높은 레벨의 전압(VY1 또는 VX1)이 동일하고, 하나의 유지전극(X 전극 또는 Y 전극)에 인가되는 낮은 레벨의 전압(VX2 또는 VY2)과 다른 하나의 유지전극(Y 전극 또는 X 전극)에 인가되는 낮은 레벨의 전압(VY2 또는 VX2)이 동일한 것이 바람직하다.
이때, 상기 높은 레벨의 전압(VX1 또는 VY1)으로는 각각 180V(Vs)가 인가될 수 있다. 또한, 상기 낮은 레벨의 전압(VX2 또는 VY2)으로는 각각 접지전압(0V)이 인가될 수 있다.
또한, 상기 한 쌍의 유지전극들(X 전극, Y 전극) 각각에는 각각 높은 레벨과 낮은 레벨의 전압차의 절반의 크기를 갖고, 서로 극성이 반대인 전압이 인가될 수 있을 것이다. 즉, X 전극과 Y 전극 모두 높은 레벨의 전압과 낮은 레벨의 전압의 전압차가 Vs라고 하면, X 전극과 Y 전극 모두 각각에 높은 레벨의 전압(VX1 또는 VY1)이 Vs/2로 인가되고, 낮은 레벨의 전압(VX2 또는 VY2)이 -Vs/2로 인가될 수 있을 것이다.
이하에서는, 본 발명에 대하여 X 전극과 Y 전극 각각에는 높은 레벨의 전압(VX1과 VY1)으로는 동일한 전압 Vs(180V)가 인가되고, 낮은 레벨의 전압(V Y2 또는 VX2)으로는 동일한 전압 접지전압(0V)이 인가되는 실시예를 기준으로 설명한다.
이때, 각각의 단위 서브 필드는 구동되는 Y 전극 라인들을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브 필드들이 존재하므로, 각 어드레스 주기의 수행을 위하여 각 유지 방전용 펄스 사이에 어드레스용 시간 슬롯이 설정된다.
각 서브 필드에서는 리셋 주기, 어드레스 주기 및, 방전유지 주기들이 수행되고, 각 서브 필드에 할당되는 시간은 계조에 상응하는 유지방전 시간에 의하여 결정된다.
상기 리셋주기(PR)에서는 모든 방전셀들이 초기화된다. 즉, 먼저 X 전극라인들에 인가되는 전압을 접지 전압(0V)으로부터 Vs(180V)까지 지속적으로 상승시킨다. Y 전극 라인들과 어드레스 전극(A 전극) 라인들에는 접지 전압(0V)이 인가된다. 이대, X 전극 라인들과 Y 전극 라인들 사이와, X 전극 라인들과 어드레스 전극 라인들 사이에 약한 방전이 일어나면서, X 전극 라인들 주위에 부극성의 벽전하들이 형성된다.
다음으로, Y 전극 라인들에 인가되는 전압이 Vs(180V)부터 이보다 더 높은 최고 전압, 예를들면 380V까지 지속적으로 상승된다. 이때, Y 전극 라인들과 X 전극 라인들 사이에 약한 방전이 일어나고, Y 전극 라인들과 어드레스 전극(A 전극) 라인들 사이에 더욱 약한 방전이 일어난다. 이에 따라, Y 전극 라인들 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극(A 전극) 라인들 주위에는 정극성의 벽전하들이 적게 형성된다.
다음으로, X 전극 라인들에 인가되는 전압이 Vs로 유지되는 상태에서, Y 전극 라인들에 인가되는 전압이 접지 전압(0V)까지 지속적으로 하강되고, 어드레스 전극(A 전극) 라인들에는 접지 전압(0V)이 인가된다. 이에 따라, X 전극 라인들과 Y 전극 라인들 사이의 약한 방전으로 인하여, Y 전극 라인들 주위의 부극성 벽전하들의 일부가 X 전극 라인들 주위로 이동한고, 어드레스 전극(A 전극) 라인들 주위의 정극성 벽전하들이 약간 증가한다.
상기 어드레스 주기(PA)에서는 표시될 방전셀들에 벽전하가 형성된다. 즉, 어드레스 전극(A 전극) 라인들에 표시 데이터 신호가 인가되고, 각각의 Y 전극 라인들에는 주사 신호가 순차적으로 인가된다. 또한, X 전극 라인들에는 보다 정확하고 효율적인 어드레스 방전을 위하여 소정의 전압(Vs)이 인가된다.
이때, 상기 표시 데이터 신호는 방전셀을 선택할 경우에는 정극성의 어드레스 전압이 인가되고, 선택되지 않는 셀의 경우에는 접지 전압(0V)이 인가된다. 또한, 상기 주사 신호로는 Vs(180V)보다 낮은 전압으로 바이어싱된 Y 전극 라인들에 접지 전압(0V)의 주사 신호가 순차적으로 인가된다. 이에 따라, 선택된 방전셀에만 유지 방전하기 위한 벽전하들이 형성된다.
상기 유지방전 주기(PS)에서는 상기 어드레스 주기(PA)에서 벽전하가 형성된 방전셀들에 계조 표시를 위한 방전이 유지된다. 즉, 모든 Y 전극 라인들과 X 전극 라인들에 Vs(180V)의 디스플레이 유지 펄스가 교호하여 인가되어, 어드레스 주기(PA)에 벽전하들이 형성된 방전셀들에서 디스플레이 유지를 위한 방전을 일으킨다.
도 13은 도 12의 본 발명에 의한 유지방전 주기에 각 전극들의 전위 변화를 개략적으로 도시한 타이밍도이다.
도면을 참조하면, 본 발명에 의한 유지 파형에 있어서 어드레스 전극의 인가 전압을 유지 전압의 낮은 전압과 같은 0V로 했을 때, X 전극과 Y 전극 각각의 인가전압과 각 전극에 형성된 벽전위 변화와 인가전압과 벽전위를 합한 전위의 변화를 도시하였다. 이때, 도시의 편리상 X 전극 인가전위와 Y 전극 인가전위는 상승시간(rising time)과 하강시간(falling time)을 고려하지 않았다.
안정화된 유지방전에서는 어드레스 전극(A 전극)측의 전위는 주로 유지방전이 발생되는 X 전극측과 Y 전극측 전압의 중간값을 찾아가게 된다. 즉, 0V와 Vs를 오가는 유지 펄스가 인가되는 경우 0V가 인가된 어드레스 전극(A 전극)에는 이온의 벽전하가 형성되어 양의 벽전압이 형성된다. X전극과 Y전극의 경우는 이전 유지 방전에서 양극이었던 전극에는 전자에 의해서 음의 벽전압이 형성되고, 이전 유지방전에서 음극이었던 전극에는 이온에 의해서 양의 벽전하가 형성된다.
도시한 바와 같이, X 전극에 인가되는 전압이 높은 레벨의 전압(Vs)에서 낮은 레벨의 전압(0V)으로 떨어지기 시작하기 전에 먼저 Y 전극에 인가되는 전압이 낮은 레벨의 전압(0V)에서 높은 레벨의 전압(Vs)으로 올라간다. 따라서, 종래의 유지 파형에서 자기 소거 방전이 발생할 수 있는 X 전극과 Y 전극 모두 낮은 레벨의 전압(0V)을 갖는 구간이 발생하지 않는다.
그 반대로, 본 발명에서는 Y 전극이 낮은 레벨의 전압(0V)에서 높은 레벨의 전압(Vs)으로 올라간 후부터 X 전극이 높은 레벨의 전압(Vs)에서 낮은 레벨의 전압(0V)으로 떨어지기 시작하기 전까지의 X 전극과 Y 전극 모두가 높은 레벨의 전압을 유지하는 구간(도 12의 t4)이 발생한다.
이 경우에 도시한 바와 같은 유지 파형을 갖도록 유지 전극(X 전극과 Y 전극) 라인들에 전원을 인가하면, X 전극과 Y 전극 모두가 높은 레벨의 전압을 유지하는 구간에서 어드레스 전극(A 전극)과 유지 전극들 중의 하나의 전극(도 13의 경우, X 전극) 사이에는 Vsa 정도의 전압이 걸리게 된다.
예를들면, Vs가 180V이고, 한 쪽의 유지전극의 벽전압 변화량(ΔVw)가 160V이면, Vsa≒(Vs+ΔVw)/2 = 170V 정도로, Vsa는 유지전압인 Vs보다 약간 작은값이 되나, 도 10의 Vas와 동일한 크기를 갖는다. 이 경우, 일반적으로 어드레스 전극(A 전극)과 유지전극 간의 방전 개시전압(Vf_as)은 유지전극간 방전개시전압(Vf_ss)보다 낮고, 경우에 따라서는 유지전압 Vs보다도 낮을 수 있다.
하지만, 이 경우에 어드레스 전극(A 전극)이 음극이 되고, 유지전극 중 하나(X 전극)가 양극이 되어, 종래의 유지 파형(도 10)에서 어드레스 전극(A 전극)이 양극이 되고, 유지전극 중 하나(X 전극)가 음극이 되는 경우와 달리 자기 소거 방전이 일어날 가능성이 현저히 줄어든다.
본 발명에 의한 유지 파형의 경우에는 음극으로 작용하는 어드레스 전극(A 전극)이 통상 MgO가 도포되어 있는 유지 전극 측과 비교할 때, 어드레스 전극(A 전극) 측은 형광체가 도포되어 있어 매우 낮은 이차전자 방출계수를 갖는다.
따라서, 어드레스 전극(A 전극)이 음극일 때에는 유지 전극과의 방전 개시 전압(Vf_sa)이 매우 높은 값으로, 어드레스 전극(A 전극)이 양극일 때의 유지 전극과의 방전 개시 전압(Vf_as)에 비하여 훨씬 크고, 이 경우에 Vf_sa > Vs > Vas의 관계가 성립될 수 있다. 따라서, X 전극과 Y 전극 모두가 높은 레벨의 전압을 유지하는 구간(도 12의 t4)에서 자기 소거 방전이 형성되지 않는다.
도 12에서, X 전극과 Y 전극 모두가 높은 레벨의 전압을 유지하는 구간(도 12의 t4)이 0보다 큰 경우가 본 발명의 내용이 된다. 뿐만 아니라, X 전극과 Y 전극 중 적어도 하나의 전극이 높은 레벨의 전압을 유지하는 구간(도 12의 t3)이 0보다 큰 경우도 본 발명에 포함된다. 즉, X 전극과 Y 전극 중 적어도 하나의 전극이 높은 레벨의 전압을 유지하는 구간(도 12의 t3) 만큼의 유지방전 구간에서도 자기 소거 방전이 발생하지 않으면서, 플라즈마 디스플레이 패널의 화면을 표시할 수 있을 것이다.
종래의 유지 파형에서도 X 전극과 Y 전극 모두가 높은 레벨의 전압을 유지하는 구간(도 9의 t2)을 줄임으로써 자기 소거 방전의 발생 가능성을 낮출 수 있지만, 한 전극의 펄스 오프(OFF) 후에 다른 전극의 펄스가 온(ON)되는 유지 파형에서는 펄스의 상승 시간과 하강 시간이 존재하므로 어드레스 전극(A 전극)이 유지 전극에 대해 양극으로 작동하는 시간이 존재하여, 자기 소거 방전의 발생 가능성이 상존한다.
기본적으로 어드레스 전극(A 전극)이 양극일 때에는 유지 전극과의 방전 개시 전압이 낮지만, 어드레스 전극(A 전극)이 음극일 때에는 유지 전극과의 방전 개시 전압이 매우 높아져, 종래의 유지 파형과 본 발명에 의한 유지 파형에서의 유지 전극간의 전압 관계가 유사하지만, 어드레스 전극(A 전극)과의 관계에 있어서, 매우 큰 차이가 있다. 즉, 종래의 유지 파형에서는 유지 방전이 영향을 받을 수 있지만, 본 발명에 의한 유지 파형에서는 그러한 자기 소거 방전이 근본적으로 억제된다.
본 발명에 의한 유지 파형에 의하면, 자기 소거 방전에 의한 유지 전극간의 벽전하량을 감소시키지 아니하여, 유지전압 마진이 감소되지 아니한다. 유지방전 구간 전반에 있어서, 어드레스 전극(A 전극)의 전위가 유지 전극의 전위에 비해서 낮은 전위(음극)로 있는 시간이 길어, 어드레스 전극에 쌓여 있는 이온의 소실 확률을 낮추어 이후 리셋에 유리하다. 따라서, 그 만큼의 어드레스 전압과 유지 전압 등의 동작 마진의 확대가 가능하고, 백(back) 발광량을 감소시켜 콘트라스트를 향상시킬 수 있다.
또한, 구동 조건과 필연적인 패널의 불균일성에 따라 패널의 일부에서만 이러한 자기 소거 방전에 의해 발생하는 패널 내의 휘도차에 의한 방전 얼룩의 생성이 억제된다. 즉, 유지방전 구간에 있어서 자기소거 방전을 근본적으로 제거함으로써, 유지방전의 균일도가 높아져 이에 기인하는 방전 얼룩의 발생이 억제된다.
본 발명에 의한 플라즈마 디스플레이 패널의 구동방법에 의하면, 유지방전 주기에 한 쌍의 유지전극에 인가되는 유지 펄스가 상호 교차하는 때에 발생하는 자기 소거 방전을 억제할 수 있다.
따라서, 유지방전 주기에 발생하는 자기 소거 방전에 의한 유지 방전의 안정화를 해치는 문제와 비대칭 방전의 발생할 수 있는 문제를 해결할 수 있다.
또한, 그로 인하여 유지방전의 세기가 약화되어 휘도가 감소되는 문제와, 동작 전압의 마진(margin)이 감소되는 문제, 및 공간적으로 불균일한 유지방전에 의하여 방전얼룩이 발생할 수 있는 문제점 등을 해결할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 방전셀의 예를 보여주는 도면이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동 방법을 보여주는 타이밍도이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 동시 구동 방법을 보여주는 타이밍도이다.
도 5는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여주는 블록도이다.
도 6은 도 3의 어드레스-디스플레이 분리 구동 방법의 단위 서브-필드에 도 1의 패널에 인가되는 구동 신호들을 보여주는 타이밍도이다.
도 7은 도 6의 리셋 주기에서 Y 전극 라인들에 점진적인 상승 전압이 인가된 직후 시점에서의 어느 한 디스플레이 셀의 벽전하 분포를 보여주는 단면도이다.
도 8은 도 2의 리셋 주기의 종료 시점에서의 어느 한 방전셀의 벽전하 분포를 보여주는 단면도이다.
도 9는 도 6의 어드레스-디스플레이 분리 구동 방법에서, 종래의 유지방전 주기에 전극들에 인가되는 구동신호의 일부를 도시한 타이밍도이다.
도 10은 도 9의 종래의 유지방전 주기에 각 전극들의 전위 변화를 개략적으로 도시한 타이밍도이다.
도 11은 본 발명의 바람직한 실시예로서, 본 발명이 적용된 어드레스-디스플레이 분리 구동 방법에서 각각의 전극에 인가되는 구동신호를 개략적으로 도시한 타이밍도이다.
도 12는 도 11의 어드레스-디스플레이 분리 구동 방법에서, 본 발명에 의한 유지방전 주기에 각각의 전극에 인가되는 구동신호를 개략적으로 도시한 타이밍도이다.
도 13은 도 12의 본 발명에 의한 유지방전 주기에 각 전극들의 전위 변화를 개략적으로 도시한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
A1, ..., Am...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인, SF1, ...SF8...서브-필드,
SY1, ..., SYn...Y 전극 구동 신호, VG...접지 전압,
SX1, ..., SXn...X 전극 구동 신호, SF...단위 서브-필드,
SAR1..ABm...디스플레이 데이터 신호, 62...논리 제어부,
63..어드레스 구동부, 64...X 구동부,
65...Y 구동부, 66...영상 처리부,

Claims (5)

  1. 제1 및 제2 유지전극 라인들이 교대로 나란히 배열되는 유지전극 라인쌍들에 대하여 어드레스 전극 라인들이 교차되는 영역에 방전셀들이 형성되는 플라즈마 디스플레이 패널에 대하여, 모든 방전셀들을 초기화하는 리셋 주기, 선택된 방전셀들에 벽전하가 형성되는 어드레스 주기, 및 상기 어드레스 주기에서 벽전하가 형성된 방전셀들에서 계조 표시를 위한 방전이 유지되는 유지방전 주기를 구비하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 제1 및 제2 유지전극 라인들에 낮은 레벨과 높은 레벨의 서로 다른 두 레벨의 전압이 교대로 인가되는 상기 유지 방전주기에서, 상기 높은 레벨의 전압이 인가되는 유지펄스에서 유지방전이 발생되고,
    상기 제1 및 제2 유지전극 라인들에 인가되는 두 레벨의 전압이 상호 변경되는 때에, 상기 제1 유지 전극라인들의 낮은 레벨의 전압이 상기 유지펄스의 높은 레벨의 전압으로 변경된 후에 상기 제2 유지 전극라인들의 상기 유지펄스의 높은 레벨의 전압이 낮은 레벨의 전압으로 변경되는 플라즈마 디스플레이 패널의 구동방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 유지전극 라인들에 인가되는 서로 다른 두 레벨의 전압 중에서 높은 레벨의 전압이 인가되는 시간이 낮은 레벨의 전압이 인가되는 시간보다 긴 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제1항에 있어서,
    상기 제1 유지전극 라인들에 인가되는 높은 레벨의 전압과 상기 제2 유지전극 라인들에 인가되는 높은 레벨의 전압이 동일하고, 상기 제1 유지전극 라인들에 인가되는 낮은 레벨의 전압과 상기 제2 유지전극 라인들에 인가되는 낮은 레벨의 전압이 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 유지전극 라인들에 인가되는 서로 다른 두 레벨의 전압 중에서 낮은 레벨의 전압이 각각 접지전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 유지전극 라인들에 인가되는 두 레벨의 전압은 각각 높은 레벨과 낮은 레벨의 전압차의 절반의 크기를 갖고, 서로 극성이 반대인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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