KR100682174B1 - 반도체 메모리 장치의 페이지 액세스 회로 - Google Patents

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Abstract

본 발명은 페이지 동작 시 페이지 어드레스(page address)가 어느 시점에 토글(toggle)하더라도 정상 동작이 가능한 기술을 개시한다. 이를 위해, 페이지 모드 시에 페이지 어드레스 제어신호에 의해 제어되어 페이지 어드레스 또는 페이지 어드레스 스트로브 신호를 프리 디코더로 전송하고, 페이지 어드레스의 천이 시점을 검출한 어드레스 천이 검출 신호들을 발생하는 어드레스 버퍼와, 페이지 어드레스 제어신호에 의해 제어되어 페이지 어드레스 천이 검출신호를 이용하여 액티브 동작 스트로브 신호를 발생하는 칼럼 제어부와, 비트 라인 센스앰프의 동작이 완료되었음을 알려 주는 센스 검출신호에 의해 제어되어 리프레시 신호 및 리드 명령 신호를 이용하여 페이지 어드레스 제어신호를 발생하는 페이지 제어부와, 페이지 어드레스 제어신호에 의해 제어되어 페이지 어드레스 천이 검출신호를 이용하여 모드 판별신호를 발생하는 프리액티브부와, 모드 판별신호에 의해 제어되어 선택적으로 프리차지를 수행하는 프리차지부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 페이지 액세스 회로{Page access circuit of semiconductor memory device}
도 1은 종래 기술에 따른 PSRAM의 페이지 액세스 회로를 나타낸 블록도이다.
도 2는 도 1에 도시된 PSRAM의 페이지 액세스 회로의 동작을 나타낸 타이밍도이다.
도 3은 본 발명에 따른 PSRAM의 페이지 액세스 회로를 나타낸 블록도이다.
도 4는 도 3에 도시된 페이지 제어부(20)를 나타낸 상세 회로도이다.
도 5는 도 3에 도시된 프리액티브부(22)를 나타낸 상세 회로도이다.
도 6은 도 3에 도시된 프리차지부(24)를 나타낸 상세 회로도이다.
도 7a 및 도 7b는 도 3에 도시된 페이지 액세스 회로의 동작을 나타낸 시뮬레이션 도이다.
본 발명은 유사 SRAM(Pseudo Static Random Access Memory; 이하 PSRAM)의 액티브 제어회로에 관한 것으로, 보다 상세하게는 페이지 동작 시 페이지 어드레스(page address)가 어느 시점에 토글(toggle)하더라도 정상 동작이 가능한 기술에 관한 것이다.
일반적으로 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory; 이하 DRAM)는 캐패시터에 전하의 형태로 정보를 기억하고, 이 캐패시터의 축적 전하를 트랜지스터를 통해 대응하는 비트 라인(bit line)에 전하분배(charge sharing)한 후, 감지 증폭기(sense amplifier)에 의해 증폭하여 데이터를 판독한다.
이러한 DRAM에 있어서 메모리 셀은 1 개의 트랜지스터와 1 개의 캐패시터로 구성되기 때문에, 그의 점유 면적이 작아 큰 기억 용량의 메모리를 적은 면적으로 실현할 수 있다.
한편, 최근의 메모리 장치의 고속 동작, 소비 전류의 저감 및 처리 시스템의 소형화 등의 목적을 위해서, 메모리 장치의 소자의 미세화가 실행된다.
이러한 소자의 미세화에 따라 메모리 셀 캐패시터의 면적도 작아지고, 따라서 메모리 셀 캐패시터의 용량 값이 작아진다.
메모리 셀 캐패시터의 용량 값이 작아지면, 캐패시터에 대해서 동일 전압 레벨의 데이터를 기입하더라도 유지 전하량이 저감된다.
이러한 유지전하량의 저감을 보상하기 위해서, 주기적으로 리프레시(refresh) 동작이 실행된다. 여기서, 리프레시 동작은 메모리 셀의 저장 캐패시터에 저장된 데이터를 비트 라인에 판독한 후 감지 증폭기에 의해 증폭하고, 이 증폭 데이터를 본래의 메모리 셀 캐패시터에 재기입(rewrite)하는 것이다.
따라서, 미세화된 소자에 있어서 데이터 유지 특성이 열화한 경우, 이러한 데이터 유지 특성의 열화를 보상하기 위해서는 리프레시 주기를 짧게 할 필요가 있다. 그러나, 리프레시 주기를 짧게 한 경우, 리프레시 동작 동안에 외부의 처리 장치는 이 DRAM으로 액세스할 수 없어 처리 시스템의 성능이 저하된다.
또한, 리프레시 간격이 짧아진 경우, 리프레시 동작을 위한 소비 전류가 증가된다. 특히, 배터리 구동형 휴대 기기 등의 데이터 유지 모드에 있어서 요구되는 낮은 대기(standby) 전류 조건을 만족시킬 수 없고, 이러한 저소비 전류가 요구되는 배터리 구동형의 휴대 기기 등의 용도로 적용할 수 없게 된다.
이러한 DRAM의 리프레시의 문제를 해소하는 방법의 하나로서 DRAM을 SRAM(Static Random Access Memory)과 같이 동작시키는 PSRAM이 알려져 있다.
PSRAM에 있어서는 메모리 액세스 사이클 중 1 사이클 내에서 통상의 데이터의 리드 및 라이트를 실행하는 사이클과 리프레시를 실행하는 리프레시 사이클이 연속해서 실행된다. 1 개의 액세스 사이클 시에 리프레시가 실행되기 때문에, 외부 액세스에 대해서 리프레시를 숨길 수 있어 DRAM을 외관상 SRAM으로서 동작시킬 수 있다.
일반적인 메모리 소자에서 로우 경로(row path)는 로우 어드레스가 입력되어 다수의 워드라인 중에서 로우 어드레스에 해당하는 워드라인을 선택하고, 선택된 워드라인에 접속된 메모리 셀에 저장된 데이터가 비트 라인에 전하 분배(charge sharing)에 의해 전달되고, 비트 라인 감지 증폭기가 비트 라인에 실린 미소 데이터 신호를 감지여 풀 스윙(full swing) 폭을 갖는 레벨로 증폭하는 일련의 과정을 포함한다.
또한 메모리 소자에서 칼럼 경로(column path)는 칼럼 어드레스가 입력되어 로우 어드레스에 의해 선택된 특정 워드라인에 연결된 다수의 메모리 셀 중에서 칼럼 어드레스에 해당하는 메모리 셀을 선택하여 비트 라인에 실린 데이터를 외부로 출력하는 일련의 과정을 포함한다.
일반적으로 로우 경로와 칼럼 경로의 비교하면 로우 경로가 칼럼 경로에 비해 길어 시간이 많이 걸린다.
이를 극복하기 위한 하나의 방법으로, 메모리 소자에 좀더 효율적인 리드 또는 라이트 동작을 수행하기 위해 페이지 모드(page mode)라는 개념을 도입하였다. 여기서 페이지라는 개념은 동일한 워드라인을 공유하고 칼럼 어드레스만 다른 메모리 셀을 말한다.
따라서 메모리 셀에 데이터를 저장하거나 읽을 때 매번 로우 경로와 칼럼 경로 모두 수행하는 것이 아니라 로우 경로는 처음 동작할 때 한번만 수행하여 워드라인을 활성화한 상태에서 칼럼 어드레스만 바꾸어 칼럼 경로만 변경하여 리드 및 라이트 동작을 고속으로 수행하는 것이다.
도 1은 종래 기술에 따른 PSRAM의 페이지 액세스 회로를 나타낸 블록도이다.
페이지 액세스 회로는 어드레스 버퍼(2), 페이지 어드레스 검출부(4), 칼럼 제어부(6) 및 칼럼 선택부(8)를 포함한다.
어드레스 버퍼(2)는 외부 어드레스 핀으로부터 페이지 어드레스 ADD<0:2>를 입력받아 어드레스 스트로브 신호 add_stb에 따라 어드레스 천이 시점을 검출하여 페이지 어드레스 천이 검출 신호 ATDB<0:2>를 발생한다.
페이지 어드레스 검출부(4)는 어드레스 천이 검출 신호 ATDB<0:2>를 이용하여 페이지 어드레스가 토글하는 경우를 검출한 페이지 어드레스 검출 신호 atdsumb_page를 발생한다.
칼럼 제어부(6)는 페이지 어드레스 검출 신호 atdsumb_page를 입력 받아 라이트 리드 동작 스트로브 신호 wtrd_stb를 발생한다.
칼럼 선택부(8)는 라이트 리드 동작 스트로브 신호 wtrd_stb를 이용하여 칼럼 선택 신호 Yi를 발생한다.
도 2는 도 1에 도시된 PSRAM의 페이지 액세스 회로의 동작을 나타낸 타이밍도이다. 여기서는, 칼럼 선택 신호 Yi가 이중으로 인에이블 되는 경우(A)를 나타낸 시뮬레이션도를 개시한다.
비동기(asynchronous)로 페이지 동작을 하는 PSRAM에서, 워드라인 WL을 인에이블 하는 정상 어드레스 ADD<20>가 먼저 토글하고, tRC(일반적으로, 70~85ns)만큼의 시간 후에 페이지 어드레스 ADD<0>가 토글해야 한다.
만약, 워드라인 WL을 인에이블 하는 정상 어드레스 ADD<20>가 토글하고, tRC 이전에 페이지 어드레스 ADD<0>가 토글하여 페이지 어드레스 ADD<0>가 라이트 리드 동작 스트로브 신호 wtrd_stb의 하이 레벨인 구간과 만나게 되면, 도 2의 A 구간과 같이 칼럼 선택 신호 Yi가 이중으로 인에이블 될 수 있다.
다시 말하면, 워드라인 WL을 인에이블 하는 정상 어드레스 ADD<20>가 토글하 고, tRC 이전에 페이지 어드레스 ADD<20>가 토글하면, 페이지 어드레스 ADD<0>의 토글은 잘못된 것으로 간주하여 토글 자체가 무시되거나 잘못된 두개 이상의 페이지 어드레스가 액세스 되어 두개 이상의 칼럼이 선택되어 데이터가 손상되는 오동작을 일으키는 문제점이 발생된다.
본 발명이 이루고자 하는 기술적 과제는 페이지 동작을 하는 PSRAM에서 페이지 어드레스가 어느 시점에 토글 하더라도 정상 동작이 가능하게 하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 메모리 장치의 페이지 액세스 회로는, 페이지 모드 시에 페이지 어드레스 제어신호에 의해 제어되어 페이지 어드레스 또는 페이지 어드레스 스트로브 신호를 프리 디코더로 전송하고, 페이지 어드레스의 천이 시점을 검출한 어드레스 천이 검출 신호들을 발생하는 어드레스 버퍼; 상기 어드레스 천이 검출 신호들을 이용하여 페이지 어드레스 천이 검출신호를 발생하는 어드레스 천이 검출부; 상기 페이지 어드레스 제어신호에 의해 제어되어 상기 페이지 어드레스 천이 검출신호를 이용하여 액티브 동작 스트로브 신호를 발생하는 칼럼 제어부; 상기 액티브 동작 스트로브 신호를 이용하여 칼럼 선택신호를 발생하는 칼럼 선택부; 비트 라인 센스앰프의 동작이 완료되었음을 알려 주는 센스 검출신호에 의해 제어되어 리프레시 신호 및 리드 명령 신호를 이용하여 상기 페이지 어드레스 제어신호를 발생하는 페이지 제어부; 상기 페이지 어드레스 제어신호에 의해 제어되어 상기 페이지 어드레스 천이 검출신호를 이용하여 모드 판별신호를 발생하는 프리액티브부; 및 상기 모드 판별신호에 의해 제어되어 선택적으로 프리차지를 수행하는 프리차지부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되어지는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 3은 본 발명에 따른 PSRAM의 페이지 액세스 회로를 나타낸 블록도이다.
페이지 액세스 회로는 어드레스 버퍼(12), 페이지 어드레스 검출부(14), 칼럼 제어부(16), 칼럼 선택부(18), 페이지 제어부(20), 프리 액티브부(22) 및 프리 차지부(24)를 포함한다.
어드레스 버퍼(12)는 외부 어드레스 핀으로부터 페이지 어드레스 ADD<0:2>를 입력받아 어드레스 스트로브 신호 add_stb 및 페이지 어드레스 제어신호 page_add_ctrl에 따라 페이지 어드레스 ADD<0:2>의 천이 시점을 검출하여 어드레스 천이 검출 신호들 ATDB<0:2>을 발생한다.
페이지 어드레스 검출부(14)는 어드레스 천이 검출 신호들 ATDB<0:2>을 이용하여 페이지 어드레스 검출 신호 atdsumb_page를 발생한다.
칼럼 제어부(16)는 페이지 어드레스 검출 신호 atdsumb_page를 입력 받아 페 이지 어드레스 제어신호 page_add_ctrl에 따라 라이트 리드 동작 스트로브 신호 wtrd_stb를 발생한다.
칼럼 선택부(18)는 라이트 리드 동작 스트로브 신호 wtrd_stb를 이용하여 칼럼 선택 신호 Yi를 발생한다.
페이지 제어부(20)는 비트 라인 센스앰프 동작이 완료 되었음을 알려주는 센스 검출신호 sensedly, 리프레시 신호 refb 및 리드 명령 신호 read를 이용하여 페이지 어드레스 제어신호 page_add_ctrl를 발생한다.
프리액티브부(22)는 정상 어드레스가 토글할 때 발생하는 정상 어드레스 천이 검출신호 atdsumb_u, atdsumb_l, 칩 선택 신호 chip_select, 리프레시 신호 refb, 라이트 인에이브 신호 web, 페이지 어드레스 검출신호 atdsumb_page 및 페이지 어드레스 제어신호 page_add_ctrl에 의해 제어되어 어드레스 스트로브 신호 add_stb를 이용하여 정상 모드 제어신호 mormal를 발생하고, 페이지 어드레스 검출신호 atdsumb_page 및 페이지 어드레스 제어신호 page_add_ctrl를 이용하여 페이지 어드레스 액티브 프리차지 판별신호 page_add_act_pcg를 발생한다. 여기서, 정상 모드 제어신호 normal는 외부로부터 새로운 액세스가 있었음을 알려주는 신호이다.
프리차지부(24)는 정상 어드레스 천이 검출신호 atdsumb_u, atdsub_l, 센스 검출신호 sensedly, 외부 액티브 신호 extatv가 하이 펄스가 되면 하이 레벨이 되고, 프리차지 신호 pcg의 펄스가 발생하면 로우 레벨이 되는 정상 액티브 레벨 신호 natv_level 및 칩 비선택 신호 chip_deselect를 이용하여 프리차지 신호 pcg를 발생한다.
도 4는 도 3에 도시된 페이지 제어부(20)를 나타낸 상세 회로도이다.
페이지 제어부(20)는 인버터들 IV1~IV4, 낸드게이트들 ND1, ND2, 노아게이트 NOR1 및 지연부(26)를 포함한다.
인버터 IV1은 센스 검출신호 sensedly를 반전하고, 낸드게이트 ND1은 리프레시 신호 refb 및 리드 명령 신호 read를 부정 논리 곱 한다.
노아게이트 NOR1은 인버터 IV1로부터 출력된 신호 및 낸드게이트 ND1로부터 출력된 신호를 부정 논리 합 한다.
지연부(26)는 노아게이트 NOR1로부터 출력된 신호를 일정시간 지연하고, 낸드게이트 ND2는 노아게이트 NOR1로부터 출력된 신호 및 지연부(26)로부터 출력된 신호를 부정 논리 곱한다.
인버터들 IV2~IV4는 낸드게이트 ND2로부터 출력된 신호를 순차 반전하여 페이지 어드레스 제어신호 page_add_ctrl를 발생한다.
도 5는 도 3에 도시된 프리 액티브부(22)를 나타낸 상세 회로도이다.
프리 액티브부(22)는 인버터들 IV11~IV20, 노아게이트들 NOR11~NOR13, 낸드게이트 ND11, ND12, PMOS 트랜지스터들 PT1, PT2, NMOS 트랜지스터들 NT2~NT4, 래치부(28) 및 지연부들(30, 32, 34)를 포함한다.
인버터 IV11은 어드레스 스트로브 신호 add_stb를 반전하고, 인버터 IV12는 칩 선택 신호 chip_select를 반전한다.
노아게이트 NOR11은 인버터 IV12로부터 출력된 신호 및 어드레스 정상 어드레스 천이 검출 신호들 atdsumb_u, atdsumb_l을 부정 논리 합 한다.
PMOS 트랜지스터 PT1 및 NMOS 트랜지스터 NT1은 인버터 IV11로부터 출력된 신호에 의해 제어되어 공통 드레인 노드 n1을 풀업 또는 풀다운 한다.
래치부(28)는 노드 n1의 전위를 유지하고, 인버터들 IV13~IV16은 래치부(28)에 래치된 전위를 순차 반전하여 정상 모드 신호 normal를 발생한다.
PMOS 트랜지스터 PT2는 파워 업 신호 pwrup에 의해 제어되어 노드 n1을 전원전압으로 프리차지 한다.
NMOS 트랜지스터 NT2는 노아 게이트 NOR11로부터 출력된 신호에 의해 제어되어 NMOS 트랜지스터 NT1의 소스 단자를 접지 단자에 연결한다.
인버터 IV17은 페이지 어드레스 제어신호 page_add_ctrl를 반전하고, 노아게이트 NOR12는 페이지 어드레스 검출신호 atdsumb_page 및 인버터들 IV12, IV17로부터 출력된 신호들을 부정 논리 곱 하고, 인버터 IV18은 노아게이트 NOR12로부터 출력된 신호를 반전하여 페이지 어드레스 프리차지 신호 page_add_pcg를 발생한다.
인버터 IV19는 리프레시 신호 refb를 반전하고, 지연부(30)는 인버터 IV19로부터 출력된 신호를 일정시간 지연한다.
노아게이트 NOR13는 칩 선택 신호 chip_select_b 및 지연부(30)로부터 출력된 신호를 부정 논리 합하고, 인버터 IV20은 노아게이트 NOR13으로부터 출력된 신호를 반전한다.
낸드게이트 ND11은 인버터들 IV18, IV20로부터 출력된 신호들을 부정 논리 곱하고, NMOS 트랜지스터 NT3은 낸드게이트 ND11로부터 출력된 신호에 의해 NMOS 트랜지스터 NT1의 소스 단자를 접지단자에 연결한다.
지연부(32)는 라이트 인에이블 신호 web를 일정시간 지연하고, 지연부(34)는 칩 선택 신호를 chip_select를 일정시간 지연한다.
낸드게이트 ND12는 지연부들(32, 34)로부터 출력된 신호들을 부정 논리 곱하고, NMOS 트랜지스터 NT4는 낸드게이트 ND12로부터 출력된 신호에 의헤 NMOS 트랜지스터 NT1의 소스 단자를 접지 단자에 연결한다.
도 6은 도 3에 도시된 프리차지부(24)를 나타낸 상세 회로도이다.
프리차지부(24)는 인버터들 IV21~IV26, 낸드게이트들 ND1~ND24, PMOS 트랜지스터들 PT11, PT12, NMOS 트랜지스터들 NT11~NT14, 지연부들(36, 38, 40) 및 래치부들(42, 44)을 포함한다.
지연부(36)는 센스 검출신호 sensedly를 일정 시간 지연하고, 인버터 IV21는 지연부(36)로부터 출력된 신호를 반전한다.
PMOS 트랜지스터 PT11은 리셋 신호 reset_pq에 의해 제어되어 노드 n2를 전원전압으로 풀업하고, NMOS 트랜지스터 NT11은 인버터 IV21로부터 출력된 신호에 의해 제어되어 노드 n2를 접지전압으로 풀다운 한다. 여기서, 노드 n2는 PMOS 트랜지스터 PT11과 NMOS 트랜지스터 NT11의 공통 드레인 단자이다.
래치부(42)는 노드 n2의 전위를 유지하여 프리차지 셋 신호 pcg_set를 발생한다.
낸드게이트 ND21는 리셋 신호 reset_pq 및 정상 액티브 레벨 신호 natv_level를 부정 논리 곱 하고, 인버터 IV22는 낸드게이트 ND21로부터 출력된 신호를 반전한다.
PMOS 트랜지스터 PT12는 리셋 신호 reset_pq에 의해 제어되어 노드 n3을 전원전압으로 풀업하고, NMOS 트랜지스터 NT12는 인버터 IV22로부터 출력된 신호에 의해 제어되어 노드 n3을 풀다운 한다. 여기서, 노드 n3은 PMOS 트랜지스터 PT12와 NMOS 트랜지스터 NT12의 공통 드레인 단자이다.
래치부(44)는 노드 n3의 전위를 유지하여 프리차지 스탠바이 신호 pcg_standby를 발생한다.
낸드게이트 ND22는 프리차지 셋 신호 pcg_set 및 프리차지 스탠바이 신호 pcg_standby를 부정 논리 곱하고, 인버터 IV24는 낸드게이트 ND22로부터 출력된 신호를 반전하여 프리차지 신호 pcg를 발생한다.
지연부(38)는 낸드게이트 ND22로부터 출력된 신호를 일정시간 지연하여 리셋 신호 reset_pq를 발생한다.
지연부(40)는 칩 비선택 신호 chip_deselect를 일정시간 지연하고, 인버터 IV23은 지연부(40)로부터 출력된 신호를 반전한다.
NMOS 트랜지스터 NT13은 인버터 IV23로부터 출력된 신호에 의해 제어되어 NMOS 트랜지스터 NT12의 소스 단자를 접지단자에 접속시킨다.
낸드게이트 ND23는 정상 어드레스 천이 검출 신호들 atdsumb_u, atdsumb_l을 부정 논리 곱 하고, 인버터 IV25는 낸드게이트 ND25로부터 출력된 신호를 반전한다.
낸드게이트 ND24는 인버터 IV25로부터 출력된 신호 및 페이지 어드레스 프리차지 신호 page_add_pcg를 부정 논리 곱하고, 인버터 IV26는 낸드게이트 ND24로부 터 출력된 신호를 반전한다.
NMOS 트랜지스터 NT14는 인버터 IV26으로부터 출력된 신호에 의해 제어되어 노드 n3을 접지단자에 접속한다.
이와 같이 구성된 반도체 메모리 장치의 페이지 액세스 회로의 동작을 기능별로 설명하면 다음과 같다.
먼저, 어드레스 스트로브 제어 시 도 3을 참조하면, 페이지 모드 시에는 센스 검출신호 sensedly에 의해 발생된 페이지 어드레스 제어신호 page_add_ctrl에 의해 어드레스 버퍼(12)가 제어된다. 즉, 센스 검출신호 sensedly가 로우 레벨인 경우 어드레스 스트로브 신호 add_stb를 통해 어드레스 정보가 프리 디코더로 전달되고, 센스 검출신호 sensedly가 하이 레벨인 경우 어드레스 정보가 직접 프리 디코더로 전달된다.
액티브 제어 시 도 3 및 도 5를 참조하면, 센스 검출신호 sensedly에 의해 발생된 페이지 어드레스 제어신호 page_add_ctrl에 의해 페이지 어드레스 천이 검출 신호 atdsumb_page가 액티브 신호인지 여부를 판단하는 페이지 어드레스 액티브 프리차지 판별신호 page_add_act_pcg가 발생된다. 즉, 센스 검출신호 sensedly가 로우 레벨인 경우 페이지 어드레스 천이 검출 신호 atdsumb_page가 액티브 신호로 판단되고, 하이 레벨인 경우 액티브 신호로 판단되지 않는다.
프리차지 제어 시 도 3, 도 5 및 도 6을 참조하면 프리 액티브부(22)에서 생성된 페이지 어드레스 액티브 프리차지 판별신호 page_add_act_pcg에 의해 프리차지 시점이 결정된다. 즉, 센스 검출신호 sensedly에 의해 제어되는 페이지 어드레 스 천이 검출신호 atdsumb_page가 프리차지 시점을 결정하는데, 센스 검출신호 sensedly가 로우 레벨인 경우 프리차지 기능을 수행하고, 센스 검출신호 sensedly가 하이 레벨인 경우 프리차지 기능을 수행하지 않는다.
칼럼 제어 시 도 3을 참조하면 칼럼 제어부(16)가 페이지 어드레스 제어신호 page_add_ctrl의 제어를 받아 페이지 액세스를 위한 칼럼 동작이 수행된다. 이때, 센스 검출신호 sensedly가 로우 레벨인 경우, 정상 경로에 의해 칼럼 선택신호 Yi를 인에이블 하고, 센스 검출신호 sensedly가 하이 레벨인 경우, 라이트 리드 동작 스트로브 신호 wtrd_stb의 인에이블 시점이 결정되고 이에 의해 칼럼 선택 신호 Yi가 인에이블 된다.
도 7a 및 도 7b는 도 3에 도시된 페이지 액세스 회로의 동작을 나타낸 시뮬레이션 도이다.
먼저, 도 7a는 페이지 어드레스 ADD<0>가 센스 검출신호 sensedly보다 빨리 천이한 경우를 나타낸 타이밍도이다.
리드 시 센스 검출신호 sensedly가 하이 레벨로 인에이블 되는 시점(T2)보다 이전에 페이지 어드레스 ADD<0>가 천이하면(T1), 이 어드레스 토글은 명령 신호 pcg/act로 인식하여 새로운 워드라인 WL을 액세스 한다(T3). 따라서, 새로운 칼럼 선택신호 Yi가 인에이블 된다(T4).
한편, 도 7b는 페이지 어드레스 ADD<0>가 센스 검출신호 sensedly보다 늦게 천이한 경우를 나타낸 타이밍도이다.
센스 검출신호 sensedly가 하이 레벨로 인에이브 되는 시점(T1)보다 뒤에 페 이지 어드레스 ADD<0>가 천이하면(T2), 이 어드레스 토글은 페이지 액세스를 위한 칼럼 신호로 받아들여 현재 액세스된 워드라인에 대한 새로운 칼럼 액세스 동작을 수행한다. 즉, 현재의 워드라인의 액세스를 유지하고 새로운 칼럼 선택 신호 Yi가 인에이블 된다(T3).
따라서, 본 발명의 페이지 동작을 수행하는 PSRAM은 페이지 어드레스가 tRC보다 먼저 입력되는 경우에는 이를 어드레스로 받아들이지 않고, 새로운 액티브 신호로 인식한다. 즉, 이전의 어드레스를 디스에이블 하고, 현재의 어드레스로 다시 리드 동작을 수행한다. 결과적으로, 두개 이상의 칼럼이 선택되어 데이터가 손상되는 것을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 페이지 액세스 회로는 페이지 어드레스가 어떠한 시점에 토글하더라도 정상 액세스가 가능하여 오동작을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부각가 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 페이지 어드레스 천이 검출신호를 발생하는 어드레스 천이 검출부;
    페이지 어드레스 제어신호에 의해 제어되어 상기 페이지 어드레스 천이 검출신호를 이용하여 액티브 동작 스트로브 신호를 발생하는 칼럼 제어부;
    상기 액티브 동작 스트로브 신호를 이용하여 칼럼 선택신호를 발생하는 칼럼 선택부;
    비트 라인 센스앰프의 동작이 완료되었음을 알려 주는 센스 검출신호에 의해 제어되어 리프레시 신호 및 리드 명령 신호를 이용하여 상기 페이지 어드레스 제어신호를 발생하는 페이지 제어부;
    외부로부터 새로운 액세스가 있음을 알려주는 정상 모드 제어신호를 발생하고, 상기 페이지 어드레스 제어신호 및 상기 페이지 어드레스 천이 검출신호를 이용하여 모드 판별신호를 발생하는 프리액티브부; 및
    상기 모드 판별신호에 의해 제어되어 선택적으로 프리차지를 수행하는 프리차지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  2. 제 1 항에 있어서,
    상기 프리차지부는 상기 모드 판별신호 및 정상 어드레스 천이 검출신호들을 논리 조합 하는 논리 조합 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  3. 제 2 항에 있어서,
    상기 프리차지부는 상기 정상 어드레스 천이 검출신호들이 인에이블 되고, 상기 모드 판별신호가 인에이블 될 때 상기 프리차지 신호를 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  4. 제 1 항에 있어서, 상기 프리차지부는
    상기 센스 검출신호에 의해 구동되는 제 1 구동부;
    외부 액세스를 검출한 신호 및 칩 선택신호에 의해 구동되는 제 2 구동부; 및
    상기 제 1 구동부 및 상기 제 2 구동부로부터 출력된 신호를 논리 조합하는 논리 조합 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  5. 제 1 항에 있어서, 상기 프리액티브부는
    상기 어드레스 스트로브 신호를 이용하여 상기 정상 모드 제어신호를 발생하는 제 1 신호 발생부; 및
    상기 페이지 어드레스 천이 검출신호 및 상기 페이지 어드레스 제어신호를 논리 조합하여 상기 모드 판별신호를 발생하는 제 2 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  6. 제 5 항에 있어서, 상기 제 1 신호 발생부는
    상기 정상 어드레스 천이 검출신호들 및 상기 칩 선택신호를 논리 조합하는 제 1 논리 조합 수단;
    상기 칩 선택신호, 상기 리프레시 신호 및 상기 모드 판별 신호를 논리 조합 하는 제 2 논리 조합 수단;
    상기 라이트 인에이블 신호 및 상기 칩 선택 신호를 논리 조합하는 제 3 논리 조합 수단;
    상기 제 1 내지 제 3 논리 조합수단으로부터 출력된 신호들에 의해 제어되고, 상기 어드레스 스트로브 신호에 의해 구동되어 상기 정상 모드 제어신호를 발생하는 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  7. 제 6 항에 있어서,
    상기 제 2 논리 조합 수단은 상기 칩 선택 신호 및 상기 리프레시 신호를 논리 조합하는 제 4 논리 조합 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  8. 제 6 항에 있어서,
    상기 제 2 논리 조합 수단은 상기 리프레시 신호를 일정 시간 지연하는 지연수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  9. 제 6 항에 있어서, 상기 제 3 논리 조합 수단은
    상기 라이트 인에이블 신호를 일정시간 지연하는 제 1 지연수단; 및
    상기 칩 선택 신호를 일정시간 지연하는 제 2 지연수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  10. 제 1 항에 있어서, 상기 페이지 제어부는
    상기 센스 검출신호, 리프레시 신호 및 리드 명령 신호를 논리 조합하는 제 5 논리 조합 수단; 및
    상기 제 5 논리 조합 수단으로부터 출력된 신호를 일정시간 지연하는 제 3 지연수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
  11. 제 10 항에 있어서, 상기 제 5 논리 조합 수단은
    상기 리프레시 신호 및 상기 리드 명령 신호를 논리 조합하는 제 6 논리 조합 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 페이지 액세스 회로.
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