JP2797844B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2797844B2
JP2797844B2 JP4157986A JP15798692A JP2797844B2 JP 2797844 B2 JP2797844 B2 JP 2797844B2 JP 4157986 A JP4157986 A JP 4157986A JP 15798692 A JP15798692 A JP 15798692A JP 2797844 B2 JP2797844 B2 JP 2797844B2
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係り、
特に電源電位を受けて内部電位に変換する回 路を備える
半導体集積回路に関するものである。
【０００２】
【従来の技術】図14は従来のパワーオンリセット信号発
生回路を示しており、図15は図14に示した従来のパワー
オンリセット信号発生回路における各部の動作信号のタ
イミングを示している。図14において、1 は外部からの
電源電位が印加される外部電源電位ノード、2 はこの外
部電源電位ノード1 と第１のノード3 との間に接続され
たキャパシタ、4 は外部からの電源電位で駆動され、入
力側が第１のノード3 に接続され出力側が第２のノード
5 に接続された第１のインバータで、第１のノード3 の
電位がほぼ接地電位である“Ｌ”レベルならば第２のノ
ード5 にほぼ外部電源電位である“Ｈ”レベルの電位
を、第１のノード3 の電位が“Ｈ”レベルならば第２の
ノード5 に“Ｌ”レベルの電位を出力する。
【０００３】6 は第２のノード5 に接続され、パワーオ
ンリセット反転信号/PORを出力する／ＰＯＲ出力ノー
ド、7 は外部からの電源電位で駆動され、入力側が第２
のノード5 に接続され出力側が第３のノード8 に接続さ
れた第２のインバータで、第２のノード5 の電位がほぼ
接地電位である“Ｌ”レベルならば第３のノード8 にほ
ぼ外部電源電位である“Ｈ”レベルの電位を、第２のノ
ード5 の電位が“Ｈ”レベルならば第３のノード8 に
“Ｌ”レベルの電位を出力する。
【０００４】9 は第３のノード8 に接続され、パワーオ
ンリセット信号POR を出力するＰＯＲ出力ノード、10は
入力側が第３のノード8 に接続され、この第３のノード
8 の信号が“Ｌ”レベル電位から“Ｈ”レベル電位に立
ち上がって一定期間経過後、第４のノード11に“Ｈ”レ
ベル電位を出力するタイマで、キャパシタと抵抗で構成
された一般的な遅延回路にて構成される。12はドレイン
が第１のノード3 に接続され、ゲートが第４のノード11
に接続され、ソースが接地電位ノード13に接続されたｎ
チャネルＭＯＳトランジスタで、そのゲート電極の電位
が“Ｈ”レベルになると導通状態となって第１のノード
3 と接地電位ノード13とを電気的に導通状態とする。
【０００５】次に上記のように構成された従来のパワー
オンリセット信号発生回路の動作について、図15のタイ
ミング図を用いて説明する。まず、外部電源電位ノード
1 に印加される外部からの電源電位extVCCが図15(a) に
示すように時刻t1でほぼ接地電位である“Ｌ”レベル電
位からほぼ外部電源電位である“Ｈ”レベル電位に立ち
上がり始めると、キャパシタ2 を介して第１のノード3
の電位N1が図15(b) に示すように外部からの電源電位ex
tVCCの立ち上がりに応じて立ち上がり、時刻t2で“Ｈ”
レベル電位となる。この第１のノード3 の電位N1を入力
とする第１のインバータ4 は、第１のノード3 の電位N1
が第１のインバータ4 のしきい値を越えるまで外部から
の電源電位extVCCに基づいた信号を／ＰＯＲ出力ノード
6 に接続された第２のノード5 に出力するものの、第１
のノード3 の電位が第１のインバータ4 のしきい値を越
えると第２のノード5 を接地電位とする。この状態を図
15(d) における時刻t1から時刻t2にて示す。
【０００６】この図15(d) にて示すパワーオンリセット
反転信号/PORを入力信号として受ける第２のインバータ
7 は、パワーオンリセット反転信号/PORが“Ｌ”レベル
の電位であるため、外部からの電源電位extVCCが立ち上
がると駆動され、ＰＯＲ出力ノード9 に接続された第３
のノード8 に図15(e) に示すように外部からの電源電位
extVCCに基づいて立ち上がり、時刻t3で“Ｈ”レベル電
位となるパワーオンリセット信号POR を出力する。この
時刻t3からパワーオンリセット信号POR を入力とするタ
イマ10によって決定されている一定期間Δt を経た後、
このタイマ10によって第４のノード11の電位N4が図15
(c) に示すように時刻t4で“Ｌ”レベル電位から“Ｈ”
レベル電位になる。この第４のノード11にゲートが接続
されたｎチャネルＭＯＳトランジスタ12が導通状態とな
って第１のノード3 と接地電位ノード13が導通し、第１
のノード3 の電位N1が図15(b) に示すように時刻t5で
“Ｌ”レベル電位となる。
【０００７】第１のノード3 の電位N1が時刻t5で“Ｌ”
レベル電位となると、この第１のノード3 の電位N1を入
力とする第１のインバータ4 によって／ＰＯＲ出力ノー
ド6が接続された第２のノード5 に図15(d) に示すよう
に時刻t6で“Ｌ”レベル電位から“Ｈ”レベル電位に立
ち上がるパワーオンリセット反転信号/PORが出力され
る。このパワーオンリセット反転信号/PORを入力とする
第２のインバータ7 によってＰＯＲ出力ノード9 が接続
された第３のノード8 に図15(e) に示すように時刻t7で
“Ｈ”レベル電位から“Ｌ”レベル電位に立ち下がり、
これ以降は外部電源電位ノード1 の電位を“Ｌ”レベル
電位にして再び“Ｈ”レベル電位に立ち上げるまでは
“Ｌ”レベル電位のままである。
【０００８】このように構成されたパワーオンリセット
信号発生回路から出力されるパワーオンリセット信号PO
R は、半導体集積回路において次のように用いられてい
るものである。まず図16は互いに一方の出力を他方の１
つの入力としたＮＯＲゲート14および15からなるフリッ
プフロップ回路を示しており、16および17は入力ノー
ド、18はＰＯＲ入力ノード、19は出力ノードである。こ
のフリップフロップ回路は入力ノード16、17およびＰＯ
Ｒ入力ノード18の入力がすべて“Ｌ”レベル電位のとき
は出力ノード19の出力が“Ｌ”レベル電位または“Ｈ”
レベル電位の不定電位で、ＰＯＲ入力ノード18の入力が
“Ｈ”レベル電位のときは入力ノード16、17の入力にか
かわらず出力端19の出力が“Ｌ”レベル電位となる回路
である。
【０００９】この図16のフリップフロップ回路において
は、外部からの電源電位投入時に電位が不定電位である
出力ノード19の出力が、ＰＯＲ入力ノード18にパワーオ
ンリセット信号発生回路から出力されるパワーオンリセ
ット信号POR を入力することにより不定電位から“Ｌ”
レベル電位にリセットされる。
【００１０】
【発明が解決しようとする課題】ところで、近年ＬＳＩ
の微細化および高集積化が進むにつれて、ＭＯＳトラン
ジスタのゲート長が短くなり、ソース−ドレイン間の電
界が強くなり、特にソース−ゲート間電圧よりもソース
−ドレイン間電圧のほうが高い、いわゆる飽和領域でＭ
ＯＳトランジスタが動作する場合、ドレイン近傍に空乏
層ができ、そこにソース−ドレイン間電圧の大部分がか
かって極めて高電界となり、キャリアがこの高電界で加
速され、シリコン原子に衝突して生じた電子またはホー
ルがバンドギャップを飛び越えるエネルギーを得てゲー
ト酸化膜に取り込まれ、トランジスタのしきい値電圧を
変動させるといったホットキャリア効果や、ゲート酸化
膜の薄膜化にともなうゲート酸化膜中の電界の強電界化
による酸化膜破壊などの信頼性上の問題が顕著になって
きた。
【００１１】このような信頼性上の問題を緩和するため
には、電源電位を低下させる必要があるが、外部電源電
位を低下させることは使用上の問題から容易には実現で
きず、例えば5.0Vの、従来の外部電源電位のままでチッ
プ内部にこの外部電源電位を外部電源電位より低い、例
えば3.3Vの、内部電源電位に降圧する内部電源電位発生
回路を設け、この内部電源電位発生回路にて内部回路を
駆動することが提案されている。
【００１２】上記のようなチップ内部に内部電源電位発
生回路を備えた半導体集積回路に、上記従来のパワーオ
ンリセット信号発生回路を用いたときのパワーオンリセ
ット信号の様子を図17および図18のタイミング図に示
す。図17は外部からの電源電位extVCCの立ち上がりが急
な場合を示しており、外部からの電源電位extVCCが図17
(a) に示すように時刻t1で“Ｈ”レベル電位に立ち上が
り始めると、パワーオンリセット信号POR も図17(b) に
示すように外部からの電源電位extVCCの立ち上がりとと
もに立ち上がり、時刻t7で“Ｌ”レベル電位に立ち下が
る。一方、内部電源電位発生回路は負荷容量が大きいた
めに内部電源電位intVCCは図17(c) に示すように外部か
らの電源電位extVCCほどは急に立ち上がらず、パワーオ
ンリセット信号POR が“Ｌ”レベル電位に立ち下がる時
刻t7よりも遅い時刻t8に所定電位に達する。
【００１３】上記のようにチップ内部に内部電源電位発
生回路を備えた半導体集積回路に上記従来のパワーオン
リセット信号発生回路を用いると、外部からの電源電位
extVCCの立ち上がりが急な場合、内部電源電位が所定電
位に達する前にパワーオンリセット信号が“Ｌ”レベル
電位に立ち下がることがあり、図16のフリップフロップ
回路の出力ノード19のような、内部電源電位によって駆
動される内部回路の、外部からの電源電位投入時に電位
が不定電位であるノードを確実にリセットできないとい
う問題点があった。
【００１４】また内部電源電位が所定電位に達する前に
パワーオンリセット信号が“Ｌ”レベル電位に立ち下が
ることがないように図14のタイマ10によって決定されて
いる、このタイマ10の入力であるパワーオンリセット信
号が立ち上がって第４のノード11に“Ｈ”レベル電位が
出力されるまでの時間Δt を充分長くすることも考えら
れる。しかるに、このようにした場合、図18に示すよう
に外部からの電源電位extVCCの立ち上がりが緩やかな場
合、外部からの電源電位extVCCが図18(a) に示すように
時刻t1で“Ｈ”レベル電位に立ち上がり始めると、この
外部からの電源電位extVCCの立ち上がりが緩やかなので
内部電源電位intVCCは図18(c) に示すように外部からの
電源電位extVCCの立ち上がりに追随して立ち上がり、時
刻t9に所定電位に達する。パワーオンリセット信号POR
も図18(b) に示すように外部からの電源電位extVCCの立
ち上がりとともに立ち上がり、内部電源電位intVCCが所
定電位に達した時刻t9から非常に長い時間経過した後の
時刻t10 で“Ｌ”レベル電位に立ち下がり、リセット時
間が非常に長くなるという問題を生じてしまう。
【００１５】本発明は上記した点に鑑みてなされたもの
であり、電源電位を変換して発生される内部電位が所望
の電位になってからリセットを終わらせるパワーオンリ
セット信号発生回路を備える半導体集積回路を得ること
を目的としている。 また、このパワーオンリセット信号
発生回路を応用して内部電位が所望の電位になっていな
いときに、内部電位を所望の電位に復帰させる機能を有
する半導体集積回路を得ることを目的としている。
【００１６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、電源電位を受け、この電源電位の接地電位か
ら第１の電位への変化開始時点より所定時間遅れて接地
電位から第２の電位へ変化する第１の信号を出力する第
１の信号発生手段と、電源電位を受けて第１の 電位およ
び接地電位と異なる第３の電位である内部回路のための
内部電位を出力する内部電位発生手段からの内部電位お
よび第１の信号発生手段からの第１の信号を受け、電源
電位の接地電位から第１の電位への変化に基づいて接地
電位から所定レベルに変化し、第１の信号が第２の電位
になり内部電位が第３の電位になるのに応じて所定レベ
ルから接地電位に変化するパワーオンリセット信号を発
生する第２の信号発生手段とを有するパワーオンリセッ
ト信号発生回路を備えるものである。
【００１７】また、第２の信号発生手段を内部電位が第
３の電位になって遅延時間遅れてパワーオンリセット信
号を所定レベルから接地電位に変化させるものとしたも
のである。
【００１８】また、第３の電位は正の電位で、パワーオ
ンリセット信号が所定レベルのとき、接地電位が与えら
れる接地電位ノードと半導体基板とを導通させる基板接
地回路をさらに備えるものとしたものである。
【００１９】また、内部電位発生手段が、所定のノード
を有し、この所定のノードが接地電位となると内部電位
が接地電位となり、内部電位に応答し、内部電位が接地
電位になると所定ノードに電源電位を与える内部電位復
帰手段をさらに備えるものである。
【００２０】
【作用】この発明においては、パワーオンリセット信号
発生回路における第２の信号発生手段がパワーオンリセ
ット信号を電源電位の変化に基づいて所定レベルに変化
させ、第１の信号が第２の電位になるだけでなく、つま
り電源電位が変化開始してから所定時間経過するだけで
なく、内部電位が第３の電位になるのに応じて接地電位
に変化させているので、電源電位が変化開始してから所
定時間経過しても、内部電位が第３の電位にならなけれ
ばパワーオンリセット信号は所定レベルのままとなり、
この所定レベルを使用して確実に内部回路のリセットを
おこなうこ とができる。
【００２１】また、第２の信号発生手段は内部電位が第
３の電位になって遅延時間遅れてパワーオンリセット信
号を接地電位に変化させるので、内部電位が第３の電位
になって遅延時間のうちにより一層確実にリセットがお
こなえる。
【００２２】また、パワーオンリセット信号が所定レベ
ルのうちは基板接地回路が半導体基板に接地電位を与
え、内部電位が第３の電位に達するまでは半導体基板を
接地電位にしているので、内部電位が正の第３の電位に
変化することに伴い半導体基板の電位が上昇するのが抑
制される。
【００２３】また、所定のノードが接地電位となって内
部電位が接地電位となると内部電位復帰手段が所定のノ
ードに電源電位を与えて内部電位を復帰させる。
【００２４】
【実施例】実施例１． 以下に本発明の実施例１である半導体集積回路につい
て、図1 から図3 に基づいて説明する。図1 において30
は半導体集積回路、31はこの半導体集積回路30の外部か
ら電源電位extV CC が印加される外部電源電位ノードで、
電源電位投入後は5.0Vの電位が印加され、図1 には示さ
れていないが出力バッファなどの十分な高電位を必要と
するものや、基準電位発生回路のように安定した電位を
必要とするものはこの外部からの電源電位を使用してい
る。32は電位が接地電位の0Vである接地電位ノードであ
る。
【００２５】33は外部電源電位ノード31に供給される外
部からの電源電位extV CC を受けて、3.3Vの電位となる内
部電源電位intV CC を出力する内部電源電位発生回路、34
はこの内部電源電位intV CC を使用している内部回路で、
半導体メモリにおけるメモリセルアレイなどがこれにあ
たる。35は外部電源電位ノード31に供給される外部から
の電源電位extV CC および内部電源電位発生回路33から出
力される内部電源電位intV CC を受けてＰＯＲ出力ノード
36にパワーオンリセット信号POR を出力するパワーオン
リセット信号発生回路である。
【００２６】35.1は外部からの電源電位extV CC における
接地電位から5.0Vへの立ち上がり開始時点より所定時間
ΔT 遅れて接地電位から5.0Vへ立ち上がる信号S1を信号
出力ノード35.2に出力する第１の信号発生回路で、この
第１の信号発生回路35.1は図2 に示されたような回路構
成となっている。
【００２７】図2 において35.11 は外部電源電位ノード
31と第１のノード35.12 との間に接続されたキャパシ
タ、35.13 は入力側が第１のノード35.12 に接続され、
出力側が信号出力ノード35.2に接続されている第２のノ
ード35.14 に接続され、外部からの電源電位extV CC によ
り駆動する第１のインバータ、35.15 は入力側が第２の
ノード35.14 に接続され、出力側が第３のノード35.16
に接続された外部からの電源電位extV CC により駆動する
第２のインバータ、35.17 は入力側が第３のノード35.1
6 に接続され、この第３のノード35.16 の信号が接地電
位からほぼ5.0Vの“Ｈ”レベル電位に立ち上がって一定
期間経過後、第４のノード35.18 に“Ｈ”レベル電位を
出力するタイマで、キャパシタと抵抗で構成された一般
的な遅延回路にて構成されている。35.19 はドレインが
第１のノード35.12 に接続され、ソースが接地電位ノー
ド32に接続され、ゲートが第４のノード35.18 に接続さ
れたｎチャネルＭＯＳトランジスタからなる放電用トラ
ンジスタである。
【００２８】ここで再び図1 に戻って、35.3は外部から
の電源電位を受けると共に、第１の信号発生回路35.1か
ら出力される信号および内部電源電位発生回路33から出
力される内部電源電位intV CC を受けてパワーオンリセッ
ト信号POR をＰＯＲ出力ノード36に出力する第２の信号
発生回路で、入力側が内部電位ノード35.32 に接続さ
れ、出力側が検知信号出力ノード35.33 に接続され、内
部電源電位intV CC が3.3V以下の電位の第２の所定電位に
なるとほぼ5.0Vの“Ｈ”レベル電位に立ち上がるレベル
検知信号LD1 を出力するレベル検知回路35.31 と、第１
の入力が信号出力ノード35.2に接続され、第２の入力が
検知信号出力ノード35.33 に接続され、出力側がＰＯＲ
出力ノードに接続され、第１および第２の入力のうち少
なくとも一方が“Ｌ”レベルであるとおよそ外部電源電
位extV CC を出力し、第１および第２の入力両者が“Ｈ”
レベルであると接地電位を出力する２入力ＮＡＮＤゲー
トからなる論理回路35.34 とによって構成されている。
【００２９】レベル検知回路35.31 の具体的構成は図3
に示されており、図3 において35.311は外部からの電源
電位extV CC を受けて3.3Vよりわずかに低い一定の基準電
位を出力する基準電位発生回路で、外部電源電位ノード
31と第５のノード35.311b との間に接続された高抵抗値
の抵抗35.311a と、ゲートとドレインが接続されたｐチ
ャネルＭＯＳトランジスタ35.311c が第５のノード35.3
11b と接地電位ノード32との間に複数個直列に接続され
て、第５のノード35.311b の電位をｐチャネルＭＯＳト
ランジスタ35.311c のしきい値電圧の絶対値にｐチャネ
ルＭＯＳトランジスタ35.311c の個数を乗じた基準電位
を出力する基準電位発生部とによって構成されている。
【００３０】35.312は外部からの電源電位extV CC を受け
て駆動され、正相入力側が内部電位ノード35.32 に接続
され、逆相入力側が基準電位発生回路35.311によって基
準電位が出力される第５のノード35.311b に接続され、
出力側が検知信号出力ノード35.33 に接続された差動増
幅回路で、正相入力側の電位と逆相入力側の電位との電
位差に差動利得を乗じた電位を検知信号出力ノード35.3
3 に出力する。なお、基準電位発生回路35.311の第５の
ノード35.311b と接地電位ノード32との間に接続されて
いる基準電位発生部におけるｐチャネルＭＯＳトランジ
スタ35.311c の個数は、差動増幅回路35.312の正相入力
側に接続された内部電位ノード35.32 の電位が3.3Vのと
きにこの3.3Vの電位と逆相入力側に接続された第５のノ
ード35.311b に基準電位発生回路35.311によって出力さ
れる基準電位との電位差に差動利得を乗じた電位が5.0V
になるように決定している。
【００３１】次に以上のように構成された本実施例１の
パワーオンリセット信号発生回路35の動作について図4
から図7 のタイミング図を用いて説明する。図4 は外部
からの電源電位extVCCの立ち上がりが急な場合の本実施
例１のパワーオンリセット信号発生回路35の動作タイミ
ングを示しており、まず外部電源電位ノード31に印加さ
れている外部からの電源電位extVCCが図4(a)に示すよう
に時刻t1で接地電位0Vから5.0Vへ立ち上がり始めると、
図2 に示された第１の信号発生回路35.1の第１のノード
35.12 の電位N1がキャパシタ35.11 を介して図5(b)に示
すように外部からの電源電位extVCCの立ち上がりに応じ
て接地電位から立ち上がり、時刻t2でほぼ5.0Vの“Ｈ”
レベル電位となる。この第１のノード35.12 の電位N1を
入力とする第１のインバータ35.13 も外部からの電源電
位extVCCが立ち上がると駆動し、信号出力ノード35.2に
接続された第２のノード35.14 に図5(e)および図4(b)に
示すように時刻t2まで接地電位よりもわずかに高いが
“Ｌ”レベル電位である電位となり、時刻t2となると接
地電位となる信号S1を出力する。
【００３２】また、この信号S1を第１の入力とする論理
回路35.34 も外部からの電源電位extVCCが立ち上がると
駆動し、少なくとも第１の信号発生回路35.1の出力信号
S1がまだほぼ接地電位の“Ｌ”レベル電位であるので、
この論理回路35.34 によってＰＯＲ出力ノード36に出力
されるパワーオンリセット信号POR は図4(e)に示すよう
に外部からの電源電位extVCCとともに接地電位0Vから立
ち上がり、時刻t3でほぼ5.0Vの“Ｈ”レベル電位に達す
る。
【００３３】一方、レベル検知回路35.31 における基準
電位発生回路35.311の第５のノード35.311b の電位N5
は、図6(b)に示したように外部からの電源電位extVCCと
ともに立ち上がって第５のノード35.311b の電位N5が時
刻t A でこの第５のノード35.311b と接地電位ノード32と
の間に接続されているｐチャネルＭＯＳトランジスタ3
5.311c のしきい値電圧の絶対値に個数を乗じた基準電
位になると、これらｐチャネルＭＯＳトランジスタ35.3
11c が導通状態となりこの基準電位以上に電位は上がら
ない。
【００３４】そして、信号S1を入力信号として受ける第
１の信号発生回路35.1における第２のインバータ35.15
も外部からの電源電位extVCCが立ち上がると駆動し、第
３のノード35.16 の電位N3がこの第２のインバータ35.1
5 によって図5(c)に示すように時刻t4で“Ｈ”レベル電
位になる。この第３のノード35.16 の電位N3を受けたタ
イマ35.17 によって図5(d)に示すように時刻t4から時間
Δt 後の時刻t5で第４のノード35.18 の電位N4が“Ｈ”
レベル電位になる。この第４のノード35.18 の電位N4を
受けたｎチャネルＭＯＳトランジスタ35.19 が導通状態
となり第１のノード35.12 と接地電位ノード32が導通
し、第１のノード35.12 の電位N1は図5(b)に示すように
時刻t6で接地電位となる。この第１のノード35.12 の電
位N1を入力とする第１のインバータ35.13 によって信号
出力ノード35.2に接続された第２のノード35.14 に図5
(e)および図4(b)に示すように時刻t7で、接地電位から
5.0Vより低いが“Ｈ”レベル電位の第１の所定電位を越
え、さらに外部からの電源電位における接地電位0Vから
5.0Vへの立ち上がり開始時点t1より所定時間ΔT 遅れた
時刻t8 で5.0Vとなる信号S1が出力される。
【００３５】一方、内部電源電位発生回路33によって出
力される内部電源電位intVCCは、図4(c)に示すように外
部からの電源電位extV CC が立ち上がり始めるとともに立
ち上がり始め、レベル検知回路35.31 の基準電位発生回
路35.311から出力される基準電位を越えて、時刻t9 で3.
3V以下の電位の第２の所定電位を越えると、レベル検知
回路35.31 は検知信号出力ノード35.33 に図4(d)に示す
ように時刻t10 でほぼ5.0Vの“Ｈ”レベル電位となるレ
ベル検知信号LD1 を出力する。
【００３６】そして、論理回路35.34 の第１の入力およ
び第２の入力となる第１の信号発生回路35.1の出力信号
S1およびレベル検知回路35.31 からのレベル検知信号LD
1 がともに図4(b)および(d) に示すように“Ｈ”レベル
電位となると、この論理回路35.34 によってＰＯＲ出力
ノード36に出力されるパワーオンリセット信号POR は、
図4(e)に示すように時刻t11 で接地電位に立ち下がる。
【００３７】上記動作説明は外部からの電源電位extVCC
の立ち上がりが急な場合についての動作を説明したが、
外部からの電源電位extVCCの立ち上がりがゆるやかな場
合について図7 のタイミング図を用いて説明する。まず
外部電源電位ノード31に印加されている外部からの電源
電位extVCCが図7(a)に示すように時刻t1で接地電位0Vか
ら5.0Vへ立ち上がり始めると、外部からの電源電位extV
CCの立ち上がりが急な場合と同様に第１の信号発生回路
35.1によって時刻t12 まで接地電位よりもわずかに高い
が“Ｌ”レベル電位である電位となり、時刻t12 になる
と接地電位となる信号S1が出力されるため、パワーオン
リセット信号POR は図7(e)に示すように外部からの電源
電位extVCCとともに接地電位0Vから立ち上がり、時刻t
13 でほぼ5.0Vの“Ｈ”レベル電位に達する。また、内
部電源電位発生回路33によって出力される内部電源電位
intVCCは、図7(c)に示すように外部からの電源電位extV
CCの立ち上がりに追随して立ち上がり、レベル検知回路
35.31 の基準電位発生回路35.311から出力される基準電
位を越え、時刻t14 で3.3V以下の電位の第２の所定電位
を越える。この内部電源電位intVCCを受けるレベル検知
回路35.31 は検知信号出力ノード35.33 に図7(d)に示す
ように時刻t15 でほぼ5.0Vの“Ｈ”レベル電位となるレ
ベル検知信号LD1 を出力する。
【００３８】一方、図7(b)に示すように時刻t 16 になる
と、第１のノード35.12 の電位N1がｎチャネルＭＯＳト
ランジスタ35.19 が導通することによって接地電位にな
るため、第１の信号発生回路35.1によって接地電位から
5.0Vより低いが“Ｈ”レベル電位の第１の所定電位を越
え、さらに外部からの電源電位extVCCにおける接地電位
0Vから5.0Vへの立ち上がり開始時点t1より所定時間ΔT
遅れた時刻t17 で5.0Vへ立ち上がる信号S1が出力され
る。そして、論理回路35.34 の第１の入力および第２の
入力となる第１の信号発生回路35.1の出力信号S1および
レベル検知回路35.31 からのレベル検知信号LD1 がとも
に図7(b)および(d) に示すように第１の所定電位以上と
なると、この論理回路35.34 によってＰＯＲ出力ノード
36に出力されるパワーオンリセット信号POR は、図7(e)
に示すように時刻t18 で接地電位に立ち下がる。
【００３９】上記した本発明の実施例１においては、パ
ワーオンリセット信号POR が外部からの電源電位extVCC
と共に立ち上がり、外部からの電源電位extVCCが接地電
位0Vから5.0Vに立ち上がり始めてから所定時間ΔT 経過
して立ち上がる第１の信号発生回路35.1によって出力さ
れる信号S1が“Ｈ”レベル電位となり、なおかつ内部電
源電位intVCCが3.3Vの電位に変化するのに応じて立ち下
がる信号であるので、内部電源電位intV CC によって駆動
される内部回路34の、例えば図16に示したフリップフロ
ップ回路の出力ノード19のような外部からの電源電位ex
tVCC投入時に電位が不定状態にあるノードの電位が、例
えばＰＯＲ入力ノード18にパワーオンリセット信号POR
を入力するなどして、確実にリセットされる。
【００４０】また、内部電源電位intVCCが第２の所定電
位に達した時刻からパワーオンリセット信号POR が立ち
下がる時刻までのリセット時間の長さは第１の信号発生
回路35.1によって出力される信号S1またはレベル検知回
路35.31 によって出力されるレベル検知信号LD1 のうち
“Ｈ”レベル電位に立ち上がるのが遅いほうによって決
まるが、どちらで決まったとしても外部からの電源電位
extVCCの立ち上がりがゆるやかな場合にもリセット時間
が非常に長くなったりしない。
【００４１】実施例２． 図8 および図9 は本発明の実施例２である半導体集積回
路を示すものであり、第２の信号発生回路35.3におい
て、レベル検知回路35.31 と論理回路35.34 の第２の入
力との間に遅延回路35.35 を接続した点が図1 に示した
実施例１と異なるものである。遅延回路35.35 はレベル
検知回路35.31 によって検知信号出力ノード35.33 に出
力されるレベル検知信号LD1 を受けて、このレベル検知
信号LD1 を遅延時間ΔTdだけ少し遅らせたレベル検知遅
延信号LD2 を遅延信号出力ノード35.36 に出力する回路
で、図9 に示すように検知信号出力ノード35.33 と遅延
信号出力ノード35.36 との間にインバータ35.351が偶数
個直列に接続され、これらインバータ35.351間のノード
35.352にキャパシタ35.353の一方の電極が接続され、こ
れらのキャパシタ35.353の他方の電極が接地されている
回路で、接続されているインバータ35.351の個数は遅延
時間がΔTdとなるように決定しており、このインバータ
35.351の個数が多いほど遅延時間は大きくなる。
【００４２】次に以上のように構成された本実施例２の
パワーオンリセット信号発生回路35の動作について図10
および図11のタイミング図を用いて説明する。図10は外
部からの電源電位extVCCの立ち上がりが急な場合の本実
施例２のパワーオンリセット信号発生回路35の動作タイ
ミングを示しており、外部からの電源電位extVCCが図10
(a) に示すように時刻t1で接地電位から立ち上がり始
め、パワーオンリセット信号POR が図10(f) に示すよう
に時刻t3でほぼ5.0Vの“Ｈ”レベル電位に立ち上がり、
第１の信号発生回路35.1によって出力される信号S1が図
10(b) に示すように接地電位から立ち上がり、時刻t7で
第１の所定電位を越え、時刻t8 で5.0Vに達し、内部電源
電位発生回路33によって出力される内部電源電位intVCC
が図10(c)に示すように時刻t9で第２の所定電位を越
え、レベル検知回路35.31 によって出力されるレベル検
知信号LD1 が図10(d) に示すように時刻t10 でほぼ5.0V
の“Ｈ”レベル電位となるまでは実施例１の動作と同様
である。このレベル検知信号LD1 が図10(d) に示すよう
に時刻t10 でほぼ5.0Vの“Ｈ”レベル電位に立ち上がる
と、遅延回路35.35 によって図10(e) に示すように時刻
t10 から遅延時間ΔTd経った時刻t20 で接地電位0Vから
ほぼ5.0Vの“Ｈ”レベル電位に立ち上がるレベル検知遅
延信号LD2 が論理回路35.34 の第２の入力に接続された
遅延信号出力ノード35.36 に出力される。
【００４３】そして、論理回路35.34 の第１の入力およ
び第２の入力となる第１の信号発生回路35.1の出力信号
S1および遅延回路35.35 の出力信号であるレベル検知遅
延信号LD2 がともに“Ｈ”レベル電位となると、この論
理回路35.34 によってＰＯＲ出力ノード36に出力される
パワーオンリセット信号POR は、図10(f) に示すように
時刻t21 で接地電位に立ち下がる。
【００４４】また、図11は外部からの電源電位extVCCの
立ち上がりがゆるやかな場合の本実施例２のパワーオン
リセット信号発生回路35の動作タイミングを示してお
り、外部からの電源電位extVCCが図11(a) に示すように
時刻t1で接地電位から立ち上がり始め、パワーオンリセ
ット信号POR が図11(f) に示すように時刻t13 でほぼ5.
0Vの“Ｈ”レベル電位に立ち上がり、内部電源電位発生
回路33によって出力される内部電源電位intVCCが外部か
らの電源電位extVCCの立ち上がりに追随して立ち上がり
図11(c) に示すように時刻t14 で第２の所定電位を越
え、レベル検知回路35.31 によって出力されるレベル検
知信号LD1 が図11(d) に示すように時刻t15でほぼ5.0V
の“Ｈ”レベル電位となり、第１の信号発生回路35.1に
よって出力される信号S1が図11(b) に示すように接地電
位から立ち上がり始め時刻t16 で第１の所定電位を越
え、時刻t17 で5.0Vに達するまでは実施例１の動作と同
様である。この信号S1が図11(b) に示すように時刻t16
で接地電位から5.0Vへ立ち上がると、図11(d) に示すよ
うに時刻t15 でほぼ5.0Vの“Ｈ”レベル電位となるレベ
ル検知信号LD1 を受けた遅延回路35.35 によって、図11
(e) に示すように時刻t15から遅延時間ΔTdだけ少し遅
れた時刻t22 で接地電位0Vからほぼ5.0Vの“Ｈ”レベル
電位に立ち上がるレベル検知遅延信号LD2 が論理回路3
5.34 の第２の入力に接続された遅延信号出力ノード35.
36 に出力される。
【００４５】そして、論理回路35.34 の第１の入力およ
び第２の入力となる第１の信号発生回路35.1の出力信号
S1および遅延回路35.35 の出力信号であるレベル検知遅
延信号LD2 がともに図11(b) および(e) に示すように第
１の所定電位以上となると、この論理回路35.34 によっ
てＰＯＲ出力ノード36に出力されるパワーオンリセット
信号POR は、図11(f) に示すように時刻t23 で接地電位
に立ち下がる。
【００４６】上記した本発明の実施例２においては、実
施例１と同様に内部電源電位intV CC によって駆動される
内部回路34における、外部からの電源電位extVCC投入時
に電位が不定状態にあるノードが本実施例２のパワーオ
ンリセット信号POR を使用することで確実にリセットさ
れ、さらに遅延回路35.35 を設けたことにより、パワー
オンリセット信号POR が立ち上がってから立ち下がるま
での時間がわずかに実施例１以上になっており、より確
実に外部からの電源電位extVCC投入時に電位が不定状態
にあるノードがリセットされる。
【００４７】また、内部電源電位intVCCが第２の所定電
位に達した時刻からパワーオンリセット信号POR が立ち
下がる時刻までのリセット時間の長さは第１の信号発生
回路35.1によって出力される信号S1または内部電源電位
intVCCを受けてレベル検知回路35.31 によって出力され
るレベル検知信号LD1 を受けて遅延回路35.35 によって
出力されるレベル検知遅延信号LD2 のうち、“Ｈ”レベ
ルに立ち上がるのが遅いほうによって決まり、後者で決
まった場合は実施例１よりもわずかにリセット時間が長
くなるが、遅延回路35.35 によって決まっている遅延時
間ΔTdを短時間としているので、どちらで決まったとし
ても外部からの電源電位extVCCの立ち上がりがゆるやか
な場合にリセット時間が非常に長くなったりしない。
【００４８】実施例３． 図12は、本発明の実施例３を示すものであり、上記した
実施例１または実施例２のパワーオンリセット信号発生
回路35を外部からの電源電位投入時にＬＳＩ基板を接地
するための基板接地回路41に適用したものであり、図12
において41.1は外部電源電位ノード31と第６のノード4
1.2との間に接続されたキャパシタ、41.3はドレインが
第７のノード41.4に接続され、ソースが接地電位ノード
32に接続され、ゲートが第６のノード41.2に接続された
ｎチャネルＭＯＳトランジスタからなる放電用トランジ
スタ、41.5はソースが第６のノード41.2に接続され、ド
レインが第７のノード41.4に接続され、ゲートがＰＯＲ
出力ノード36に接続されたｐチャネルＭＯＳトランジス
タからなる伝達用トランジスタ、41.6は第７のノード4
1.4に接続された基板接続端で、ＬＳＩ基板に接続され
ている。42はバックゲート電位発生回路で、ＬＳＩ基板
から電荷を引き抜いてＬＳＩ基板の電位を例えば-3V の
バックゲート電位にしてラッチアップを防ぐためのもの
である。
【００４９】次に以上のように構成された本実施例３の
基板接地回路41の動作について説明する。まず、外部電
源電位ノード31に印加される外部からの電源電位extV CC
が投入され立ち上がると、キャパシタ41.1を介して放電
用トランジスタ41.3のゲートに接続されている第６のノ
ード41.2の電位が上昇し、放電用トランジスタ41.3が導
通状態となり、基板接続端41.6に接続された第７のノー
ド41.4と接地電位ノード32とが導通し、基板接続端41.6
を接地電位とする。この時、パワーオンリセット信号発
生回路35からのパワーオンリセット信号POR は外部から
の電源電位extV CC と共に立ち上がり、伝達用トランジス
タ41.5を非導通状態としているため第６のノード41.2と
第７のノード41.4との間は非導通となっている。
【００５０】その後パワーオンリセット信号発生回路35
内の第１の信号発生回路35.1によって出力される信号が
5.0Vより低いが“Ｈ”レベル電位の第１の所定電位を越
え、内部電源電位発生回路33から出力される内部電源電
位intV CC が3.3V以下の電位の第２の所定電位を越える
と、パワーオンリセット信号発生回路35により伝達用ト
ランジスタ41.5のゲートに接続されたＰＯＲ出力ノード
36に出力されるパワーオンリセット信号POR が立ち下が
り“Ｌ”レベル電位になると、伝達用トランジスタ41.5
が導通状態となり第６のノード41.2と第７のノード41.4
とが導通する。すると第６のノード41.2は伝達用トラン
ジスタ41.5、第７のノード41.4および放電用トランジス
タ41.3を介して接地電位ノード32に電気的に接続される
ため、第６のノード41.2の電位が下降してほぼ接地電位
となる。第６のノード41.2の電位がほぼ接地電位になる
と、放電用トランジスタ41.3が非導通状態となり、基板
接続端41.6はバックゲート電位発生回路42によってバッ
クゲート電位-3V となる。
【００５１】上記した本発明の実施例３においては、パ
ワーオンリセット信号発生回路35によって出力されるパ
ワーオンリセット信号POR が、外部からの電源電位投入
時から内部電源電位発生回路33によって出力される内部
電源電位intV CC が第２の所定電位以上になるまで立ち下
がらないので、その期間ＬＳＩ基板をほぼ接地電位にで
きるため、外部からの電源電位投入時に外部電源電位ノ
ード31とＬＳＩ基板との接合容量によってＬＳＩ基板の
電位が上がるのを防ぐことができるだけでなく、内部電
源電位発生回路33とＬＳＩ基板との接合容量によってＬ
ＳＩ基板の電位が上がるのも防ぐことができる。よって
接合容量によって接地電位から上がってしまったＬＳＩ
基板の電位をバックゲート電位-3V に下げるよりも、ほ
ぼ接地電位のままのＬＳＩ基板の電位をバックゲート電
位-3V に下げることで速やかにＬＳＩ基板の電位をバッ
クゲート電位-3V にすることができる。
【００５２】実施例４． 図13は本発明の実施例４を示すものであり、上記した実
施例１または実施例２のパワーオンリセット信号発生回
路35を内部電源電位発生回路33に適用して出力を安定化
させたものであり、図13において33.1は外部からの電源
電位extV CC を受けて一定電位を出力する一定電位発生回
路で、ソースが外部電源電位ノード31に接続され、ドレ
インが一定電位を出力する一定電位出力ノード33.12 に
接続されたｐチャネルＭＯＳトランジスタ33.11 と、一
定電位出力ノード33.12 と接地電位ノード32との間に接
続された第１の抵抗33.13 と、外部からの電源電位extV
CC を受けてｐチャネルＭＯＳトランジスタ33.11 のゲー
ト電位となる電位を出力し、外部からの電源電位extV CC
が変動したときに一定電位出力ノード33.12 から出力さ
れる電位が一定電位となるように外部電源電位ノード31
と一定電位出力ノード33.12 との間に流れる電流を一定
にすべくｐチャネルＭＯＳトランジスタ33.11 のゲート
電位を変動させるゲート電位制御回路33.14 とで構成さ
れている。
【００５３】このゲート電位制御回路33.14 は、ソース
が外部電源電位ノード31に接続され、ドレインが第１の
ノード33.142に接続され、ゲートが出力ノード33.143に
接続されたｐチャネルＭＯＳトランジスタ33.141と、ド
レインが第１のノード33.142に接続され、ソースが接地
電位ノード32に接続され、ゲートが第２のノード33.145
に接続されたｎチャネルＭＯＳトランジスタ33.141と、
外部電源電位ノード31と出力ノード33.143との間に接続
された第２の抵抗33.146と、ソースが出力ノード33.143
に接続され、ドレインが第２のノード33.145と接続して
いる第３のノード33.148に接続され、ゲートが第１のノ
ード33.142に接続されたｐチャネルＭＯＳトランジスタ
33.147と、ドレインが第３のノード33.148に接続され、
ソースが接地電位ノード32に接続され、ゲートが第３の
ノード33.148およびｎチャネルＭＯＳトランジスタ33.1
44のゲートに接続している第２のノード33.145に接続さ
れ、ｎチャネルＭＯＳトランジスタ33.144とカレントミ
ラー回路を構成するｎチャネルＭＯＳトランジスタ33.1
49とで構成されている。
【００５４】33.2は一定電位発生回路33.1から出力され
る一定電位を逆相入力側に受け正相入力側の電位と逆相
入力側の電位との電位差に差動利得を乗じた電位を出力
する、外部からの電源電位extV CC で駆動する差動増幅回
路、33.3はソースが外部電源電位ノード31に接続され、
ドレインが内部電源電位intV CC を出力している内部電源
電位出力端51に接続された内部電位ノード33.4に接続さ
れ、ゲートが差動増幅回路33.2の出力側と接続されたｐ
チャネルＭＯＳトランジスタ33.31 からなるドライバ
で、外部からの電源電位extV CC が変動しても内部電源電
位intV CC が一定になるように外部電源電位ノード31と内
部電位ノード33.4との間に流れる電流を一定にしてい
る。33.5は内部電位ノード33.4と接地電位ノード32との
間に直列に接続された第３の抵抗33.51 および第４の抵
抗33.52 からなるレベルシフタで、これら第３の抵抗3
3.51 および第４の抵抗33.52 との間のレベルシフトノ
ード33.53 の電位が差動増幅回路33.2の正相入力側に入
力される。なお、内部電源電位発生回路33は一定電位発
生回路33.1、差動増幅回路33.2、ドライバ33.3およびレ
ベルシフタ33.5によって構成されている。
【００５５】52は外部からの電源電位extV CC およびパワ
ーオンリセット信号発生回路35からのパワーオンリセッ
ト信号POR を受けて、外部からの電源電位extV CC が5.0V
にもかかわらず、内部電源電位intV CC がほぼ接地電位に
なってしまったときに内部電源電位intV CC を3.3Vに復帰
させるために一定電位発生回路33.1のゲート電位制御回
路33.14 における第３のノード33.148の電位を上昇させ
る内部電源電位復帰回路で、外部からの電源電位extV CC
により駆動し、実施例１または実施例２のパワーオンリ
セット信号発生回路35からＰＯＲ出力ノード36に出力さ
れるパワーオンリセット信号POR を受けて、このパワー
オンリセット信号POR の反転信号を出力するインバータ
52.1と、ソースが外部電源電位ノード31に接続され、ド
レインが一定電位発生回路33.1のゲート電位制御回路3
3.14 における第３のノード33.148に接続され、ゲート
がインバータの出力側に接続されたｐチャネルＭＯＳト
ランジスタ52.2とで構成されている。
【００５６】次に以上のように構成された本実施例４の
動作について説明する。まず、外部電源電位ノード31に
印加される外部からの電源電位extV CC が5.0Vに達して十
分な時間が経過すると、差動増幅回路33.2の逆相入力側
に一定電位発生回路33.1からの一定電位が入力され、差
動増幅回路33.2の正相入力側にレベルシフタ33.5のレベ
ルシフトノード33.53 からの、一定電位発生回路33.1か
らの一定電位よりわずかに高い電位が入力される。差動
増幅回路33.2は、レベルシフトノード33.53 からの電位
と一定電位発生回路33.1からの一定電位との電位差に差
動利得を乗じた電位を、ドライバ33.3のｐチャネルＭＯ
Ｓトランジスタ33.31 のゲートに出力し、外部電源電位
ノード31と内部電位ノード33.4との間に流れる電流が一
定になるようにｐチャネルＭＯＳトランジスタ33.31 の
導通度が制御されるため、内部電源電位出力端51に接続
された内部電位ノード33.4には一定の電位が現われるこ
とになる。
【００５７】例えば、外部からの電源電位extV CC が5.0V
より上がると、内部電源電位出力端51に接続された内部
電位ノード33.4の電位intV CC が3.3Vより上がり、差動増
幅回路33.2の正相入力側に接続されたレベルシフタ33.5
のレベルシフトノード33.53の電位も上がる。その結
果、差動増幅回路33.2からの出力電位も上昇するため、
ｐチャネルＭＯＳトランジスタ33.31 の導通度は低く、
つまり抵抗値が大きくなるので、外部電源電位ノード31
と内部電位ノード33.4との間に流れる電流が小さくな
り、内部電位ノード33.4の電位が3.3Vに下がる。逆に外
部からの電源電位extV CC が5.0Vより下がると、内部電源
電位出力端51に接続された内部電位ノード33.4の電位が
3.3Vより下がり、差動増幅回路33.2の正相入力側に接続
されたレベルシフタ33.5のレベルシフトノード33.53 の
電位も下がる。その結果、差動増幅回路33.2からの出力
電位も下降するため、ｐチャネルＭＯＳトランジスタ3
3.31 の導通度は高く、つまり抵抗値が小さくなるの
で、外部電源電位ノード31と内部電位ノード33.4との間
に流れる電流が大きくなり内部電位ノード33.4の電位が
3.3Vに上がる。
【００５８】この様に、内部電源電位出力端51に内部電
位となる3.3Vが出力されていると、パワーオンリセット
信号発生回路35からの出力は“Ｌ”レベル、インバータ
52.1の出力は“Ｈ”レベルとなっているため、ｐチャネ
ルＭＯＳトランジスタ52.2は非導通状態である。従っ
て、内部電源電位復帰回路52はゲート電位制御回路33.1
4 に何ら影響を与えない。
【００５９】今、例えばノイズなどの原因により、ゲー
ト電位制御回路33.14 の第１のノード33.142の電位が上
がったとする。すると、この第１のノード33.142にゲー
トが接続されたｐチャネルＭＯＳトランジスタ33.147が
非導通状態となるために、第２のノード33.145および第
３のノード33.148の電位がｎチャネルＭＯＳトランジス
タ33.149を介してほぼ接地電位となり、ｎチャネルＭＯ
Ｓトランジスタ33.144および33.149が非導通状態とな
る。しかも、ｐチャネルＭＯＳトランジスタ33.147が非
導通状態となることで出力ノード33.143の電位が外部か
らの電源電位extV CC に等しくなる。出力ノード33.143に
ゲートが接続されたｐチャネルＭＯＳトランジスタ33.1
41および33.11 が非導通状態となり、差動増幅回路33.2
の逆相入力側に接続された一定電位出力ノード33.12 の
電位は接地電位となる。その結果、差動増幅回路33.2か
らの出力電位は上昇し、ゲートにこの出力電位を受ける
ｐチャネルＭＯＳトランジスタ33.31 は非導通状態とな
るため、内部電源電位出力端51に接続された内部電位ノ
ード33.4の電位は接地電位となる。もし内部電源電位復
帰回路52の出力側が一定電位発生回路33.1内のゲート電
位制御回路33.14 の第３のノード33.148に接続されてい
なければ、内部電源電位intV CC はほぼ接地電位のままで
安定してしまい、外部からの電源電位extV CC を切って再
び投入するまで内部電源電位intV CC は3.3Vに上がらな
い。
【００６０】しかし、内部電源電位復帰回路52の出力側
が一定電位発生回路33.1内のゲート電位制御回路33.14
の第３のノード33.148に接続されていることにより、上
記のように内部電源電位intV CC がほぼ接地電位となる
と、パワーオンリセット信号発生回路35によってインバ
ータ52.1の入力側に接続されたＰＯＲ出力ノード36に出
力されるパワーオンリセット信号POR が立ち上がり、イ
ンバータ52.1によってｐチャネルＭＯＳトランジスタ5
2.2のゲート電位が下げられ、“Ｌ”レベルになる。す
ると、このｐチャネルＭＯＳトランジスタ52.2が導通状
態となって外部電源電位ノード31とゲート電位制御回路
33.14 の第３のノード33.148とが導通し、ｎチャネルＭ
ＯＳトランジスタ33.144および33.149のゲートに接続し
ているこの第３のノード33.148の電位が上昇し、これら
ｎチャネルＭＯＳトランジスタ33.144および33.149が導
通状態となり、第１のノード33.142と接地電位ノード32
が導通し、ｐチャネルＭＯＳトランジスタ33.147のゲー
トに接続された第１のノード33.142の電位はノイズなど
の原因によって上昇された電位から低下する。
【００６１】第１のノード33.142の電位が低下すること
によってｐチャネルＭＯＳトランジスタ33.147が導通状
態となり、出力ノード33.143の電位がｐチャネルＭＯＳ
トランジスタ33.147およびｎチャネルＭＯＳトランジス
タ33.149を介して接地電位に向かって外部からの電源電
位extV CC から下がる。その結果、ｐチャネルＭＯＳトラ
ンジスタ33.141および33.11 が導通状態となり、一定電
位発生回路33.1は一定電位を出力し始めるので、内部電
源電位intV CC が復帰する。
【００６２】上記した本発明の実施例４においては、ゲ
ート電位制御回路33.14 の第１のノード33.142の電位が
ノイズなどの原因によって上昇して第３のノード33.148
が接地電位となり内部電源電位intV CC がほぼ接地電位と
なっても上記のようにこの内部電源電位intV CC を受けて
いるパワーオンリセット信号発生回路35によって出力さ
れるパワーオンリセット信号POR が立ち上がり、第３の
ノード33.148の電位が上昇し、第１のノード33.142の電
位が下がって外部からの電源電位extV CC を切らなくても
内部電源電位intV CC が復帰する。
【００６３】
【発明の効果】以上のようにこの発明によれば、内部電
位が第３の電位になるのに応じて所定レベルから接地電
位に変化するパワーオンリセット信号を発生する第２の
信号発生手段を有するパワーオンリセット信号発生回路
を備えるので、確実に内部回路のリセットをおこなえる
パワーオンリセット信号発生回路を備える半導体集積回
路を得ることができるという効果がある。
【００６４】また、第２の信号発生手段を内部電位が第
３の電位になって遅延時間遅れてパワーオンリセット信
号を所定レベルから接地電位に変化させるものとしたの
で、より一層リセットが確実におこなえるパワーオンリ
セット信号発生回路を備える 半導体集積回路を得ること
ができるという効果がある。
【００６５】また、パワーオンリセット信号が所定レベ
ルのとき、接地電位ノードと半導体基板とを導通させる
基板接地回路を備えるので、半導体基板の電位上昇が抑
制される半導体集積回路を得ることができるという効果
がある。
【００６６】また、内部電位が接地電位になると所定ノ
ードに電源電位を与える内部電位復帰手段を備えるの
で、安定して内部電位が供給される半導体集積回路を得
ることができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の実施例１を示すブロック図である。
【図２】 本発明の実施例１の第１の信号発生回路の一
例を示す回路図である。
【図３】 本発明の実施例１のレベル検知回路の一例を
示す回路図である。
【図４】 外部からの電源電位の立ち上がりが急な場合
の実施例１の動作タイミングを示すタイミング図であ
る。
【図５】 本発明の実施例１の第１の信号発生回路の動
作タイミングを示すタイミング図である。
【図６】 本発明の実施例１のレベル検知回路の動作タ
イミングを示すタイミング図である。
【図７】 外部からの電源電位の立ち上がりがゆるやか
な場合の実施例１の動作タイミングを示すタイミング図
である。
【図８】 本発明の実施例２を示すブロック図である。
【図９】 本発明の実施例２の遅延回路の一例を示す回
路図である。
【図１０】 外部からの電源電位の立ち上がりが急な場
合の実施例２の動作タイミングを示すタイミング図であ
る。
【図１１】 外部からの電源電位の立ち上がりがゆるや
かな場合の実施例２の動作タイミングを示すタイミング
図である。
【図１２】 本発明の実施例３を示すブロック図であ
る。
【図１３】 本発明の実施例４を示すブロック図であ
る。
【図１４】 従来のパワーオンリセット信号発生回路を
示す回路図である。
【図１５】 従来のパワーオンリセット信号発生回路の
動作タイミングを示すタイミング図である。
【図１６】 電位が不定状態にあるノードの一例を示す
フリップフロップ回路を示す回路図である。
【図１７】 従来のパワーオンリセット信号発生回路を
内部電源電位発生回路を備えた半導体集積回路に用いた
ときの外部からの電源電位の立ち上がりが急な場合の動
作タイミングを示すタイミング図である。
【図１８】 従来のパワーオンリセット信号発生回路を
内部電源電位発生回路を備えた半導体集積回路に用いた
ときの外部からの電源電位の立ち上がりがゆるやかな場
合の動作タイミングを示すタイミング図である。
【符号の説明】30 半導体集積回路 32 接地電位ノード 33 内部電源電位発生回路 33.148 第３のノード 34 内部回路 35 パワーオンリセット信号発生回路 35.1 第１の信号発生回路 35.3 第２の信号発生回路 41 基板接地回路 52 内部電源電位復帰回路

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源電位を受け、この電源電位の接地電
    位から第１の電位への変化開始時点より所定時間遅れて
    接地電位から第２の電位へ変化する第１の信号を出力す
    る第１の信号発生手段と、 前記電源電位を受けて前記第１の電位および前記接地電
    位と異なる第３の電位である内部回路のための内部電位
    を出力する内部電位発生手段からの前記内部電位および
    前記第１の信号発生手段からの前記第１の信号を受け、
    前記電源電位の前記接地電位から前記第１の電位への変
    化に基づいて接地電位から所定レベルに変化し、前記第
    １の信号が前記第２の電位になり前記内部電位が第３の
    電位になるのに応じて前記所定レベルから接地電位に変
    化するパワーオンリセット信号を発生する第２の信号発
    生手段とを有するパワーオンリセット信号発生回路を備
    える半導体集積回路。
  2. 【請求項２】 第２の信号発生手段は、内部電位が第３
    の電位になって遅延時間遅れてパワーオンリセット信号
    を所定レベルから接地電位に変化させる請求項１記載の
    半導体集積回路。
  3. 【請求項３】 第３の電位は正の電位であり、 パワーオンリセット信号が所定レベルのとき、接地電位
    が与えられる接地電位ノードと半導体基板とを導通させ
    る基板接地回路をさらに備える請求項１または請求項２
    記載の半導体集積回路。
  4. 【請求項４】 内部電位発生手段は、所定のノードを有
    し、この所定のノードが接地電位となると内部電位が接
    地電位となり、 前記内部電位に応答し、前記内部電位が接地電位になる
    と前記所定ノードに電源電位を与える内部電位復帰手段
    をさらに備える請求項１、２または３に記載の半導体集
    積回路。
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