KR100761371B1

KR100761371B1 - 액티브 드라이버

Info

Publication number: KR100761371B1
Application number: KR1020060059857A
Authority: KR
Inventors: 변상진; 윤석철
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-06-29
Filing date: 2006-06-29
Publication date: 2007-09-27
Also published as: US20080012629A1; US7619946B2

Abstract

본 발명은 테스트 동작시 안정적인 전위레벨을 유지하는 내부전압을 생성하기 위한 액티브 드라이버에 관한 것으로서, 내부전압 공급노드와, 노멀 동작시 제1전위레벨을 갖는 내부전압을 생성하여 상기 내부전압 공급노드로 제공하는 내부전압 생성수단, 및 테스트 동작시 상기 내부전압 공급노드로 상기 제1전위레벨보다 높은 제2전위레벨을 갖는 외부전압을 드라이빙하는 테스트 내부전압 드라이빙 수단을 포함한다.

테스트, 액티브 드라이버, 코어전압

Description

액티브 드라이버{ACTIVE DRIVER}

도 1은 종래의 기술에서 코어전압(VCORE)을 생성하는 장치를 도시한 블럭도.

도 2는 도 1에서 도시된 코어전압 액티브 드라이버를 상세히 도시한 회로도.

도 3은 본 발명의 실시예에 따라 코어전압(VCORE)을 생성하는 장치를 도시한 블럭도.

도 4는 본 발명의 실시예에 따라 도 3에서 도시된 코어전압 액티브 드라이버(300)를 상세히 도시한 회로도.

도 5는 도 4에서 도시된 드라이빙 제어부에서 입/출력 신호의 논리레벨이 변동하는 것을 도시한 타이밍 다이어그램.

도 6은 종래의 기술과 본 발명의 실시예에 따른 코어전압의 변동을 비교하여 도시한 그래프.

도 7은 본 발명의 다른 실시예에 따라 도 3에서 도시된 코어전압 액티브 드라이버(300)를 상세히 도시한 회로도.

*도면의 주요 부분에 대한 부호의 설명.

300 : 코어전압 액티브 드라이버.

320 : 코어전압 생성부.

340 : 테스트 코어전압 드라이빙부.

342 : 드라이빙부.

344 : 드라이빙 제어부.

본 발명은 내부전압을 생성하기 위한 액티브 드라이버에 관한 것으로, 특히 테스트 동작시 안정적인 전위레벨을 유지하는 내부전압을 생성하기 위한 액티브 드라이버에 관한 것이다.

DRAM 내에서 내부전압을 공급받는 주변회로나 메모리 어레이 등은 동작모드에 따른 부하의 변동이 심하기 때문에 안정된 동작을 보이는 회로를 설계하기가 어렵다. 때문에, DRAM의 셀(cell), 서브 워드라인 드라이버(Sub Word line Driver), 센스앰프(sense amplifier), X-디코더(X-Decorder) 및 Y-디코더(Y-Decorder)의 동작에 사용되는 코어전압(VCORE)의 경우 동작모드에 따라 스텐바이 드라이버와 액티브 드라이버를 구분하여 사용한다.

도 1은 종래의 기술에서 코어전압(VCORE)을 생성하는 장치를 도시한 블럭도이다.

도 1을 참조하면, 종래의 기술에서 코어전압(VCORE)을 생성하는 장치는 외부 전압(VDD)과 접지전압(VSS)을 입력받아 기준전압(VREF)을 생성하는 기준전압 생성부(10), 기준전압(VREF)에 따라서 코어전압(VCORE)을 생성하지만, 메모리가 프리차지(precharge) 상태일 때 동작하는 코어전압 스탠바이 드라이버(20), 및 기준전압(VREF)에 따라서 코어전압(VCORE)을 생성하지만, 메모리가 액티브(active) 상태일 때 동작하는 코어전압 액티브 드라이버(30)를 구비한다.

먼저, 코어전압 액티브 드라이버(30)는 액티브 신호(ACT)에 응답하여 동작한다.

여기서, 액티브 신호(ACT)가 활성화되는 것이 의미하는 동작은 DRAM의 워드라인이 인에이블된 상태에서 실시되는 센싱동작을 의미하므로, 센싱동작에 의해 센스 앰프에서 많은 전류를 소모한다는 것을 의미한다. 즉, 코어전압(VCORE)의 전위레벨이 하강할 수 있으므로 용량이 큰 트랜지스터를 사용한 코어전압 액티브 드라이버(30)가 동작 되어야한다.

마찬가지로, 코어전압 스탠바이 드라이버(20)는 프리차지 신호(PRECHARGE)에 응답하여 동작한다.

여기서, 프리차지 신호(PREHAREG)가 활성화되는 것이 의미하는 동작은 DRAM의 프리차지 동작을 의미하므로, 많은 전류를 사용하지 않는다. 때문에, 용량이 작은 트랜지스터를 사용한 코어전압 스탠바이 드라이버(20)가 사용되어야 필요없는 전류가 소모되는 것을 방지할 수 있다.

도 2는 도 1에서 도시된 코어전압 액티브 드라이버(30)를 상세히 도시한 회로도이다.

도 2를 참조하면, 코어전압 액티브 드라이버(30)는 액티브 신호(ACT)가 로직'하이'(High)로 활성화되고, 기준전압(VREF)가 입력되면 코어전압(VCORE)를 생성하는 비교기를 포함한다.

즉, 액티브 신호(ACT)가 로직'하이'(High)로 활성화되면, PMOS트랜지스터인 P2와 P5 및 P7은 턴 오프(turn Off)되고, NMOS트랜지스터인 N3와 N7은 턴 온(turn On)되어 코어전압 액티브 드라이버(30)가 동작하기 시작한다.

코어전압 액티브 드라이버(30)의 동작이 시작되면, 하프코어전압(Half_VCORE)의 전위레벨에 따라 두 가지 상태로 동작한다.

여기서, 하프코어전압(Half_VCORE)은 코어전압 액티브 드라이버(30)에서 출력되는 코어전압(VCORE)을 저항소자인 PD1과 PD2의 저항값에 따라 분배한 전압을 의미하며, 만약 PD1과 PD2가 같은 저항값이면 코어전압(VCORE)의 전위레벨을 반으로 나눈 것과 같은 전위레벨을 갖는다.

먼저, 코어전압 액티브 드라이버(30)가 초기상태이므로 하프코어전압(Half_VCORE)의 전위레벨이 기준전압(VREF)의 전위레벨보다 낮은 경우를 설명해보면 다음과 같다. 물론, 하프코어전압(Half_VCORE)의 전위레벨이 NMOS트랜지스터인 N4의 문턱 전압(Vt)보다는 높은 전압이라고 가정한다. 또한, 비교기의 두 입력단이며 NMOS트랜지스터인 N2와 N4는 크기가 동일한 트랜지스터하고 가정한다.

하프코어전압(Half_VCORE)의 전위레벨이 기준전압(VREF)의 전위레벨보다 낮으므로 NMOS트랜지스터인 N2에 걸리는 게이트-소스전압(VGS)이 N4에 걸리는 게이트-소스전압(VGS)보다 높은 전위레벨을 갖는다. 즉, L노드의 전압하강이 R노드의 전 압하강보다 크게 일어난다. L노드의 전압하강은 PMOS트랜지스터인 P1을 턴 온(turn On) 시키게 되고, P1을 통해 공급되는 외부전압(VDD)은 NMOS트랜지스터인 N5를 턴 온(turn On) 시키게 된다. 마찬가지로 R노드의 전압하강도 PMOS트랜지스터인 P6를 턴 온(turn On) 시키지만, L노드의 전압하강에 의해 턴 온(turn On) 된 N5보다는 적게 턴 온(turn On) 되므로 P6의 전하공급력은 N5보다 작다.

전술한 일련의 동작으로 인해 드라이빙 노드(DRV)는 로직'로우'(Low)가 되고, 이로 인해 PMOS트랜지스터인 P8이 턴 온(turn On)되어 코어전압(VCORE)의 전위레벨을 상승시키게 된다. 이렇게 전위레벨이 상승한 코어전압(VCORE)은 하프코어전압(Half_VCORE)의 전위레벨이 기준전압(VREF)의 전위레벨보다 높아질 때까지 계속된다.

그리고, 하프코어전압(Half_VCORE)의 전위레벨이 기준전압(VREF)의 전위레벨보다 높은 경우를 설명해보면 다음과 같다.

하프코어전압(Half_VCORE)의 전위레벨이 기준전압(VREF)의 전위레벨보다 높으므로 NMOS트랜지스터인 N2에 걸리는 게이트-소스전압(VGS)이 N4에 걸리는 게이트-소스전압(VGS)보다 낮은 전위레벨을 갖는다. 즉, L노드의 전압하강이 R노드의 전압하강보다 작게 일어난다. R노드의 전압하강은 PMOS트랜지스터인 P6를 턴 온(turn On) 시키게 된다. 마찬가지로 L노드의 전압하강도 PMOS트랜지스터인 P1을 턴 온(turn On) 시키게 되고, P1을 통해 공급되는 외부전압(VDD)은 NMOS트랜지스터인 N5를 턴 온(turn On) 시키지만, R노드의 전압하강에 의해 턴 온(turn On) 된 P6보다는 적게 턴 온(turn On) 되므로 N5의 전하공급력은 P6보다 작다.

전술한 일련의 동작으로 인해 드라이빙 노드(DRV)는 로직'하이'(High)가 되고, 이로 인해 PMOS트랜지스터인 P8이 턴 오프(turn Off)되어 외부전압(VDD)를 코어전압 액티브 드라이버(30)의 출력단에 공급하지 않는다. 그리고 전술한 동작은 하프코어전압(Half_VCORE)의 전위레벨이 기준전압(VREF)의 전위레벨보다 낮아질 때까지 계속된다.

그리고, 종래의 기술에서 코어전압 스탠바이 드라이버(20)와 코어전압 액티브 드라이버(30)의 차이는 사용되는 트랜지스터의 사이즈가 다를 뿐이므로 코어전압 스탠바이 드라이버(20)의 동작은 전술한 코어전압 액티브 드라이버(30)의 동작과 동일하다.

DRAM이 노멀모드로 동작하는 경우에 코어전압(VCORE)을 가장 많이 소모하는 경우는 다음과 같다.

모든 메모리 뱅크(Bank)의 워드라인(Word line)을 액티브(Active)시킨 상황에서 한 개의 메모리 뱅크(Bank)씩 tCCD(column address to column address delay : 칼럼 어드레스가 인가된 후 지연되는 시간)라는 시간간격을 가지고, 복수 개의 비트라인(bit line) 들을 번갈아 가며 인에이블 시킨 후에 라이트(write) 동작을 수행하면 된다.

즉, 코어전압 액티브 드라이버(30)의 구동 능력은 전술한 상황에 맞게 설계를 하게 된다.

하지만, DRAM을 생산하는 과정에서 DRAM을 테스트하는 시간은 DRAM의 단가에 많은 영향을 미치기 때문에 테스트 시간을 최소화하는 방향으로 진행하게 된다. 즉, DRAM이 테스트모드로 동작하는 경우에 코어전압(VCORE)을 가장 많이 소모하는 경우는 다음과 같아서 DRAM이 노멀모드로 동작하는 경우에 코어전압(VCORE)을 가장 많이 소모하는 경우에 비해서 더 많은 코어전압(VCORE)을 소모한다.

DRAM이 테스트모드로 동작하는 경우에는 모든 메모리 뱅크(Bank)의 워드라인(Word line)을 액티브(Active)시킨 상황에서 한번에 모든 메모리 뱅크(Bank)를 tCCD라는 시간간격을 가지고, 복수 개의 비트라인(bit line) 들을 번갈아 가며 인에이블 시킨 후에 라이트(write) 동작을 수행한다.

이러한 경우, 종래의 코어전압 액티브 드라이버(30)의 구동 능력으로서는 테스트동작에 필요한 코어전압(VCORE)을 공급할 수 없다.

이렇게 코어전압(VCORE)의 소모량이 코어전압 액티브 드라이버(30)의 구동 능력보다 클 경우 코어전압(VCORE)의 전위레벨을 일정하게 유지하지 못하는 상황이 발생하여 메모리 장치의 오동작을 유발할 수 있다.

또한, DRAM 테스트 동작의 신뢰성이 많이 떨어져서 생산 단가를 높이게 되는 문제점이 발생한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 테스트 동작으로 인해 사용하는 전류량이 증가하는 경우에도 안정적인 전위레벨을 유지하는 내부전압을 생성하는 액티브 드라이버를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 내부전압 공급노드; 노멀 동작시 제1전위레벨을 갖는 내부전압을 생성하여 상기 내부전압 공급노드로 제공하는 내부전압 생성수단; 및 테스트 동작시 상기 내부전압 공급노드로 상기 제1전위레벨보다 높은 제2전위레벨을 갖는 외부전압을 드라이빙하는 테스트 내부전압 드라이빙 수단을 포함하는 액티브 드라이버를 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 실시예에 따라 코어전압(VCORE)을 생성하는 장치를 도시한 블럭도이다.

도 3을 참조하면, 도 1에서 도시된 종래 기술의 코어전압(VCORE) 생성장치와 본 발명의 코어전압(VCORE) 생성장치 다음과 같은 공통점과 차이점이 있다.

먼저, 외부전압(VDD)과 접지전압(VSS)을 입력받아 기준전압(VREF)을 생성하는 기준전압 생성부(100)는 본 발명의 코어전압(VCORE) 생성장치와 종래 기술의 코어전압(VCORE) 생성장치가 일치한다.

그리고, 기준전압(VREF)에 따라서 코어전압(VCORE)을 생성하지만, 메모리가 프리차지(precharge) 상태일 때 동작하는 코어전압 스탠바이 드라이버(200) 역시 본 발명의 코어전압(VCORE) 생성장치와 종래 기술의 코어전압(VCORE) 생성장치가 일치한다.

그리고, 기준전압(VREF)에 따라서 코어전압(VCORE)을 생성하지만, 메모리가 액티브(active) 상태일 때 동작하는 코어전압 액티브 드라이버(300)는 본 발명의 코어전압(VCORE) 생성장치에서 테스트 동작 상황임을 알리는 테스트 인에이블 신호(TPARA)와 테스트가 동작하는 것을 알리는 테스트 동작신호(WT : 도 2에서는 라이트(Write) 동작이 수행되는 것을 가정한다.)가 종래 기술의 코어전압(VCORE) 생성장치에 비에 추가로 입력된다.

도 4는 본 발명의 실시예에 따라 도 3에서 도시된 코어전압 액티브 드라이버(300)를 상세히 도시한 회로도이다.

도 4를 참조하면, 본 발명의 실시예에 따른 코어전압 액티브 드라이버(300)는 코어전압 공급노드(IS_NODE)와, 노멀 동작시 제1전위레벨을 갖는 코어전압(VCORE)을 생성하여 코어전압 공급노드(IS_NODE)로 제공하는 코어전압 생성부(320) 및 테스트 동작시 코어전압 공급노드(IS_NODE)로 제1전위레벨보다 높은 제2전위레벨을 갖는 외부전압(VDD)을 드라이빙하는 테스트 코어전압 드라이빙부(340)을 포함한다.

여기서, 테스트 코어전압 드라이빙부(340)는, 코어전압 공급노드(IS_NODE)에 접속되어 외부전압(VDD)을 드라이빙하는 드라이빙부(342), 및 원하는 테스트 동작구간 - 여기서는 테스트 동작신호(WT)에 의해 수행되는 라이트(write) 동작 - 에서 외부전압(VDD)이 드라이빙되도록 드라이빙부(342)를 제어하는 드라이빙 제어 부(344)를 포함한다.

여기서, 테스트 코어전압 드라이빙부(340)의 구성요소 중 드라이빙부(342)는, 게이트(gate)로 입력받은 드라이빙 제어부의 출력신호(WT_Pulse)에 응답하여 소스-드레인(source-drain) 경로에 접속된 외부전압(VDD)과 코어전압 공급노드(IS_NODE)가 연결되는 것을 제어하는 PMOS트랜지스터(PMOS)를 구비한다.

또한, 테스트 코어전압 드라이빙부(340)의 구성요소 중 드라이빙 제어부(344)는, 테스트 인에이블 신호(TPARA)와 테스트 동작신호(WT)가 활성화된 테스트 동작구간에서 드라이빙 제어부의 출력신호(WT_Pulse)를 원하는 시간만큼 토글링(toggling)함으로써 드라이빙부(342)를 제어한다.

그리고, 테스트 코어전압 드라이빙부(340)의 구성요소 중 드라이빙 제어부(344)는 테스트 동작신호(WT)를 원하는 시간만큼 지연하여 출력하는 제1지연부(DELAY 1)과, 제1지연부(DELAY 1)의 출력신호를 반전하여 출력하는 제1인버터(INV1)과, 테스트 동작신호(WT)를 일 입력으로 받고, 제1인버터(INV1)의 출력신호를 이 입력으로 받아 출력하는 제1앤드게이트(AND1)와, 제1앤드게이트(AND1)의 출력신호를 반전하여 출력하는 제2인버터(INV2), 및 테스트 인에이블 신호(TPARA)를 일 입력으로 받고, 제2인버터(INV2)의 출력신호를 이 입력으로 받아 드라이빙 제어부의 출력신호(WT_Pulse)로서 출력하는 제2앤드게이트(AND2)를 구비한다.

전술한 드라이빙 제어부(344)는 테스트 동작이 수행되는 순간에 원하는 시간만큼 드라이빙부(342)를 활성화시킨다. 즉, 테스트 동작신호(WT)가 로직'하이'(High)로 활성화되는 순간부터 원하는 시간 흐를 때까지 드라이빙 제어부의 출 력신호(WT_Pulse)는 활성화된다.

여기서, 원하는 시간은 복수 개의 테스트 동작 중 본 발명의 기술을 적용하길 원하는 테스트 동작의 종류에 따라 설계자에 의해 달라질 수 있다.

도 5는 도 4에서 도시된 드라이빙 제어부(344)에서 입/출력 신호의 논리레벨이 변동하는 것을 도시한 타이밍 다이어그램이다.

도 5를 참조하면, 먼저, 테스트 동작 상황임을 알리는 테스트 인에이블 신호(TPARA)와 액티브 코어전압 드라이버(300)의 동작시키는 액티브 신호(ACT)가 활성화 되었을 때, 테스트 동작신호(WT)가 토글링(toggling)하면, 테스트 동작신호(WT)가 로직'하이'(High)로 활성화되는 순간부터 원하는 시간만큼 드라이빙 제어부의 출력신호(WT_Pulse)가 활성화되는 것을 알 수 있다.

도 6은 종래의 기술과 본 발명의 실시예에 따른 코어전압의 변동을 비교하여 도시한 그래프이다.

도 6을 참조하면, 종래의 기술에 따른 코어전압(VCORE)은 테스트 동작신호(WT)가 활성화되어 테스트 동작이 수행될 때마다 감소된 전위레벨이 프리차지(precharge) 동작에서 원래 전위레벨까지 회복되지 못하는 것을 알 수 있다. 즉, 테스트 시간(Test Time)이 흐를수록 더욱 낮은 전위레벨이 된다.

반면에, 본 발명의 실시예에 따른 코어전압(VCORE)은 테스트 동작신호(WT)가 활성화되어 테스트 동작이 수행될 때마다 전위레벨이 순간적으로 감소하기는 하지만, 감소된 전위레벨이 프리차지(precharge) 동작에서 원래 전위레벨까지 회복되는 것을 알 수 있다. 즉, 테스트 시간(Test Time)이 길어져도 코어전압(VCORE)은 항상 일정한 전위레벨을 유지할 수 있다.

도 7은 본 발명의 다른 실시예에 따라 도 3에서 도시된 코어전압 액티브 드라이버(300)를 상세히 도시한 회로도이다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 코어전압 액티브 드라이버(300)의 상세 회로는 도 4에 도시된 본 발명의 실시예에 따른 코어전압 액티브 드라이버(300)의 상세 회로와 거의 유사하므로 다른 점만 설명하기로 하겠다.

첫째, 테스트 코어전압 드라이빙부(340)의 구성요소 중 드라이빙부(342)는 게이트(gate)로 입력받은 드라이빙 제어부(344)의 출력신호에 응답하여 드레인-소스(drain-source) 경로에 접속된 외부전압(VDD)과 내부전압 공급노드(IS_NODE)가 연결되는 것을 제어하는 NMOS트랜지스터(NMOS)를 구비한다. 다른 점은 도 4에 도시된 본 발명의 실시예서는 PMOS트랜지스터(PMOS)를 구비했었다.

둘째, 테스트 코어전압 드라이빙부(340)의 구성요소 중 드라이빙 제어부(344)는, 드라이빙부(342)가 PMOS트랜지스터(PMOS)에서 NMOS트랜지스터(NMOS)로 바뀐 것을 보상하기 위해 출력단에 인버터(INV5)를 더 구비한다.

전술한 본 발명의 실시예 및 다른 실시예에서는 코어전압(VCORE)을 생성하는 것을 예를 들어 설명했지만, 코어전압(VCORE) 대신에 페리전압(Vperi)을 생성하는데에도 본 발명의 기술이 사용될 수 있다.

또한, 코어전압(VCORE) 대신에 지연고정루프 전원전압(VDLL)을 생성하는데에도 본 발명의 기술이 사용될 수 있다.

그리고, 전술한 본 발명의 실시예 및 다른 실시예에서 도시된 내부전압 생성 부(320)는 종래기술과 실질적으로 일치하고, 그 동작 역시 종래기술에서 설명하였으므로 여기서는 설명하지 않기로 하겠다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 테스트 동작으로 인해 사용하는 전류량이 증가하는 경우에도 안정적인 전위레벨을 유지하는 내부전압을 생성할 수 있어 반도체 소자의 신뢰성(Reliability)를 상승시킨다.

또한, 생산단계에서 반도체 소자의 수율(Yield)의 향상을 기대할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어서 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

전술한 본 발명은 테스트 동작으로 인해 사용하는 전류량이 증가하는 경우에도 안정적인 전위레벨을 유지하는 내부전압을 생성할 수 있어 반도체 소자의 신뢰성(Reliability)를 상승시킬 수 있으며, 생산단계에서 반도체 소자의 수율(Yield)의 향상을 기대할 수 있다.

Claims

내부전압 공급노드;

노멀 동작시 제1전위레벨을 갖는 내부전압을 생성하여 상기 내부전압 공급노드로 제공하는 내부전압 생성수단; 및

테스트 동작시 상기 내부전압 공급노드로 상기 제1전위레벨보다 높은 제2전위레벨을 갖는 외부전압을 드라이빙하는 테스트 내부전압 드라이빙 수단

을 포함하는 액티브 드라이버.
제1항에 있어서,

상기 테스트 내부전압 드라이빙 수단은,

상기 내부전압 공급노드에 접속되어 상기 외부전압을 드라이빙하는 드라이빙수단; 및

원하는 테스트 동작구간에서 상기 외부전압이 드라이빙되도록 상기 드라이빙 수단을 제어하는 드라이빙 제어수단

을 포함하는 것을 특징으로 하는 액티브 드라이버.
제2항에 있어서,

상기 드라이빙수단은,

게이트로 입력받은 상기 드라이빙 제어수단의 출력신호에 응답하여 소스-드레인 경로에 접속된 상기 외부전압과 상기 내부전압 공급노드가 연결되는 것을 제어하는 PMOS트랜지스터를 구비하는 것을 특징으로 하는 액티브 드라이버.
제3항에 있어서,

상기 드라이빙 제어수단은,

테스트 인에이블 신호와 테스트 동작신호가 활성화된 테스트 동작구간에서 상기 드라이빙 제어수단의 출력신호를 원하는 시간만큼 토글링함으로써 상기 드라이빙수단을 제어하는 것을 특징으로 하는 액티브 드라이버.
제5항에 있어서,

상기 드라이빙 제어수단은,

상기 테스트 동작신호를 상기 원하는 시간만큼 지연하여 출력하는 제1지연부;

상기 제1지연수단의 출력신호를 반전하여 출력하는 제1인버터;

상기 테스트 동작신호를 일 입력으로 받고, 상기 제1인버터의 출력신호를 이 입력으로 받아 출력하는 제1앤드게이트;

상기 제1앤드게이트의 출력신호를 반전하여 출력하는 제2인버터; 및

상기 테스트 인에이블 신호를 일 입력으로 받고, 상기 제2인버터의 출력신호를 이 입력으로 받아 상기 드라이빙 제어수단의 출력신호로서 출력하는 제2앤드게이트

를 구비하는 것을 특징으로 하는 액티브 드라이버.
제2항에 있어서,

상기 드라이빙수단은,

게이트로 입력받은 상기 드라이빙 제어수단의 출력신호에 응답하여 드레인-소스 경로에 접속된 상기 외부전압과 상기 내부전압 공급노드가 연결되는 것을 제어하는 NMOS트랜지스터를 구비하는 것을 특징으로 하는 액티브 드라이버.
제6항에 있어서,

상기 드라이빙 제어수단은,

테스트 인에이블 신호와 테스트 동작신호가 활성화된 테스트 동작구간에서 상기 드라이빙 제어수단의 출력신호를 원하는 시간만큼 토글링함으로써 상기 드라이빙수단을 제어하는 것을 특징으로 하는 액티브 드라이버.
제7항에 있어서,

상기 드라이빙 제어수단은,

상기 테스트 동작신호를 상기 원하는 시간만큼 지연하여 출력하는 제2지연부;

상기 제2지연수단의 출력신호를 반전하여 출력하는 제3인버터;

상기 테스트 동작신호를 일 입력으로 받고, 상기 제3인버터의 출력신호를 이 입력으로 받아 출력하는 제3앤드게이트;

상기 제3앤드게이트의 출력신호를 반전하여 출력하는 제4인버터;

상기 테스트 인에이블 신호를 일 입력으로 받고, 상기 제4인버터의 출력신호를 이 입력으로 받아 출력하는 제4앤드게이트; 및

상기 제4앤드 게이트의 출력신호를 반전하여 상기 드라이빙 제어수단의 출력신호로서 출력하는 제5인버터

를 구비하는 것을 특징으로 하는 액티브 드라이버.
제1항 내지 제8항 중 어느 하나의 항에 있어서,

상기 내부전압은 코어전압(Vcore)이고, 상기 테스트 동작은 라이트 테스트 동작인 것을 특징으로 하는 액티브 드라이버.
제1항 내지 제8항 중 어느 하나의 항에 있어서,

상기 내부전압은 페리전압(Vperi)인 것을 특징으로 하는 액티브 드라이버.
제1항 내지 제8항 중 어느 하나의 항에 있어서,

상기 내부전압은 지연고정루프 전원전압인 것을 특징으로 하는 액티브 드라이버.