JP4047689B2 - パワーオンリセット回路 - Google Patents
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Description
【発明の属する技術分野】
【0002】
本発明は、電源投入時に半導体集積回路等のシステムを初期状態に設定するためのパワーオンリセット回路に関するものである。
【0003】
【従来の技術】
【0004】
【特許文献1】
特開平07−240677号公報
【特許文献2】
特開平06−29807号公報
【特許文献3】
特開平10−313240号公報
【特許文献4】
特開平11−68539号公報
【特許文献5】
特開2001−16085号公報
【0005】
従来から、パワーオンリセット回路として、抵抗を介して電源電圧をキャパシタに印加し、このキャパシタの充電時間を利用してリセット信号を発生するものが広く用いられている。しかし、このようなパワーオンリセット回路では、電源投入時の電源電圧の上昇速度がキャパシタの充電時間より遅いと、例えば電源電圧が1V以下の時にでもリセット信号の出力が停止されていまい、有効なリセット信号を出力することができないという不具合があった。このような不具合を避けるために、例えば特開平11−68539号公報に開示されるパワーオンリセット回路が提案されている。
【0006】
図2は、前記公報に記載された従来のパワーオンリセット回路の回路図である。
このパワーオンリセット回路は、電源電圧検知回路60と、コンデンサ充電時定数回路70と、出力回路であるインバータ75とで構成されている。電源電圧検知回路60は、電源電位VCCにソースが接続されたPMOS61と、このPMOS61のドレインと接地電位GNDとの間に直列に接続されて整流素子を形成するPMOS62,63を備えている。PMOS61のドレインはノードN60に接続され、このノードN60にPMOS62のソースが接続されている。PMOS62のゲートとドレインは、PMOS63のソースに接続され、このPMOS63のゲートとドレインが接地電位GNDに接続されている。
【0007】
コンデンサ充電時定数回路70は、ゲートがノードN60に接続されたPMOS71と、ゲートが電源電位VCCに接続されたPMOS72を備えている。PMOS71のソースは電源電位VCCに接続され、PMOS72のドレインは接地電位GNDに接続されている。PMOS71のドレインとPMOS72のソースは、ノードN70に接続され、このノードN70にPMOS61のゲートが接続されている。更に、ノードN70と接地電位GND間には、コンデンサ73が接続されている。そして、ノードN70の電位が、インバータ75によってレベル“H”,“L”の2値信号に変換され、リセット信号として出力されるようになっている。
【0008】
次に動作を説明する。
【0009】
電源電位VCCが接地電位GNDと同じ0Vのとき、PMOS72はダイオード接続の状態となりコンデンサ73に充電されていた電荷が、このPMOS72を介して放電される。これにより、ノードN70の電位はPMOS72の閾値電圧以下となり、帰還電圧としてPMOS61のゲートに与えられる。
【0010】
この状態から電源電位VCCが上昇すると、インバータ75は“H”を出力するが、その電位は電源電位VCCと共に上昇する。電源電位VCCがPMOS72の閾値電圧とPMOS61の閾値電圧の合計以上になると、PMOS72はオフとなり、PMOS61はオン可能状態になる。
【0011】
ここで、PMOS62,63の閾値電圧の合計を、PMOS61,72の閾値電圧の合計よりも大きく設定しておけば、ノードN60の電位は、このノードN60に接続された2個のPMOS62,63によるダイオード電圧でクランプされた状態のままである。つまり、各PMOS62,63がオンにならず、ノードN60の電位は、ほぼ電源電位VCCの上昇に伴った電位になる。この状態は、電源電位VCCがPMOS61,72の閾値電圧の合計に達してから、PMOS62,63の閾値電圧の合計を越えるまで続く。これにより、PMOS71のゲートの電位はほぼ電源電位VCCに等しく、オフ状態に維持される。
【0012】
電源電位VCCが更に上昇して、PMOS62,63の閾値電圧の合計を越えると、これらのPMOS62,63がオンとなり、PMOS61に電流が流れる。これにより、PMOS71のソース・ゲート間に電圧が印加される。更に、電源電圧VCCが上昇して、その値がPMOS62,63,71の閾値電圧の合計以上になると、PMOS71は完全にオンとなる。
【0013】
PMOS71がオンになると、コンデンサ73の充電が始まり、ノードN70の電位が、このPMOS71のオン抵抗とコンデンサ73の容量で決まる時定数に従って上昇する。ノードN70の電位がインバータ75の閾値に達すると、このインバータ75から出力されるリセット信号は、“H”から“L”に変化する。これにより、インバータ75から出力されるワンショットのリセット信号が解除される。
【0014】
コンデンサ73の充電が進行してノードN70の電位が更に上昇すると、POS61のゲート電位が上昇し、そのゲート・ソース間電圧が小さくなり、最終的にPMOS61はオフとなる。PMOS61がオフになると、ノードN60に電位も低下し、これに伴ってPMOS71もオフとなり、ノードN70のレベルは“H”のまま維持される。
【0015】
以上のように、このパワーオンリセット回路では、電源電圧検知回路60によって、電源電位VCCがPMOS62,63,71の閾値電圧を越えたときに、コンデンサ充電時定数回路70内のコンデンサ73の充電を開始させるように構成しているので、電源電位VCCの立ち上がりが遅い場合でも、確実にリセット信号を発生させることができる。
【0016】
【発明が解決しようとする課題】
【0017】
しかしながら、従来のパワーオンリセット回路では、次のような課題があった。
【0018】
電源電位VCCが上昇してリセット信号が一旦解除されると、その後、電源電位VCCが低下しても、この電源電位VCCが十分低くなってコンデンサ73の電荷が放電されない限り、再びリセット信号が出力されることがない。このため、電源電位VCCが単調に上昇せずに、上下しながら上昇するような場合、有効なリセット信号を出力することができなくなるおそれがあった。
【0019】
また、コンデンサ73の充電を開始のタイミングが、PMOS62,63,71の閾値電圧で決まるため、リセット信号の解除電圧が製造プロセスのばらつきによって大きく変動するという問題があった。
【0020】
本発明は、前記従来技術が持っていた課題を解決し、電源電位が低下した場合に、再度リセット信号を出力することが可能で、かつ、製造プロセスのばらつきによるリセット信号への影響が少ないパワーオンリセット回路を提供するものである。
【0021】
【課題を解決するための手段】
【0022】
前記課題を解決するために、本発明は、パワーオンリセット回路を次のような第1のトランジスタ回路と、第2のトランジスタ回路と、出力回路とで構成している。
【0023】
第1のトランジスタ回路は、ソース及びゲートが第1及び第2の電位にそれぞれ接続された第1導電型の第1のトランジスタ、及び、ソースが第2の電位にゲート及びドレインが前記第1のトランジスタのドレインにそれぞれ接続された第2導電型の第2のトランジスタを有し、第1及び第2の電位間の電圧に応じて第1の電流が流れる回路である。
【0024】
第2のトランジスタ回路は、ソース及びゲートが第1及び第2の電位にそれぞれ接続された第1導電型の第3のトランジスタ、ゲート及びドレインが前記第3のトランジスタのドレインに接続され、前記第2のトランジスタよりもオン抵抗が小さい第2導電型の第4のトランジスタ、及び、第2の電位と前記第4のトランジスタのソースとの間に接続された抵抗を有し、第1及び第2の電位間の電圧に応じて第2の電流が流れる回路である。
【0025】
出力回路は、ソースが第2の電位に接続され、ゲートが前記第2のトランジスタのゲートに接続された第2導電型の第5のトランジスタと、ソースが第2の電位に接続され、ゲートが前記第4のトランジスタのゲートに接続され、ドレインが出力ノードに接続された第2導電型の第6のトランジスタと、ソースが第1の電位に接続され、ゲート及びドレインが前記第5のトランジスタのドレインに接続された第1導電型の第7のトランジスタと、ソースが第1の電位に接続され、ゲートが前記第5のトランジスタのドレインに接続され、ドレインが前記出力ノードに接続された第1導電型の第8のトランジスタとを備え、前記第1の電流が前記第2の電流よりも大きいときに前記出力ノードからリセット信号を出力する回路である。
【0026】
本発明によれば、以上のようにパワーオンリセット回路を構成したので、次のような作用が行われる。
【0027】
第1と第2の電位間の電圧が小さいときには、第2のトランジスタ回路に直列に接続された抵抗の影響により、この第2のトランジスタ回路に流れる第2の電流の値は、第1のトランジスタ回路に流れる第1の電流よりも小さくなる。これにより、出力回路から、リセット信号が出力される。
【0028】
第1と第2の電位間の電圧が増加して所定の値を越えると、第4のトランジスタの小さなオン抵抗の影響が現れ、第2のトランジスタ回路に流れる第2の電流の値が、第1のトランジスタ回路に流れる第1の電流の大きさを越えて逆転する。これにより、出力回路から出力されていたリセット信号が解除される。
【0029】
【発明の実施の形態】
【0030】
図1は、本発明の実施形態を示すパワーオンリセット回路の回路図である。
【0031】
このパワーオンリセット回路は、電源電位VDDに応じてそれぞれ第1及び第2の電流が流れる第1及び第2のトランジスタ回路と、これらの第1及び第2の電流に基づいてリセット信号を出力するための出力回路を備えている。
【0032】
第1のトランジスタ回路は、例えば、PMOS1とNMOS2で構成され、このPMOS1のソースが電源電位VDDに接続され、ゲートが接地電位GNDに接続されている。PMOS1のドレインは、NMOS2のドレインとゲートに接続され、このNMOS2のソースが接地電位GNDに接続されている。
【0033】
第2のトランジスタ回路は、例えば、PMOS3と、NMOS4と、抵抗5で構成され、このPMOS3のソースが電源電位VDDに接続され、ゲートが接地電位GNDに接続されている。PMOS3のドレインは、NMOS4のドレインとゲートに接続され、このNMOS4のソースは、抵抗5を介して接地電位GNDに接続されている。
【0034】
ここで、PMOS1,3のディメンジョン(=ゲート幅W/ゲート長L)は同じ値に設定されている。また、NMOS4のディメンジョンは、NMOS2のディメンジョンよりも大きく(例えば、10倍)設定されている。ディメンジョンはトランジスタの駆動能力に対応し、その値が大きいほどオン抵抗が低くなり、電流供給能力が大きくなることを意味している。
【0035】
出力回路は、NMOS6,7と、PMOS8,9で構成され、これらのNMOS6,7のゲートが、それぞれNMOS2,4のゲートに接続されて電流ミラー回路を構成している。NMOS6,7のソースは接地電位GNDに接続され、これらのNMOS6,7のドレインは、それぞれPMOS8,9を介して電源電位VDDに接続されている。また、PMOS8,9のゲートは、このPMOS8のドレインに接続されている。なお、NMOS6,7、及びPMOS8,9のディメンジョンは、それぞれ同じ値に設定されている。
【0036】
NMOS7とPMOS9のドレインの接続点であるノードNには、電源電位VDDで駆動されるインバータ10が接続され、このインバータ10の出力側からリセット信号PORが出力されるようになっている。
【0037】
図3は、図1中の電圧電流を示す動作波形図である。
【0038】
この図3では、電源電位VDDを0Vから3Vまで10秒間で直線的に増加させ、更に10秒間で再び0Vまで直線的に降下させた場合の、電源電位VDD、ノードNの電位VN、及びリセット信号PORの各電圧波形と、NMOS6,7に流れる電流I6,I7の各電流波形を示している。以下、この図3を参照しつつ、図1の動作を説明する。
【0039】
電源電位VDDが0Vから徐々に上昇して、MOSトランジスタの閾値電圧以上になると、PMOS1,3がオン状態となり、電流がNMOS2,4に流れる。これにより、電流ミラー回路を構成するNMOS6,7にも電流が流れる。電源電位VDDが低い間は、NMOS4と接地電位GNDの間に挿入された抵抗5の影響により、NMOS4に流れる電流は、NMOS2に流れる電流よりも小さい。
【0040】
NMOS2,4には、電流ミラー回路を構成するNMOS6,7が接続されているので、NMOS7に流れる電流I7は、NMOS6に流れる電流I6よりも小さくなる。ここで、PMOS8,9のディメンジョンが同じ値に設定されているので、NMOS6に流れる電流とPMOS9に流れる電流はほぼ同じである。これにより、NMOS7に流れる電流よりPMOS9に流れる電流の方が大きくなり、ノードNの電位VNは電源電位VDDになる。従って、リセット信号PORはレベル“L”となり、リセット状態が出力される。
【0041】
電源電位VDDが上昇するにつれて、NMOS2,4のディメンジョン(オン抵抗)の相違の影響が現れ、NMOS7に流れる電流I7の方が、NMOS6に流れる電流I6よりも急激に増加する。そして、電源電位VDDがある電位に達すると、電流I6,I7が等しくなり、更に、電源電位VDDが上昇すると、電流I7の方が電流I6よりも大きくなる。これにより、ノードNの電位VNは電源電位VDDから接地電位GNDに反転し、リセット信号PORはレベル“H”となり、リセット状態が解除される。
【0042】
その後、更に電源電位VDDは3Vまで上昇するが、電流I7が電流I6よりも大きい状態が続くので、リセット信号PORは“H”のままで変化しない。
【0043】
次に、電源電位VDDが3Vから徐々に降下すると、電流I7の方が電流I6よりも大きい間は、ノードNの電位VNは接地電位GNDとなり、リセット信号PORは“H”のままで変化しない。
【0044】
電源電位VDDが更に降下して、電流I6,I7の関係が逆転し、電流I6の方が電流I7よりも大きくなると、ノードNの電位VNは電源電位VDDに反転する。これにより、リセット信号PORは、再び反転して“L”となり、リセット状態が出力される。
【0045】
なお、電源電位VDDの上昇や降下に伴って、電流I6,I7の大きさが逆転するときの電源電位VDDは、NMOS2,4のディメンジョン比と、抵抗4の値によって定まり、この電源電位VDDの変化の速度には無関係である。
【0046】
このように、本実施形態のパワーオンリセット回路は、電源電位VDDに応じた電流が流れるNMOS2と、このNMOS2よりも大きなディメンジョンを有し直列に接続された抵抗5を介して電源電位VDDに応じた電流が流れるNMOS4を備え、これらのNMOS2,4に流れる電流の比較結果に基づいてリセット信号PORを出力するようにしている。これにより、電源投入後、リセット状態が解除された後でも、電源電位VDDが低下した場合に、再度リセット信号PORを出力することが可能である。
【0047】
また、NMOS6,7は同一プロセスで形成されるので、プロセスのばらつきによる影響が相殺され、製造プロセスのばらつきによるリセット信号への影響が少ないパワーオンリセット回路が得られるという利点がある。
【0048】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【0049】
(a) PMOS1,3に代えて、抵抗やダイオードを用いても良い。
【0050】
(b) PMOSとNMOSを入れ替えると共に、電源電位VDDと接地電位GNDを入れ替えた回路に構成しても良い。
【0051】
(c) NMOS4のディメンジョンを、NMOS2のディメンジョンよりも大きく設定しているが、NMOS2と同一サイズのトランジスタを複数個並列に接続してNMOS4を構成しても良い。
【0052】
【発明の効果】
【0053】
以上詳細に説明したように、本発明によれば、電位間の電圧に応じて第1の電流が流れる第1のトランジスタ回路と、この第1のトランジスタ回路中の第2のトランジスタよりもディメンジョンが大きくかつ抵抗が直列に接続された第4のトランジスタによって第2の電流が流れる第2のトランジスタ回路と、これらの第1及び第2の電流を比較して該第1の電流が該第2の電流よりも大きいときにリセット信号を出力する出力回路を備えている。これにより、電源投入時に電源電圧が低下した場合でも、再度リセット信号を出力することができる。
【0054】
更に、本発明によれば、出力回路の第5及び第6のトランジスタは、それぞれ第1の電流回路の第2のトランジスタと第2の電流回路の第4のトランジスタに対して電流ミラー回路を構成している。これにより、第1〜第8のトランジスタが同一のプロセスで製造され、かつ第5及び第6のトランジスタに流れる電流の大小関係によってリセット信号が出力されることで、製造プロセスのばらつきによるリセット信号への影響を少なくできるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施形態を示すパワーオンリセット回路の回路図である。
【図2】従来のパワーオンリセット回路の回路図である。
【図3】図1中の電圧電流を示す動作波形図である。
【符号の説明】
1,3,8,9 PMOS(PチャネルMOSトランジスタ)
2,4,6,7 NMOS(NチャネルMOSトランジスタ)
5 抵抗
10 インバータ
Claims (1)
- ソース及びゲートが第1及び第2の電位にそれぞれ接続された第1導電型の第1のトランジスタ、及び、ソースが第2の電位にゲート及びドレインが前記第1のトランジスタのドレインにそれぞれ接続された第2導電型の第2のトランジスタを有し、第1及び第2の電位間の電圧に応じて第1の電流が流れる第1のトランジスタ回路と、
ソース及びゲートが第1及び第2の電位にそれぞれ接続された第1導電型の第3のトランジスタ、ゲート及びドレインが前記第3のトランジスタのドレインに接続され、前記第2のトランジスタよりもオン抵抗が小さい第2導電型の第4のトランジスタ、及び、第2の電位と前記第4のトランジスタのソースとの間に接続された抵抗を有し、第1及び第2の電位間の電圧に応じて第2の電流が流れる第2のトランジスタ回路と、
ソースが第2の電位に接続され、ゲートが前記第2のトランジスタのゲートに接続された第2導電型の第5のトランジスタと、
ソースが第2の電位に接続され、ゲートが前記第4のトランジスタのゲートに接続され、ドレインが出力ノードに接続された第2導電型の第6のトランジスタと、
ソースが第1の電位に接続され、ゲート及びドレインが前記第5のトランジスタのドレインに接続された第1導電型の第7のトランジスタと、
ソースが第1の電位に接続され、ゲートが前記第5のトランジスタのドレインに接続され、ドレインが前記出力ノードに接続された第1導電型の第8のトランジスタとを備え、
前記第1の電流が前記第2の電流よりも大きいときに前記出力ノードからリセット信号を出力することを特徴とするパワーオンリセット回路。
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US7126391B1 (en) | 2003-07-16 | 2006-10-24 | Cypress Semiconductor Corporation | Power on reset circuits |
US7078944B1 (en) * | 2003-07-16 | 2006-07-18 | Cypress Semiconductor Corporation | Power on reset circuit |
FR2879375B1 (fr) * | 2004-12-15 | 2007-06-22 | Atmel Nantes Sa Sa | Dispositif de reinitialisation d'un circuit integre a partir d'une detection d'une chute d'une tension d'alimentation, et circuit electronique correspondant |
US7830200B2 (en) * | 2006-01-17 | 2010-11-09 | Cypress Semiconductor Corporation | High voltage tolerant bias circuit with low voltage transistors |
US7755419B2 (en) | 2006-01-17 | 2010-07-13 | Cypress Semiconductor Corporation | Low power beta multiplier start-up circuit and method |
US7265595B1 (en) * | 2006-03-03 | 2007-09-04 | Cypress Semiconductor Corporation | Stochastic reset circuit |
US7786765B2 (en) * | 2007-02-20 | 2010-08-31 | Analog Devices, Inc. | Low voltage shutdown circuit |
US8228100B2 (en) * | 2010-01-26 | 2012-07-24 | Freescale Semiconductor, Inc. | Data processing system having brown-out detection circuit |
US8253453B2 (en) | 2010-10-28 | 2012-08-28 | Freescale Semiconductor, Inc. | Brown-out detection circuit |
KR101782137B1 (ko) * | 2010-11-08 | 2017-09-27 | 삼성전자주식회사 | 파워 온 리셋 회로 |
US9407254B1 (en) * | 2014-10-15 | 2016-08-02 | Xilinx, Inc. | Power on-reset with built-in hysteresis |
US10069491B2 (en) * | 2015-07-07 | 2018-09-04 | Semiconductor Components Industries, Llc | Power-on reset circuit and under-voltage lockout circuit comprising the same |
US10461738B1 (en) * | 2018-05-31 | 2019-10-29 | Qualcomm Incorporated | Comparator architecture and related methods |
JP7251929B2 (ja) | 2018-06-21 | 2023-04-04 | ラピスセミコンダクタ株式会社 | 半導体装置及びパワーオンリセット信号の生成方法 |
CN111446689A (zh) * | 2020-04-13 | 2020-07-24 | 中国科学院西安光学精密机械研究所 | 一种具备报警和延时自恢复功能的过流保护电路 |
JP2023049974A (ja) * | 2021-09-29 | 2023-04-10 | ラピステクノロジー株式会社 | 半導体装置、パワーオンリセット回路、及び半導体装置の制御方法 |
CN116470476B (zh) * | 2023-02-24 | 2023-12-26 | 北京中电华大电子设计有限责任公司 | 静电放电电路及电子设备 |
CN117118418A (zh) * | 2023-10-24 | 2023-11-24 | 成都爱旗科技有限公司 | 一种复位保护电路 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5187389A (en) * | 1991-05-03 | 1993-02-16 | National Semiconductor Corporation | Noise resistant low voltage brownout detector with shut off option |
JP2842734B2 (ja) | 1992-07-09 | 1999-01-06 | 沖電気工業株式会社 | パワーオンリセット回路 |
JP3036290B2 (ja) | 1993-04-08 | 2000-04-24 | 日本電気株式会社 | パワー・オン・リセット回路 |
TW239190B (ja) * | 1993-04-30 | 1995-01-21 | Philips Electronics Nv | |
JP3037031B2 (ja) * | 1993-08-02 | 2000-04-24 | 日本電気アイシーマイコンシステム株式会社 | パワーオン信号発生回路 |
JP2806783B2 (ja) | 1994-02-28 | 1998-09-30 | 日本電気株式会社 | パワーオンリセット回路 |
KR100219501B1 (ko) | 1996-11-13 | 1999-09-01 | 윤종용 | 파워 온 리셋 회로 |
JP3288249B2 (ja) | 1997-03-31 | 2002-06-04 | 東芝マイクロエレクトロニクス株式会社 | パワーオンリセット回路 |
JPH10313240A (ja) | 1997-05-12 | 1998-11-24 | Oki Electric Ind Co Ltd | パワーオンリセット回路 |
JPH1168539A (ja) | 1997-08-08 | 1999-03-09 | Oki Electric Ind Co Ltd | パワーオンリセット回路 |
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JP2001210076A (ja) * | 2000-01-27 | 2001-08-03 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の内部電源電圧発生方法 |
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JP3423282B2 (ja) * | 2000-10-18 | 2003-07-07 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
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