KR102475458B1 - 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 기술은 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 파워 온 리셋 회로는 외부 전원 전압을 저항비에 따라 분배하여 기준 전압을 출력하기 위한 전압 분배 회로와, 상기 기준 전압에 응답하여 출력 노드의 전위 레벨을 상기 외부 전원 전압 레벨 또는 접지 전원 레벨로 제어하기 위한 출력 노드 제어 회로, 및 상기 출력 노드의 전위 레벨을 버퍼링하여 파워 온 리셋 신호를 출력하기 위한 버퍼 회로를 포함하며, 상기 전압 분배 회로는 파워 온 구간에서 출력되는 상기 기준 전압과 파워 다운 구간에서 출력되는 상기 기준 전압의 전위 레벨이 서로 상이하다.

Description

파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치{POWER ON RESET CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치는 파워 온 리셋 신호(Power On Reset; POR)를 생성하는 파워 온 리셋 회로를 내장한다. 외부에서 입력되는 외부 전원의 기동시에 파워 온 리셋 신호를 생성하고, 내부 회로를 초기화함에 의해 반도체 메모리 장치의 오동작이 방지된다.
본 발명의 실시 예는 안정적인 파워 온 리셋 동작 및 워드라인 디스차지 동작을 수행할 수 있는 파워 온 리셋 회로 및 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 파워 온 리셋 회로는 외부 전원 전압을 저항비에 따라 분배하여 기준 전압을 출력하기 위한 전압 분배 회로와, 상기 기준 전압에 응답하여 출력 노드의 전위 레벨을 상기 외부 전원 전압 레벨 또는 접지 전원 레벨로 제어하기 위한 출력 노드 제어 회로, 및 상기 출력 노드의 전위 레벨을 버퍼링하여 파워 온 리셋 신호를 출력하기 위한 버퍼 회로를 포함하며, 상기 전압 분배 회로는 파워 온 구간에서 출력되는 상기 기준 전압과 파워 다운 구간에서 출력되는 상기 기준 전압의 전위 레벨이 서로 상이하다.
본 발명의 실시 예에 따른 파워 온 리셋 회로는 파워 온 리셋 신호에 응답하여 다운 신호를 출력하기 위한 캠 회로와, 외부 전원 전압을 저항비에 따라 분배하여 기준 전압을 출력하되, 상기 다운 신호에 응답하여 상기 저항비가 변화되는 전압 분배 회로와, 상기 기준 전압에 응답하여 출력 노드의 전위 레벨을 상기 외부 전원 전압 레벨 또는 접지 전원 레벨로 제어하기 위한 출력 노드 제어 회로, 및 상기 출력 노드의 전위 레벨을 버퍼링하여 상기 파워 온 리셋 신호를 출력하기 위한 버퍼 회로를 포함하며, 상기 캠 회로는 캠 셀의 프로그램 상태에 따라 상기 다운 신호의 로직 레벨을 제어한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 파워 업 구간에서 외부 전원 전압이 제1 설정 레벨 이상으로 상승할 경우 이를 검출하여 제1 로직 레벨의 파워 온 리셋 신호를 출력하고, 파워 다운 구간에서 상기 외부 전원 전압이 제2 설정 레벨 이하로 하강할 경우 제2 로직 레벨의 상기 파워 온 리셋 신호를 출력하기 위한 파워 온 리셋 회로, 및 상기 외부 전원 전압이 제3 설정 레벨 이하로 하강할 경우 검출 신호를 출력하기 위한 외부 전원 검출부를 포함한다.
본 기술에 따르면, 외부 전원 전압의 파워 다운 시 안정적인 워드라인 디스차지 동작을 수행하여 반도체 메모리 장치의 오류를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 파워 온 리셋 회로를 설명하기 위한 상세 회로도이다.
도 3은 본 발명에 따른 파워 온 리셋 회로의 동작을 설명하기 위한 신호 파형도이다.
도 4는 도 1의 외부 전원 전압 검출부를 설명하기 위한 상세 회로도이다.
도 5는 본 발명에 따른 외부 전원 전압 검출 회로의 동작을 설명하기 위한 신호 파형도이다.
도 6은 도 1의 전압 제공 회로의 상세 블럭도이다.
도 7은 도 1의 파워 온 리셋 회로의 다른 실시 예를 설명하기 위한 상세 회로도이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9는 도8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 파워 온 리셋 회로, 제어 로직(130), 외부 전압 검출 회로(140) 및 전압 제공 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 전압 제공 회로(150)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들은 하나의 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 다수의 메모리 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터 셀, 다수의 메모리 셀들, 및 소스 선택 트랜지스터 셀을 포함한다.
본 발명의 실시 예에서 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나 이상의 메모리 블럭(예를 들어 BLKz)은 캠(CAM; content addressable memory) 블럭일 수 있다. 또한 복수의 메모리 블록들(BLK1~BLKz)이 모두 노멀 메모리 블럭일 경우, 복수의 메모리 블록들(BLK1~BLKz) 각각은 노멀 메모리 셀들과 캠(CAM) 셀들을 포함하도록 구성될 수 있다.
파워 온 리셋 회로(120)는 파워 업(POWER UP) 시 반도체 메모리 장치의 외부에서 인가되는 외부 전원 전압(VCCE)이 제1 설정 레벨 이상으로 상승할 경우 제1 로직 레벨의 파워 온 리셋 신호(POR)를 생성하여 출력한다. 또한 파워 온 리셋 회로(120)는 파워 다운(POWER DOWN)시 외부 전원 전압(VCCE)이 제2 설정 레벨보다 하강할 경우, 제2 로직 레벨의 파워 온 리셋 신호(POR)를 출력하고, 이 후 외부 전원 전압(VCCE)이 더욱 하강할 경우 디스에이블된다. 즉, 파워 온 리셋 회로(120)는 파워 업(POWER UP)과 파워 다운(POWER DOWN) 시 상이한 검출 기준 레벨을 사용하여 파워 온 리셋 신호(POR)를 출력한다. 이때 제2 설정 레벨은 제1 설정 레벨보다 낮도록 설정하는 것이 바람직하다.
제어 로직(130)은 외부 전압 검출 회로(140)를 활성화시키기 위한 인에이블 신호(EN_b) 및 전압 제공 회로(150)를 활성화시키기 위한 인에이블 신호(EN)를 출력한다. 또한 제어 로직(130)은 파워 온 리셋 회로(120)에서 출력되는 파워 온 리셋 신호(POR)에 응답하여 리셋된다.
외부 전압 검출 회로(140)는 제어 로직(130)에서 출력되는 인에이블 신호(EN_b)에 응답하여 활성화되고, 외부 전원 전압(VCCE)이 파워 다운(POWER DOWN)되어 전위 레벨이 제3 설정 레벨 이하로 하강할 경우, 이를 검출하여 검출 신호(DTVCC)를 출력한다. 이때 제3 설정 레벨은 제2 설정 레벨보다 높으며, 제1 설정 레벨보다 낮도록 설정하는 것이 바람직하다.
전압 제공 회로(150)는 제어 로직(130)에서 출력되는 인에이블 신호(EN)에 응답하여 메모리 셀 어레이(110)의 워드라인들(WL)에 인가하기 위한 동작 전압들을 생성한다. 또한, 외부 전원 전압(VCCE)이 파워 다운(POWER DOWN)될 경우 외부 전압 검출 회로(140)에서 출력되는 검출 신호(DTVCC)에 응답하여 워드라인(WL)의 전위 레벨을 접지 전압 레벨로 디스차지한다. 이때 파워 다운(POWER DOWN) 시 검출 신호(DTVCC)가 출력하는 타이밍이 파워 온 리셋 회로(120)에서 제2 로직 레벨의 파워 온 리셋 신호(POR)를 출력하는 타이밍보다 늦을 경우, 전압 제공 회로(150)가 디스차지 동작을 수행하기 전에 비활성화되어 디스차지 동작의 오류가 발생할 수 있다.
이에 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 파워 온 리셋 회로(120)는 파워 다운 시 제3 설정 레벨보다 낮은 제2 설정 레벨을 검출 기준 레벨로 이용하여 파워 온 리셋 신호(POR)를 출력한다. 이로 인하여 파워 다운 시 외부 전원 전압(VCCE)이 제3 설정 레벨보다 낮고 제2 설정 레벨보다 높을 경우, 파워 온 리셋 회로(120)는 파워 온 동작에 대응하는 파워 온 리셋 신호(POR)를 출력한다. 이로 인해 제어 로직(130)은 전압 제공 회로(150)를 활성화시키는 인에이블 신호(EN)를 계속적으로 출력하고, 전압 제공 회로(150)는 인에이블 신호(EN)에 응답하여 활성화상태를 유지한다. 이때 외부 전압 검출 회로(140)는 검출 신호(DTVCC)를 출력하고, 전압 제공 회로(150)는 검출 신호(DTVCC)에 응답하여 워드라인들(WL)의 디스차지 동작을 안정적으로 수행할 수 있다.
도 2는 도 1의 파워 온 리셋 회로를 설명하기 위한 상세 회로도이다.
도 2를 참조하면, 파워 온 리셋 회로(120)는 전압 분배 회로(121), 출력 노드 제어 회로(122), 버퍼 회로(123)를 포함한다.
전압 분배 회로(121)는 제1 및 제2 저항(121A 및 121B)을 포함한다. 전압 분배 회로(121)는 제1 저항(121A)의 저항 값과 제2 저항(121B)의 저항 값 비율에 따라 외부 전원 전압(VCCE)을 전압 분배하여 이를 기준 전압(Vref1)으로 출력한다.
제1 저항(121A)은 다수의 저항(R1 내지 R3) 및 트랜지스터(P1)를 포함한다. 다수의 저항(R1 내지 R3)은 외부 전원 전압(VCCE) 단자와 내부 노드(NA) 사이에 직렬 연결된다. 트랜지스터(P1)는 저항(R2) 및 저항(R3) 사이의 노드와 외부 전원 전압(VCCE) 단자 사이에 연결되며, 파워 온 리셋 신호(POR)에 응답하여 턴온 또는 턴오프된다. 따라서, 제1 저항(121A)은 파워 온 리셋 신호(POR)의 로직 레벨에 따라 저항값이 가변된다. 예를 들어 파워 온 리셋 신호(POR)가 하이 레벨일 경우 제1 저항(121A)의 저항 값은 다수의 저항(R1 내지 R3)들의 총합이며, 파워 온 리셋 신호(POR)가 로우 레벨일 경우 제1 저항(121A)의 저항 값은 다수의 저항(R1 내지 R3)들의 총합에서 저항(R1 및 R2)의 저항 값 만큼 감소하게 된다.
제2 저항(121B)은 내부 노드(NA)와 접지 전원(Vss) 사이에 직렬 연결된 저항(R4) 및 트랜지스터(N1)를 포함한다. 트랜지스터(N1)는 다이오드 연결 구조를 갖으며, 일정 저항값을 갖는다. 따라서, 제2 저항(121B)은 고정 저항 값을 갖는다.
전압 분배 회로(121)는 파워 온 리셋 신호(POR)의 로직 레벨에 따라 기준 전압(Vref1)의 전위 레벨을 변화시켜 출력한다. 예를 들어 파워 온 리셋 신호(POR)가 로직 하이 레벨일 경우 출력되는 기준 전압(Vref1)의 전위 레벨 보다 파워 온 리셋 신호(POR)가 로직 로우 레벨일 경우 출력되는 기준 전압(Vref1)의 전위 레벨이 높다. 조절되는 기준 전압(Vref1)의 전위 레벨은 제1 저항(121A)의 가변되는 저항값을 조절하여 설계 변경 가능하다.
출력 노드 제어 회로(122)는 다수의 저항(R5 내지 R7) 및 트랜지스터(N2)를 포함한다. 다수의 저항(R5 내지 R7)은 외부 전원 전압(VCCE) 단자와 내부 노드(NB) 사이에 직렬 연결된다. 트랜지스터(N2)는 내부 노드(NB)와 접지 전원(Vss) 사이에 연결되며, 기준 전압(Vref1)에 응답하여 내부 노드(NB)와 접지 전원(Vss)을 연결하여 내부 노드(NB)의 전위를 디스차지하거나 내부 노드(NB)와 접지 전원(Vss)의 연결을 전기적으로 차단한다.
기준 전압(Vref1)이 트랜지스터(N2)의 문턱 전압보다 낮을 경우 내부 노드(NB)의 전위 레벨이 외부 전원 전압(VCCE)에 의해 상승하게 된다. 반면, 기준 전압(Vref1)이 트랜지스터(N2)의 문턱 전압보다 높을 경우 노드(NB)와 접지 전원(Vss)이 연결된다.
버퍼 회로(123)는 내부 노드(NB)의 전위 레벨을 버퍼링하여 파워 온 리셋 신호(POR)를 생성하여 출력한다.
버퍼 회로(123)는 내부 노드(NB)와 직렬 연결된 인버터(IV1 및 IV2)를 포함하여 구성될 수 있다. 버퍼 회로(123)는 내부 노드(NB)의 전위 레벨이 일정 전위 레벨 이상으로 상승할 경우 이를 버퍼링하여 로직 하이 레벨의 파워 온 리셋 신호(POR)를 출력하고, 내부 노드(NB)의 전위 레벨이 일정 전위 레벨 보다 낮을 경우 로직 로우 레벨의 파워 온 리셋 신호(POR)를 출력한다.
도 3은 본 발명의 실시 예에 따른 파워 온 리셋 회로의 동작을 설명하기 위한 신호 파형도이다.
도 2 및 도 3을 참조하여, 파워 온 리셋 회로의 동작을 설명하면 다음과 같다.
파워 업 구간에서 외부 전원 전압(VCCE)이 상승하게 되면, 전압 분배 회로(121)는 외부 전원 전압(VCCE)을 전압 분배하여 내부 노드(NA)를 통해 기준 전압(Vref1)을 출력한다. 이때 기준 전압(Vref1)은 외부 전원 전압(VCCE)과 비례하여 상승한다. 전압 분배 회로(121)는 제1 저항(121A)과 제2 저항(121B)의 저항 비에 따라 외부 전원 전압(VCCE)을 전압 분배하고 분배된 전압을 기준 전압(Vref1)으로 하여 출력한다.
외부 전원 전압(VCCE)이 계속적으로 상승하여 제1 설정 레벨(A) 이상으로 상승할 경우, 외부 전원 전압(VCCE)을 전압 분배하여 생성된 기준 전압(Vref1)에 응답하여 출력 노드 제어 회로(122)는 내부 노드(NB)의 전위 레벨을 접지 전원(Vss)으로 제어한다. 이에 버퍼 회로(123)는 내부 노드(NB)의 전위 레벨을 버퍼링하여 로직 로우 레벨의 파워 온 리셋 신호(POR)를 생성하여 출력한다.
로직 로우 레벨의 파워 온 리셋 신호(POR)에 응답하여 전압 분배 회로(121)의 제1 저항(121A)은 설정 값(예를 들어 저항(R1 및 R2)의 저항 값의 합) 만큼 전체 저항 값이 감소한다. 이로 인하여 외부 전원 전압(VCCE)을 저항 비에 따라 전압 분배하여 생성되는 기준 전압(Vref1)의 전위 레벨이 상승하게 된다.
외부 전원 전압(VCCE)이 일정 레벨로 공급되다가 파워 다운 구간에서 전위 레벨이 하강한다. 이로 인하여 내부 노드(NA)의 전위 레벨, 즉 기준 전압(Vref1)의 전위 레벨이 하강할 수 있다. 외부 전원 전압(VCCE)이 점차 하강하게 되면 전압 분배 회로(121)에서 출력되는 기준 전압(Vref1)의 전위 레벨도 함께 하강하고, 외부 전원 전압(VCCE)이 제2 설정 레벨(B) 이하로 하강하게 되면, 기준 전압(Vref1)에 응답하여 출력 노드 제어 회로(122)의 트랜지스터(N2)가 턴오프된다. 이로 인하여 내부 노드(NB)는 접지 전원(Vss)과 전기적으로 차단되고, 외부 전원 전압(VCCE)에 의해 전위 레벨이 상승하게 된다. 이에 버퍼 회로(123)는 내부 노드(NB)의 전위 레벨을 버퍼링하여 로직 하이 레벨의 파워 온 리셋 신호(POR)를 생성하여 출력하나, 외부 전원 전압(VCCE)이 계속적으로 하강하여 파워 온 리셋 신호(POR)의 전위 레벨도 계속적으로 하강한다.
상술한 바와 같이 본 발명의 실시 예에서는 제1 저항(121A)의 저항 값은 파워 온 동작 시와 파워 다운 동작시 서로 상이하게 설정할 수 있다. 예를 들어 파워 온 동작 시의 저항 값보다 파워 다운 동작 시의 저항 값을 높도록 제어하여, 파워 온 동작 시 파워 온 리셋 신호가 로우 레벨로 천이되는 시점의 외부 전원 전압(VCCE)의 전위 레벨(제1 설정 레벨(A))이 파워 다운 동작 시 파워 온 리셋 신호가 하이 레벨로 천이되는 시점의 외부 전원 전압(VCCE)의 전위 레벨(제2 설정 레벨(B)) 보다 높도록 설정 가능하다.
도 4는 도 1의 외부 전원 전압 검출부를 설명하기 위한 상세 회로도이다.
도 4를 참조하면, 외부 전원 전압 검출 회로(140)는 활성화 회로(141), 전압 분배 회로(142) 및 신호 생성 회로(143)를 포함한다.
활성화 회로(141)는 트랜지스터(P11)를 포함하며, 인에이블 신호(EN_b)에 응답하여 외부 전원 전압(VCCE)을 전압 분배 회로(142)에 공급한다.
전압 분배 회로(142)는 직렬 연결된 다수의 저항(R11 내지 R14)을 포함하며, 활성화 회로(141)를 통해 공급된 외부 전원 전압(VCCE)을 저항 비에 따라 분배하여 내부 노드(NC)를 통해 분배 전압(DV)을 출력한다.
신호 생성 회로(143)는 비교기로 구성될 수 있다. 신호 생성 회로(143)는 분배 전압(DV)과 기준 전압(Vref2)을 비교하여 검출 신호(DTVCC)를 출력한다. 예를 들어 분배 전압(DV)이 기준 전압(Vref2)보다 작을 경우 하이 레벨의 검출 신호(DTVCC)를 출력한다.
도 5는 본 발명에 따른 외부 전원 전압 검출 회로의 동작을 설명하기 위한 신호 파형도이다.
도 4 및 도 5를 참조하여, 본 발명의 실시 예에 따른 외부 전원 전압 검출 회로(140)를 설명하면 다음과 같다.
활성화 회로(141)는 파워 온 동작 이후 로우 레벨로 활성화되는 인에이블 신호(EN_b)에 응답하여 외부 전원 전압(VCCE)을 전압 분배 회로(142)로 인가한다.
전압 분배 회로(142)는 외부 전원 전압(VCCE)을 저항 비에 따라 분배하여 내부 노드(NC)를 통해 분배 전압(DV)을 출력한다. 외부 전원 전압(VCCE)이 일정 레벨을 유지할 때의 분배 전압(DV)은 기준 전압(Vref2)보다 높도록 전압 분배 회로(142)의 저항비를 조절하여 설계한다.
이 후, 외부 전원 전압(VCCE)이 파워 다운될 경우, 분배 전압(DV)의 전위 레벨은 감소하게 되며, 분배 전압(DV) 기준 전압(Vref2)보다 작을 경우 하이 레벨의 검출 신호(DTVCC)를 출력한다. 하이 레벨의 검출 신호(DTVCC)가 출력되는 시점의 외부 전원 전압(VCCE) 레벨을 제3 설정 전압(C)으로 정의할 수 있다. 제3 설정 레벨은 도 2 및 도 3에서 설명된 파워 온 리셋 회로의 제2 설정 레벨보다 높고 제1 설정 레벨보다 낮도록 설정하는 것이 바람직하다. 제3 설정 레벨은 기준 전압(Vref3)의 전위 레벨을 조절하여 설정 가능하다. 예를 들어 기준 전압(Vref2)을 상승시킬 경우 외부 전원 전압(VCCE)이 상대적으로 높은 전위 레벨을 갖을 때 하이 레벨의 검출 신호(DTVCC)가 출력되고, 기준 전압(Vref2)을 하강시킬 경우 외부 전원 전압(VCCE)이 상대적으로 낮은 전위 레벨을 갖을 때 하이 레벨의 검출 신호(DTVCC)가 출력된다.
도 6은 도 1의 전압 제공 회로의 상세 블럭도이다.
도 6을 참조하면, 전압 제공 회로(150)는 고전압 펌프(151), 블럭 선택 회로(152), 레귤레이터(153), 고전압 스위치(154), 디스차지 회로(155) 및 패스회로(156)를 포함한다.
고전압 펌프(151)는 제어 로직에서 출력되는 인에이블 신호(EN)에 응답하여 활성화되며, 펌핑 동작을 수행하여 고전압(Vpp)을 생성하여 출력한다.
블럭 선택 회로(152)는 고전압 펌프(151)에서 출력되는 고전압(Vpp)을 인가받고, 어드레스 신호(ADD)에 응답하여 메모리 셀 어레이에 포함된 다수의 블럭 중 적어도 하나의 메모리 블럭에 대응되는 블럭 선택 신호(BLKWL)를 출력한다. 블럭 선택 신호(BLKWL)는 고전압(Vpp)의 전위 레벨을 갖는 것이 바람직하다.
레귤레이터(153)는 고전압 펌프(151)에서 출력되는 고전압(Vpp)을 인가받고, 고전압(Vpp)을 이용하여 다수의 동작 전압들 예를 들어 프로그램 전압(Vpgm), 패스 전압(Vpass), 리드 전압(Vread) 등을 생성한다.
고전압 스위치(154)는 레귤레이터(153)에서 생성되는 다수의 동작 전압들(Vpgm, Vpass, Vread)을 패스 회로(156)와 연결된 글로벌 워드라인들(GWL)에 전송한다.
디스차지 회로(155)는 글로벌 워드라인들(GWL)과 연결되며, 파워 다운시 검출 신호(DTVCC)에 응답하여 패스 회로(156)를 통해 연결된 워드라인들(WL)의 전위 레벨을 디스차지한다.
패스 회로(156)는 블럭 선택 회로(152)에서 출력된 블럭 선택 신호(BLKWL)에 응답하여 글로벌 워드라인들(GWL)과 워드라인들(WL)을 연결한다.
도 1 내지 도 6을 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
파워 업 구간에서 외부 전원 전압(VCCE)이 상승하게 되면, 파워 온 리셋 회로(120)는 외부 전원 전압(VCCE)이 제1 설정 레벨(A) 이상으로 상승할 경우 이를 검출하여 로직 로우 레벨의 파워 온 리셋 신호(POR)를 출력한다.
제어 로직(130)은 로직 로우 레벨의 파워 온 리셋 신호(POR)에 응답하여 외부 전압 검출 회로(140)를 활성화시키기 위한 인에이블 신호(EN_b) 및 전압 제공 회로(150)를 활성화시키기 위한 인에이블 신호(EN)를 출력한다.
전압 제공 회로(150)의 고전압 펌프(151)는 제어 로직(130)에서 출력되는 인에이블 신호(EN)에 응답하여 활성화되며, 펌핑 동작을 수행하여 고전압(Vpp)을 생성하여 출력한다.
블럭 선택 회로(152)는 고전압 펌프(151)에서 출력되는 고전압(Vpp)을 인가받고, 어드레스 신호(ADD)에 응답하여 메모리 셀 어레이(110)에 포함된 다수의 블럭(BLK1 내지 BLKz) 중 적어도 하나의 메모리 블럭에 대응되는 블럭 선택 신호(BLKWL)를 출력한다.
레귤레이터(153)는 고전압 펌프(151)에서 출력되는 고전압(Vpp)을 인가받고, 고전압(Vpp)을 이용하여 다수의 동작 전압들 예를 들어 프로그램 전압(Vpgm), 패스 전압(Vpass), 리드 전압(Vread) 등을 생성한다.
고전압 스위치(154)는 레귤레이터(153)에서 생성되는 다수의 동작 전압들(Vpgm, Vpass, Vread)을 패스 회로(156)와 연결된 글로벌 워드라인들(GWL)에 전송한다.
패스 회로(156)는 블럭 선택부(152)에서 출력된 블럭 선택 신호(BLKWL)에 응답하여 글로벌 워드라인들(GWL)과 워드라인들(WL)을 연결하여 다수의 동작 전압들(Vpgm, Vpass, Vread)을 워드라인들(WL)에 인가한다.
이 후 일정 레벨을 유지하던 외부 전원 전압(VCCE)이 점차 하강할 경우, 외부 전압 검출 회로(140)는 외부 전원 전압(VCCE)이 제3 설정 레벨(C) 이하로 하강하는 것을 검출하여 검출 신호(DTVCC)를 출력한다. 이때 제3 설정 레벨(C)은 제2 설정 레벨(B)보다 높다.
전압 제공 회로(150)의 디스차지 회로(155)는 검출 신호(DTVCC)에 응답하여 패스 회로(156)를 통해 연결된 워드라인들(WL)의 전위 레벨을 디스차지한다.
이 후, 외부 전원 전압(VCCE)이 더욱 하강하여 제2 설정 레벨(B) 이하가 될 경우, 파워 온 리셋 회로(120)는 로직 로우 레벨의 파워 온 리셋 신호(POR)를 로직 하이 레벨로 천이시켜 출력한다.
제어 로직(130)은 로직 하이 레벨의 파워 온 리셋 신호(POR)에 응답하여 인에이블 신호(EN_b) 및 인에이블 신호(EN)를 비활성화시키며, 이로 외부 전압 검출 회로(120) 및 전압 제공 회로(150)가 디스에이블된다.
상술한 바와 같이 본 기술에 따르면, 파워 다운 시 외부 전압 검출 회로(140)에서 검출되는 외부 전원 전압(VCCE)의 검출 기준 레벨이 파워 온 리셋 회로(120)에서 파워 다운을 검출하는 검출 기준 레벨보다 높도록 설정함으로써, 파워 다운 구간에서의 워드라인 디스차지 동작을 안정적으로 수행할 수 있다.
도 7은 도 1의 파워 온 리셋 회로의 다른 실시 예를 설명하기 위한 상세 회로도이다.
도 7을 참조하면, 파워 온 리셋 회로(120)는 전압 분배 회로(121), 출력 노드 제어 회로(122), 버퍼 회로(123) 및 캠 회로(124)를 포함한다.
전압 분배 회로(121)는 제1 및 제2 저항(121A 및 121B)을 포함한다. 전압 분배 회로(121)는 제1 저항(121A)의 저항 값과 제2 저항(121B)의 저항 값 비율에 따라 외부 전원 전압(VCCE)을 전압 분배하여 이를 기준 전압(Vref3)으로 출력한다.
제1 저항(121A)은 다수의 저항(R21 내지 R23), 트랜지스터(P1), 인버터(IV11)를 포함한다. 다수의 저항(R21 내지 R23)은 외부 전원 전압(VCCE) 단자와 내부 노드(ND) 사이에 직렬 연결된다. 인버터(IV11)는 캠 회로(124)에서 출력되는 다운 신호(POR_DOWN)를 반전시켜 출력한다. 트랜지스터(P1)는 저항(R22) 및 저항(R23) 사이의 노드와 외부 전원 전압(VCCE) 단자 사이에 연결되며, 인버터(IV11)에서 출력되는 신호에 응답하여 턴온 또는 턴오프된다. 따라서, 제1 저항(121A)은 캠 회로(124)에서 출력되는 다운 신호(POR_DOWN)의 로직 레벨에 따라 저항값이 가변된다. 예를 들어 다운 신호(POR_DOWN)가 로우 레벨일 경우 제1 저항(121A)의 저항 값은 다수의 저항(R1 내지 R3)들의 총합이며, 다운 신호(POR_DOWN)가 하이 레벨일 경우 제1 저항(121A)의 저항 값은 다수의 저항(R21 내지 R23)들의 총합에서 저항(R21 및 R22)의 저항 값 만큼 감소하게 된다.
제2 저항(121B)은 내부 노드(ND)와 접지 전원(Vss) 사이에 직렬 연결된 저항(R24) 및 트랜지스터(N11)를 포함한다. 트랜지스터(N11)는 다이오드 연결 구조를 갖으며, 일정 저항값을 갖는다. 따라서, 제2 저항(121B)은 고정 저항 값을 갖는다.
전압 분배 회로(121)는 다운 신호(POR_DOWN)의 로직 레벨에 따라 기준 전압(Vref3)의 전위 레벨을 변화시켜 출력한다. 예를 들어 다운 신호(POR_DOWN)의 로직 레벨이 로직 로우 레벨일 경우 출력되는 기준 전압(Vref3)의 전위 레벨보다 다운 신호(POR_DOWN)가 로직 하이 레벨일 경우 출력되는 기준 전압(Vref3)의 전위 레벨이 높다.
출력 노드 제어 회로(122)는 다수의 저항(R25 내지 R27) 및 트랜지스터(N12)를 포함한다. 다수의 저항(R25 내지 R27)은 외부 전원 전압(VCCE) 단자와 내부 노드(NE) 사이에 직렬 연결된다. 트랜지스터(N12)는 내부 노드(NE)와 접지 전원(Vss) 사이에 연결되며, 기준 전압(Vref3)에 응답하여 내부 노드(NE)와 접지 전원(Vss)을 연결하여 내부 노드(NE)의 전위를 디스차지하거나 내부 노드(NE)와 접지 전원(Vss)을 차단한다.
기준 전압(Vref3)이 트랜지스터(N12)의 문턱 전압보다 낮을 경우 내부 노드(NE)의 전위 레벨이 외부 전원 전압(VCCE)에 의해 상승하게 된다. 반면, 기준 전압(Vref3)이 트랜지스터(N12)의 문턱 전압보다 높을 경우 노드(NE)와 접지 전원(Vss)이 연결된다.
버퍼 회로(123)는 내부 노드(NE)의 전위 레벨을 버퍼링하여 파워 온 리셋 신호(POR)를 생성하여 출력한다.
버퍼 회로(123)는 내부 노드(NE)와 직렬 연결된 인버터(IV12 및 IV13)를 포함하여 구성될 수 있다. 버퍼 회로(123)는 내부 노드(NE)의 전위 레벨이 일정 전위 레벨 이상으로 상승할 경우 이를 버퍼링하여 로직 하이 레벨의 파워 온 리셋 신호(POR)를 출력하고, 내부 노드(NE)의 전위 레벨이 일정 전위 레벨 보다 낮을 경우 로직 로우 레벨의 파워 온 리셋 신호(POR)를 출력한다.
캠 회로(124)는 파워 온 리셋 신호(POR)에 응답하여 캠 셀 리드 동작을 수행하고, 캠 셀에 프로그램 데이터에 따라 다운 신호(POR_DOWN)를 출력한다. 캠 회로(124)는 적어도 하나 이상의 캠 셀로 구성되며, 캠 셀은 설정 데이터 값으로 프로그램되어 있는 것이 바람직하다. 예를 들어 캠 회로(124)는 캠 셀에 '1' 또는 '0' 데이터를 프로그램하여 캠 셀 리드 동작에 의해 출력되는 다운 신호(POR_DOWN)의 로직 레벨을 설정할 수 있다.
파워 업 구간에서 파워 온 리셋 신호(POR)가 하이 레벨에서 로우 레벨로 천이하는 시점 이전에 캠 회로(124)는 캠 리드 동작(CAM read)이 수행되지 않으며, 캠 회로(124)는 디폴트(default) 상태가 된다. 캠 회로(124)가 디폴트 상태일 때 다운 신호(POR_DOWN)는 로우 레벨을 갖도록 설계할 수 있다.
캠 회로(124)는 도 1의 메모리 셀 어레이(110)에 포함된 캠 블럭 또는 캠 셀로 구성될 수 있다.
도 3 및 도 7을 참조하여, 파워 온 리셋 회로의 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서 캠 회로(124)는 로우 레벨의 파워 온 리셋 신호(POR)에 응답하여 하이 레벨의 다운 신호(POR_DOWN)를 출력하도록 설정하는 것을 일예로 설명하도록 한다.
파워 업 구간에서 외부 전원 전압(VCCE)이 상승하게 되면, 전압 분배 회로(121)는 외부 전원 전압(VCCE)을 전압 분배하여 내부 노드(ND)를 통해 기준 전압(Vref3)을 출력한다. 즉, 전압 분배 회로(121)는 제1 저항(121A)과 제2 저항(121B)의 저항 비에 따라 외부 전원 전압(VCCE)을 전압 분배하고 분배된 전압을 기준 전압(Vref3)으로 하여 출력한다.
외부 전원 전압(VCCE)이 계속적으로 상승하여 제1 설정 레벨(A) 이상으로 상승할 경우, 외부 전원 전압(VCCE)을 전압 분배하여 생성된 기준 전압(Vref3)에 응답하여 출력 노드 제어 회로(122)는 내부 노드(NE)의 전위 레벨을 접지 전원(Vss)으로 제어한다. 이에 버퍼 회로(123)는 내부 노드(NE)의 전위 레벨을 버퍼링하여 로직 로우 레벨의 파워 온 리셋 신호(POR)를 생성하여 출력한다.
로직 로우 레벨의 파워 온 리셋 신호(POR)에 응답하여 캠 회로(124)는 캠 셀 리드 동작(CAM read)을 수행하게 되고, 리드된 캠 셀 데이터에 따라 하이 레벨의 다운 신호(POR_DOWN)를 출력한다.
전압 분배 회로(121)의 제1 저항(121A)는 하이 레벨의 다운 신호(POR_DOWN)에 응답하여 설정 값(예를 들어 저항(R1 및 R2)의 저항 값) 만큼 전체 저항 값이 감소한다. 이로 인하여 내부 노드(ND)의 전위 레벨이 더욱 상승하게 되어 기준 전압(Vref3)의 전위 레벨이 상승하게 된다.
외부 전원 전압(VCCE)이 일정 레벨로 공급되다가 파워 다운 구간에서 전위 레벨이 하강한다. 이로 인하여 내부 노드(ND)의 전위 레벨, 즉 기준 전압(Vref3)의 전위 레벨이 하강할 수 있다. 외부 전원 전압(VCCE)이 제2 설정 레벨(B) 이하로 하강하게되면, 전압 분배 회로(121)에서 출력되는 기준 전압(Vref3)의 전위 레벨이 하강하여 출력 노드 제어 회로(122)의 트랜지스터(N12)가 턴오프된다. 이로 인하여 내부 노드(NE)는 접지 전원(Vss)과 전기적으로 차단되고, 외부 전원 전압(VCCE)에 의해 전위 레벨이 상승하게 된다. 이에 버퍼 회로(123)는 내부 노드(NE)의 전위 레벨을 버퍼링하여 로직 하이 레벨의 파워 온 리셋 신호(POR)를 생성하여 출력한다.
상술한 바와 같이 본 발명의 실시 예에서는 제1 저항(121A)의 저항 값은 파워 온 동작 시와 파워 다운 동작시 서로 상이하게 설정할 수 있다. 예를 들어 파워 온 동작 시의 저항 값보다 파워 온 동작 시의 저항 값을 낮도록 제어하여, 파워 온 동작 시 파워 온 리셋 신호가 로우 레벨로 천이되는 시점의 외부 전원 전압(VCCE)의 전위 레벨(제1 설정 레벨(A))이 파워 다운 동작 시 파워 온 리셋 신호가 하이 레벨로 천이되는 시점의 외부 전원 전압(VCCE)의 전위 레벨(제2 설정 레벨(B)) 보다 높도록 설정 가능하다.
또한 본 발명의 실시 예에서는 캠 회로(124)에 포함된 캠셀의 프로그램 상태에 따라 출력되는 다운 신호(POR_DOWN)에 따라 제1 저항(121A)의 저항 값을 조절할 수 있다. 이에 캠셀의 수를 증가시켜 프로그램 가능한 비트 수를 증가시켜 다운 신호(POR_DOWN)를 1비트보다 많은 다중 비트 신호로 출력할 수 있으며, 제1 저항(121A)에 포함되는 트랜지스터(P21)의 수를 증가시켜 저항 값을 좀 더 세분화시킬 수 있다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 9에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 파워 온 리셋 회로 121 : 전압 분배 회로
121A, 121B : 제1 저항 및 제2 저항 122 : 출력 노드 제어 회로
123 : 버퍼 회로 130 : 제어 로직
140 : 외부 전압 검출 회로 141 : 활성화 회로
142 : 전압 분배 회로 143 : 신호 생성 회로
150 : 전압 제공 회로 151 : 고전압 펌프
152 : 블럭 선택 회로 153 : 레귤레이터
154 : 고전압 스위치 155 : 디스차지 회로
156 : 패스 회로

Claims (20)

  1. 외부 전원 전압을 저항비에 따라 분배하여 기준 전압을 출력하기 위한 전압 분배 회로;
    상기 기준 전압에 응답하여 출력 노드의 전위 레벨을 상기 외부 전원 전압 레벨 또는 접지 전원 레벨로 제어하기 위한 출력 노드 제어 회로; 및
    상기 출력 노드의 전위 레벨을 버퍼링하여 파워 온 리셋 신호를 출력하기 위한 버퍼 회로를 포함하며,
    파워 온 구간에서의 상기 저항비와 파워 다운 구간에서의 상기 저항비는 서로 상이한 파워 온 리셋 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 전압 분배 회로는 상기 파워 온 리셋 신호에 응답하여 상기 저항비를 조절하는 파워 온 리셋 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 전압 분배 회로는 제1 저항과 제2 저항을 포함하는 파워 온 리셋 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제1 저항은 상기 파워 온 리셋 신호에 응답하여 저항값이 가변하는 파워 온 리셋 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제1 저항은 상기 파워 온 리셋 신호에 응답하여 저항값이 감소하는 파워 온 리셋 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제1 저항은 상기 외부 전원 전압과 제1 내부 노드 사이에 직렬 연결된 다수의 저항들; 및
    상기 다수의 저항들 사이의 노드들 중 어느 하나와 상기 외부 전원 전압 사이에 연결된 트랜지스터를 포함하며,
    상기 트랜지스터는 상기 파워 온 리셋 신호에 응답하여 턴온 또는 턴오프되는 파워 온 리셋 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 출력 노드 제어 회로는 상기 기준 전압이 설정 전압보다 낮을 경우 상기 출력 노드의 전위 레벨을 상승시키고, 상기 기준 전압이 상기 설정 전압보다 높을 경우 상기 출력 노드의 전위 레벨을 디스차지시키는 파워 온 리셋 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 출력 노드 제어 회로는 상기 외부 전원 전압과 상기 출력 노드 사이에 직렬 연결된 다수의 저항들; 및
    상기 출력 노드와 접지 전원 사이에 연결된 트랜지스터를 포함하며,
    상기 트랜지스터는 상기 기준 전압에 응답하여 동작하는 파워 온 리셋 회로.
  9. 파워 온 리셋 신호에 응답하여 다운 신호를 출력하기 위한 캠 회로;
    외부 전원 전압을 저항비에 따라 분배하여 기준 전압을 출력하되, 상기 다운 신호에 응답하여 상기 저항비가 변화되는 전압 분배 회로;
    상기 기준 전압에 응답하여 출력 노드의 전위 레벨을 상기 외부 전원 전압 레벨 또는 접지 전원 레벨로 제어하기 위한 출력 노드 제어 회로; 및
    상기 출력 노드의 전위 레벨을 버퍼링하여 상기 파워 온 리셋 신호를 출력하기 위한 버퍼 회로를 포함하며,
    상기 캠 회로는 캠 셀의 프로그램 상태에 따라 상기 다운 신호의 로직 레벨을 제어하는 파워 온 리셋 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 전압 분배 회로는 파워 온 구간에서 출력되는 상기 기준 전압과 파워 다운 구간에서 출력되는 상기 기준 전압의 전위 레벨이 서로 상이한 파워 온 리셋 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 전압 분배 회로는 제1 저항과 제2 저항을 포함하는 파워 온 리셋 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 저항은 상기 다운 신호에 응답하여 저항값이 감소하는 파워 온 리셋 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 출력 노드 제어 회로는 상기 기준 전압이 설정 전압보다 낮을 경우 상기 출력 노드의 전위 레벨을 상승시키고, 상기 기준 전압이 상기 설정 전압보다 높을 경우 상기 출력 노드의 전위 레벨을 디스차지시키는 파워 온 리셋 회로.
  14. 파워 업 구간에서 외부 전원 전압이 제1 설정 레벨 이상으로 상승할 경우 이를 검출하여 제1 로직 레벨의 파워 온 리셋 신호를 출력하고, 파워 다운 구간에서 상기 외부 전원 전압이 제2 설정 레벨 이하로 하강할 경우 제2 로직 레벨의 상기 파워 온 리셋 신호를 출력하기 위한 파워 온 리셋 회로; 및
    상기 외부 전원 전압이 제3 설정 레벨 이하로 하강할 경우 검출 신호를 출력하기 위한 외부 전원 검출부를 포함하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 파워 온 리셋 신호에 응답하여 인에이블 신호를 생성하기 위한 제어 로직; 및
    메모리 셀들의 워드라인과 연결되며, 상기 인에이블 신호 및 상기 검출 신호에 응답하여 상기 워드라인들의 전위 레벨을 디스차지하기 위한 디스차지 회로를 포함하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제2 설정 레벨은 상기 제1 설정 레벨보다 낮은 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제2 설정 레벨은 상기 제3 설정 레벨보다 낮은 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 파워 온 리셋 회로는 상기 외부 전원 전압을 저항비에 따라 분배하여 기준 전압을 출력하기 위한 전압 분배 회로;
    상기 기준 전압에 응답하여 출력 노드의 전위 레벨을 상기 외부 전원 전압 레벨 또는 접지 전원 레벨로 제어하기 위한 출력 노드 제어 회로; 및
    상기 출력 노드의 전위 레벨을 버퍼링하여 상기 파워 온 리셋 신호를 출력하기 위한 버퍼 회로를 포함하며,
    상기 전압 분배 회로는 상기 파워 온 구간에서 출력되는 상기 기준 전압과 상기 파워 다운 구간에서 출력되는 상기 기준 전압의 전위 레벨이 서로 상이한 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 파워 온 리셋 회로는 상기 파워 온 리셋 신호에 응답하여 다운 신호를 출력하기 위한 캠 회로;
    상기 외부 전원 전압을 저항비에 따라 분배하여 기준 전압을 출력하되, 상기 다운 신호에 응답하여 상기 저항비가 변화되는 전압 분배 회로;
    상기 기준 전압에 응답하여 출력 노드의 전위 레벨을 상기 외부 전원 전압 레벨 또는 접지 전원 레벨로 제어하기 위한 출력 노드 제어 회로; 및
    상기 출력 노드의 전위 레벨을 버퍼링하여 상기 파워 온 리셋 신호를 출력하기 위한 버퍼 회로를 포함하며,
    상기 캠 회로는 캠 셀의 프로그램 상태에 따라 상기 다운 신호의 로직 레벨을 제어하는 반도체 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 전압 분배 회로는 상기 파워 온 구간에서 출력되는 상기 기준 전압과 상기 파워 다운 구간에서 출력되는 상기 기준 전압의 전위 레벨이 서로 상이한 반도체 메모리 장치.
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