KR100845773B1 - 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로 및 이를 이용한 파워 업 신호 트립 포인트 레벨 측정 방법 - Google Patents
반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로 및 이를 이용한 파워 업 신호 트립 포인트 레벨 측정 방법 Download PDFInfo
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Abstract
본 발명은 외부 전원의 전압과 기준 전압을 비교한 정보를 저장하고 파워 업 신호가 인에이블되는 시점에서 상기 비교한 정보를 출력하기 위한 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로를 포함한다.
파워 업 신호, 플립 플롭, 비교기
Description
도 1은 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로가 적용된 회로 구성의 블록도,
도 2는 도 1의 파워 업 신호 생성 수단의 회로도,
도 3은 도 1의 트립 포인트 측정 회로의 블록도,
도 4는 도 3의 비교기에 인가되는 전압 변화에 따른 본 발명의 측정 오차를 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
10: 파워 업 신호 생성 수단 20: 트립 포인트 측정 회로
도 2는 도 1의 파워 업 신호 생성 수단의 회로도,
도 3은 도 1의 트립 포인트 측정 회로의 블록도,
도 4는 도 3의 비교기에 인가되는 전압 변화에 따른 본 발명의 측정 오차를 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
10: 파워 업 신호 생성 수단 20: 트립 포인트 측정 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로에 관한 것이다.
반도체 메모리 장치에서 사용되는 파워 업 신호(power up)는 반도체 메모리 장치를 사용하는 시스템에 전원이 인가되고 파워 업 신호 생성 수단에 외부 전원(VDD)이 인가되어 생성된다. 이에 상기 파워 업 신호 생성 수단에 인가되는 외부 전원(VDD)의 레벨이 일정한 기울기를 갖고 상승하게 된다. 상기 파워 업 신호 생성 수단은 로우 신호를 출력하다가 외부 전원(VDD)의 레벨이 소정 레벨에 도달하면 하이 신호를 출력한다. 이때, 상기 파워 업 신호 생성 수단의 출력 신호를 상기 파워 업 신호라하며 상기 파워 업 신호가 로우 신호에서 하이 신호로 천이되는 시점을 파워 업 신호의 트립 포인트(trip point)라고 한다. 상기 파워 업 신호가 로우 신호를 출력할 때 반도체 메모리 장치는 정상 동작을 수행할 준비 즉, 리셋 동작을 수행한다. 또한, 상기 파워 업 신호가 하이로 천이하면 반도체 메모리 장치는 상기 시스템에 응답하여 정상 동작을 수행한다.
상기 파워 업 신호 생성 수단의 동작은 다음과 같다. 외부 전원(VDD)이 시간에 따라 일정한 기울기로 상승할 때 파워 업 신호(PWRUP)는 로우 상태 즉, 접지 레벨로 있다가 파워 업 트립 포인트(power up trip point)에서 하이 상태 즉, 외부 전원(VDD) 레벨로 변한다.
이때, 상기 파워 업 신호의 트립 포인트를 측정하기 위하여 상기 파워 업 신호 생성 수단이 구비하는 저항 소자의 저항비를 조절하는 것으로 트립 포인트 트리밍(trip point trimming)을 수행하여 상기 트립 포인트(trip point) 값을 측정하였다. 보다 상세히 설명하면 외부 전원(VDD)이 시간의 함수로 증가하는 동안 상기 트립 포인트(trip point) 값을 측정해야 하므로 각 디바이스(device)마다 오실로스코프(oscilloscope)를 이용하여 시간 변화에 대한 전압 변화를 모니터(mornitor)해야 한다. 따라서 종래의 기술로는 상기 트립 포인트를 측정하기가 쉽지 않다.
반도체 메모리 장치에서 사용되는 파워 업 신호(power up)는 반도체 메모리 장치를 사용하는 시스템에 전원이 인가되고 파워 업 신호 생성 수단에 외부 전원(VDD)이 인가되어 생성된다. 이에 상기 파워 업 신호 생성 수단에 인가되는 외부 전원(VDD)의 레벨이 일정한 기울기를 갖고 상승하게 된다. 상기 파워 업 신호 생성 수단은 로우 신호를 출력하다가 외부 전원(VDD)의 레벨이 소정 레벨에 도달하면 하이 신호를 출력한다. 이때, 상기 파워 업 신호 생성 수단의 출력 신호를 상기 파워 업 신호라하며 상기 파워 업 신호가 로우 신호에서 하이 신호로 천이되는 시점을 파워 업 신호의 트립 포인트(trip point)라고 한다. 상기 파워 업 신호가 로우 신호를 출력할 때 반도체 메모리 장치는 정상 동작을 수행할 준비 즉, 리셋 동작을 수행한다. 또한, 상기 파워 업 신호가 하이로 천이하면 반도체 메모리 장치는 상기 시스템에 응답하여 정상 동작을 수행한다.
상기 파워 업 신호 생성 수단의 동작은 다음과 같다. 외부 전원(VDD)이 시간에 따라 일정한 기울기로 상승할 때 파워 업 신호(PWRUP)는 로우 상태 즉, 접지 레벨로 있다가 파워 업 트립 포인트(power up trip point)에서 하이 상태 즉, 외부 전원(VDD) 레벨로 변한다.
이때, 상기 파워 업 신호의 트립 포인트를 측정하기 위하여 상기 파워 업 신호 생성 수단이 구비하는 저항 소자의 저항비를 조절하는 것으로 트립 포인트 트리밍(trip point trimming)을 수행하여 상기 트립 포인트(trip point) 값을 측정하였다. 보다 상세히 설명하면 외부 전원(VDD)이 시간의 함수로 증가하는 동안 상기 트립 포인트(trip point) 값을 측정해야 하므로 각 디바이스(device)마다 오실로스코프(oscilloscope)를 이용하여 시간 변화에 대한 전압 변화를 모니터(mornitor)해야 한다. 따라서 종래의 기술로는 상기 트립 포인트를 측정하기가 쉽지 않다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 파워 업 신호의 트립 포인트를 용이하게 측정하는 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로는 외부 전원의 전압과 기준 전압을 비교한 정보를 저장하고 파워 업 신호가 인에이블되는 시점에서 상기 비교한 정보를 출력하기 위한 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로를 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로가 적용된 회로 구성의 블록도이다.
본 발명에 따른 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로가 적용된 회로 구성은 외부 전원(VDD)을 인가 받아 파워 업 신호(PWRUP)를 생성하는 파워 업 신호 생성 수단(10), 및 외부 전원(VDD)의 전압과 기준 전압(Vref)을 비교한 정보를 저장하고 파워 업 신호(PWRUP)가 인에이블되는 시점에서 상기 비교한 정보를 출력하기 위한 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로(20)를 포함한다.
이때 상기 파워 업 신호(PWRUP)는 반도체 메모리 장치를 사용하는 시스템에 전원이 인가되면 로우에서 하이로 천이하는 신호이다. 상기 파워 업 신호(PWRUP)가 로우 상태일 때는 반도체 메모리는 정상 동작을 위한 준비 즉, 리셋 동작을 수행하고 하이 상태일 때는 반도체 메모리가 정상 동작을 한다.
도 2는 도 1의 파워 업 신호 생성 수단의 회로도이다.
상기 파워 업 신호 생성 수단(10)은 상기 시스템에 전원이 인가되면 외부 전원(VDD)을 인가 받는다. 이때 외부 전원(VDD)는 일정한 기울기를 가지고 상승하게 된다. 외부 전원(VDD)가 소정 레벨에 도달하면 상기 파워 업 신호 생성 수단(10)의 출력 신호 즉 상기 파워 업 신호(PWRUP)는 하이로 천이되어 그 상태를 유지하게 된다.
상기 파워 업 신호 생성 수단(10)은 일단에 외부 전원(VDD)을 인가 받는 제 1 저항 소자(R1), 일단에 상기 제 1 저항 소자(R1)의 타단이 연결되고 타단에 접지단(VSS)이 연결된 제 2 저항 소자(R2), 게이트단에 상기 제 1 저항 소자(R1)와 상기 제 2 저항 소자(R2)가 연결된 노드가 연결되고 소오스단에 접지단(VSS)이 연결된 제 1 트랜지스터(N1), 소오스단에 외부 전원(VDD)을 인가받고 게이트단에 접지단이 연결되며 드레인단에 상기 제 1 트랜지스터(N1)의 드레인단이 연결된 제 2 트랜지스터(P1), 입력단에 상기 제 1 트랜지스터(N1)와 상기 제 2 트랜지스터(P1)가 연결된 노드가 연결되고 출력단이 상기 파워 업 신호(PWRUP)를 출력하는 인버터(IV1)를 포함한다.
도 3은 도 1의 트립 포인트 측정 수단의 블록도이다.
상기 트립 포인트 측정 수단(20)은 외부 전원(VDD)의 전압 레벨을 두배로 높이기 위한 제 1 레벨 쉬프터(21), 상기 제 1 레벨 쉬프터(21)의 출력 신호(이하, 2*VDD)와 상기 기준 전압(Vref)을 비교하는 비교기(22), 상기 파워 업 신호(PWRUP)의 신호 레벨을 고전위 전압으로 높이기 위한 제 2 레벨 쉬프터(23), 상기 비교기(22)의 출력 신호를 입력단에 입력받고 클럭 입력단에 상기 제 2 레벨 쉬프터(23)의 출력 신호(이하, PWR_VPP)를 입력받아 상기 PWR_VPP가 하이로 천이되는 시점에서 상기 2*VDD를 출력하기 위한 플립플롭(24)을 포함한다.
상기 제 1 레벨 쉬프터(21)는 외부 전원(VDD)을 인가받아 외부 전원(VDD)의 전압 레벨을 두 배로 높인다. 이때, 상기 제 1 레벨 쉬프터(21)를 거치지 않고 외부 전원(VDD)이 상기 비교기(22)에 인가되어도 무방하다. 다만 일반 비교기에는 오프 셋(off set)이라는 측정 오차가 있어 상기 측정 오차의 범위를 줄이기 위해서 또는 정확한 측정을 위해서 상기 비교기(22)에 외부 전원(VDD)의 상승률을 두배로 하여 인가하는 것이다.
상기 비교기(22)는 두배의 전압 레벨을 가진 상기 2*VDD과 상기 기준 전압(Vref)이 인가되어 상기 기준 전압(Vref)에 비해 상기 2*VDD의 전압 레벨이 낮으면 로우 신호를, 상기 2*VDD의 전압 레벨이 높으면 하이 신호를 출력한다.
상기 플립 플롭(24)은 상기 비교기(22)의 출력 신호를 D입력단에 입력 받고 상기 비교기(22)의 반전된 출력 신호를 DB입력단에 입력받는 D플립 플롭이다. 이러한 D 플립 플롭(24)은 알려진 바와 같이 래치의 기능을 수행하며, 입력된 데이터를 클럭이 발생되는 시점까지 저장하는 기능을 가지고 있다. 본 실시예에서 플립 플롭(24)은 상기 제 2 레벨 쉬프터(23)의 출력 신호(PWR_VPP)를 클럭 입력단(CLK)에 입력받는다. 여기서, 상기 제 2 레벨 쉬프터(23)의 출력 신호(PWR_VPP)는 파워 업 신호(PWR_UP)에 의해 생성되는 전압이므로, 곧, 파워 업 신호가 인에이블될때 상기 플립 플롭(24)은 입력된 데이터를 출력한다.
이때, 상기 플립 플롭(24)의 구동 전압을 고전위 전압(VPP)으로 인가한다. 이는 상기 플립 플롭(24)은 그것의 구동 전압 레벨이 변하면 정상적인 동작을 수행하지 못한다. 그러므로, 외부 전원(VDD)의 레벨이 변하더라도 일정한 레벨의 전압을 구동 전압으로 인가받기 위해, 플립 플롭(24)은 구동 전압으로서 고전위 전압(VPP)을 인가받는 것이다. 이때, 플립 플롭(24)의 구동 전압으로 고전위 전압(VPP) 뿐만 아니라, 일정한 레벨을 유지하는 전압이면 모두 인가받을 수 있다.
상기 제 2 레벨 쉬프터(23)는 상기 파워 업 신호(PWRUP)의 레벨을 고전위 전압(VPP) 레벨로 높이기 위한 것이다. 이는 상기 플립 플롭(24)의 구동 전압이 고전위 전압(VPP)이기 때문이다. 이때, 상기 고전위 전압(VPP)은 외부 전압(VDD)을 펌핑(pumping)하여 생성되는 전압으로 외부 전압보다 높은 전압이다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로의 측정 동작을 설명하면 다음과 같다.
상기 제 1 레벨 쉬프터(21)는 외부 전원(VDD)을 인가받아 외부 전원(VDD)의 전압 레벨보다 레벨이 두배인 전압(2*VDD)을 생성한다.
상기 비교기(22)는 상기 2*VDD와 상기 기준 전압(Vref)을 비교하여 그 정보를 출력한다. 이때, 상기 기준 전압(Vref)을 가변시킨다.
상기 제 2 레벨 쉬프터(23)는 상기 파워 업 신호(PWRUP)의 하이 구간을 고전위 전압(VPP) 레벨로 상승시킨 신호(이하, PWR_VPP)를 생성한다.
상기 플립 플롭(24)은 상기 비교기(22)의 출력 신호를 저장하고 상기 파워 업 신호(PWRUP)가 하이로 천이하는 시점 즉, 상기 PWR_VPP가 하이로 천이하는 시점에서 상기 비교기(22)의 출력 신호를 출력한다.
상기 기준 전압(Vref)을 가변시키면서 상기 파워 업 신호(PWRUP)가 하이로 천이되는 시점의 상기 기준 전압(Vref)을 측정한다.
예를 들어, 상기 기준 전압(Vref)이 3.4볼트[V]일때 상기 플립 플롭(24)은 로우 신호를 출력하였고, 상기 기준 전압(Vref)이 3볼트[V]일 때 상기 플립 플롭(24)이 하이 신호를 출력하였다고 가정한다. 이에 따라 상기 트립 포인트는 3.0~3.4볼트[V] 사이에 있다고 추측이 가능하다. 이를 좀더 정확히 하기 위해 상기 기준 전압(Vref)이 3.2볼트[V]로 낮추었고 상기 플립 플롭(24)은 하이 신호를 출력하였다고 가정한다. 이에 따라 상기 트립 포인트는 3.2~3.4볼트[V]사이에 있다고 추측이 가능하다. 이와 같은 측정 동작을 반복하여 상기 트립 포인트가 존재하는 영역을 줄일 수 있다. 이와 같은 측정 동작을 통하여 얻은 결과로 추정된 상기 트립 포인트의 레벨은 상기 비교기(22)에 입력 전압 레벨을 2*VDD로 하여 얻은 결과이므로 상기 트립 포인트를 반으로 나눈 값이 상기 파워 업 신호 트립 포인트이다.
도 4는 도 3의 비교기에 인가되는 전압 변화에 따른 본 발명의 측정 오차를 나타낸 그래프이다.
외부 전원(VDD)이 일정한 전압 상승률을 갖고 상승한다. 상기 외부 전원(VDD)을 상기 비교기(22)에 인가하면 상기 파워 업 신호 트립 포인트의 측정값은 도 4에 도시된 b만큼의 측정 오차가 발생한다.
한편, 상기 외부 전원(VDD)의 전압 상승률을 2배한 상기 2*VDD를 상기 비교기(22)에 인가하면 상기 파워 업 신호 트립 포인트의 측정값은 도 4에 도시된 a만큼의 측정 오차가 발생한다. 상기 측정 오차가 발생하는 이유는 상기 비교기(22)의 오프셋(offset) 즉, ΔV 때문이다.
따라서 상기 비교기(22)에 상기 외부 전원(VDD)을 인가할 때보다 상기 2*VDD를 인가할 때가 상기 파워 업 신호 트립 포인트에 대한 측정 오차를 줄일 수 있다.
상기 비교기(22)의 오프셋이 존재하기 때문에 상기 파워 업 신호 트립 포인트를 정확하게 측정하기 위해서는 상기 2*VDD를 사용하는 것이 바람직하다. 따라서 상기 비교기(22)에 인가되는 상기 외부 전원(VDD)의 상승률을 높이면 더욱 정확한 측정값을 얻을 수 있다.
보다 정확한 측정값 즉, 상기 파워 업 신호 트립 포인트를 찾기 위하여 상기 비교기(22)의 입력 전압을 즉 외부 전원(VDD)의 전압 상승률을 2배가 아닌 3배 혹은 4배로 쉬프팅(shifting)할 수도 있으므로 상기 제 1 레벨 쉬프터(21)의 출력 전압을 외부 전압(VDD)의 2배로 한정하지 않는다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로가 적용된 회로 구성의 블록도이다.
본 발명에 따른 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로가 적용된 회로 구성은 외부 전원(VDD)을 인가 받아 파워 업 신호(PWRUP)를 생성하는 파워 업 신호 생성 수단(10), 및 외부 전원(VDD)의 전압과 기준 전압(Vref)을 비교한 정보를 저장하고 파워 업 신호(PWRUP)가 인에이블되는 시점에서 상기 비교한 정보를 출력하기 위한 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로(20)를 포함한다.
이때 상기 파워 업 신호(PWRUP)는 반도체 메모리 장치를 사용하는 시스템에 전원이 인가되면 로우에서 하이로 천이하는 신호이다. 상기 파워 업 신호(PWRUP)가 로우 상태일 때는 반도체 메모리는 정상 동작을 위한 준비 즉, 리셋 동작을 수행하고 하이 상태일 때는 반도체 메모리가 정상 동작을 한다.
도 2는 도 1의 파워 업 신호 생성 수단의 회로도이다.
상기 파워 업 신호 생성 수단(10)은 상기 시스템에 전원이 인가되면 외부 전원(VDD)을 인가 받는다. 이때 외부 전원(VDD)는 일정한 기울기를 가지고 상승하게 된다. 외부 전원(VDD)가 소정 레벨에 도달하면 상기 파워 업 신호 생성 수단(10)의 출력 신호 즉 상기 파워 업 신호(PWRUP)는 하이로 천이되어 그 상태를 유지하게 된다.
상기 파워 업 신호 생성 수단(10)은 일단에 외부 전원(VDD)을 인가 받는 제 1 저항 소자(R1), 일단에 상기 제 1 저항 소자(R1)의 타단이 연결되고 타단에 접지단(VSS)이 연결된 제 2 저항 소자(R2), 게이트단에 상기 제 1 저항 소자(R1)와 상기 제 2 저항 소자(R2)가 연결된 노드가 연결되고 소오스단에 접지단(VSS)이 연결된 제 1 트랜지스터(N1), 소오스단에 외부 전원(VDD)을 인가받고 게이트단에 접지단이 연결되며 드레인단에 상기 제 1 트랜지스터(N1)의 드레인단이 연결된 제 2 트랜지스터(P1), 입력단에 상기 제 1 트랜지스터(N1)와 상기 제 2 트랜지스터(P1)가 연결된 노드가 연결되고 출력단이 상기 파워 업 신호(PWRUP)를 출력하는 인버터(IV1)를 포함한다.
도 3은 도 1의 트립 포인트 측정 수단의 블록도이다.
상기 트립 포인트 측정 수단(20)은 외부 전원(VDD)의 전압 레벨을 두배로 높이기 위한 제 1 레벨 쉬프터(21), 상기 제 1 레벨 쉬프터(21)의 출력 신호(이하, 2*VDD)와 상기 기준 전압(Vref)을 비교하는 비교기(22), 상기 파워 업 신호(PWRUP)의 신호 레벨을 고전위 전압으로 높이기 위한 제 2 레벨 쉬프터(23), 상기 비교기(22)의 출력 신호를 입력단에 입력받고 클럭 입력단에 상기 제 2 레벨 쉬프터(23)의 출력 신호(이하, PWR_VPP)를 입력받아 상기 PWR_VPP가 하이로 천이되는 시점에서 상기 2*VDD를 출력하기 위한 플립플롭(24)을 포함한다.
상기 제 1 레벨 쉬프터(21)는 외부 전원(VDD)을 인가받아 외부 전원(VDD)의 전압 레벨을 두 배로 높인다. 이때, 상기 제 1 레벨 쉬프터(21)를 거치지 않고 외부 전원(VDD)이 상기 비교기(22)에 인가되어도 무방하다. 다만 일반 비교기에는 오프 셋(off set)이라는 측정 오차가 있어 상기 측정 오차의 범위를 줄이기 위해서 또는 정확한 측정을 위해서 상기 비교기(22)에 외부 전원(VDD)의 상승률을 두배로 하여 인가하는 것이다.
상기 비교기(22)는 두배의 전압 레벨을 가진 상기 2*VDD과 상기 기준 전압(Vref)이 인가되어 상기 기준 전압(Vref)에 비해 상기 2*VDD의 전압 레벨이 낮으면 로우 신호를, 상기 2*VDD의 전압 레벨이 높으면 하이 신호를 출력한다.
상기 플립 플롭(24)은 상기 비교기(22)의 출력 신호를 D입력단에 입력 받고 상기 비교기(22)의 반전된 출력 신호를 DB입력단에 입력받는 D플립 플롭이다. 이러한 D 플립 플롭(24)은 알려진 바와 같이 래치의 기능을 수행하며, 입력된 데이터를 클럭이 발생되는 시점까지 저장하는 기능을 가지고 있다. 본 실시예에서 플립 플롭(24)은 상기 제 2 레벨 쉬프터(23)의 출력 신호(PWR_VPP)를 클럭 입력단(CLK)에 입력받는다. 여기서, 상기 제 2 레벨 쉬프터(23)의 출력 신호(PWR_VPP)는 파워 업 신호(PWR_UP)에 의해 생성되는 전압이므로, 곧, 파워 업 신호가 인에이블될때 상기 플립 플롭(24)은 입력된 데이터를 출력한다.
이때, 상기 플립 플롭(24)의 구동 전압을 고전위 전압(VPP)으로 인가한다. 이는 상기 플립 플롭(24)은 그것의 구동 전압 레벨이 변하면 정상적인 동작을 수행하지 못한다. 그러므로, 외부 전원(VDD)의 레벨이 변하더라도 일정한 레벨의 전압을 구동 전압으로 인가받기 위해, 플립 플롭(24)은 구동 전압으로서 고전위 전압(VPP)을 인가받는 것이다. 이때, 플립 플롭(24)의 구동 전압으로 고전위 전압(VPP) 뿐만 아니라, 일정한 레벨을 유지하는 전압이면 모두 인가받을 수 있다.
상기 제 2 레벨 쉬프터(23)는 상기 파워 업 신호(PWRUP)의 레벨을 고전위 전압(VPP) 레벨로 높이기 위한 것이다. 이는 상기 플립 플롭(24)의 구동 전압이 고전위 전압(VPP)이기 때문이다. 이때, 상기 고전위 전압(VPP)은 외부 전압(VDD)을 펌핑(pumping)하여 생성되는 전압으로 외부 전압보다 높은 전압이다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로의 측정 동작을 설명하면 다음과 같다.
상기 제 1 레벨 쉬프터(21)는 외부 전원(VDD)을 인가받아 외부 전원(VDD)의 전압 레벨보다 레벨이 두배인 전압(2*VDD)을 생성한다.
상기 비교기(22)는 상기 2*VDD와 상기 기준 전압(Vref)을 비교하여 그 정보를 출력한다. 이때, 상기 기준 전압(Vref)을 가변시킨다.
상기 제 2 레벨 쉬프터(23)는 상기 파워 업 신호(PWRUP)의 하이 구간을 고전위 전압(VPP) 레벨로 상승시킨 신호(이하, PWR_VPP)를 생성한다.
상기 플립 플롭(24)은 상기 비교기(22)의 출력 신호를 저장하고 상기 파워 업 신호(PWRUP)가 하이로 천이하는 시점 즉, 상기 PWR_VPP가 하이로 천이하는 시점에서 상기 비교기(22)의 출력 신호를 출력한다.
상기 기준 전압(Vref)을 가변시키면서 상기 파워 업 신호(PWRUP)가 하이로 천이되는 시점의 상기 기준 전압(Vref)을 측정한다.
예를 들어, 상기 기준 전압(Vref)이 3.4볼트[V]일때 상기 플립 플롭(24)은 로우 신호를 출력하였고, 상기 기준 전압(Vref)이 3볼트[V]일 때 상기 플립 플롭(24)이 하이 신호를 출력하였다고 가정한다. 이에 따라 상기 트립 포인트는 3.0~3.4볼트[V] 사이에 있다고 추측이 가능하다. 이를 좀더 정확히 하기 위해 상기 기준 전압(Vref)이 3.2볼트[V]로 낮추었고 상기 플립 플롭(24)은 하이 신호를 출력하였다고 가정한다. 이에 따라 상기 트립 포인트는 3.2~3.4볼트[V]사이에 있다고 추측이 가능하다. 이와 같은 측정 동작을 반복하여 상기 트립 포인트가 존재하는 영역을 줄일 수 있다. 이와 같은 측정 동작을 통하여 얻은 결과로 추정된 상기 트립 포인트의 레벨은 상기 비교기(22)에 입력 전압 레벨을 2*VDD로 하여 얻은 결과이므로 상기 트립 포인트를 반으로 나눈 값이 상기 파워 업 신호 트립 포인트이다.
도 4는 도 3의 비교기에 인가되는 전압 변화에 따른 본 발명의 측정 오차를 나타낸 그래프이다.
외부 전원(VDD)이 일정한 전압 상승률을 갖고 상승한다. 상기 외부 전원(VDD)을 상기 비교기(22)에 인가하면 상기 파워 업 신호 트립 포인트의 측정값은 도 4에 도시된 b만큼의 측정 오차가 발생한다.
한편, 상기 외부 전원(VDD)의 전압 상승률을 2배한 상기 2*VDD를 상기 비교기(22)에 인가하면 상기 파워 업 신호 트립 포인트의 측정값은 도 4에 도시된 a만큼의 측정 오차가 발생한다. 상기 측정 오차가 발생하는 이유는 상기 비교기(22)의 오프셋(offset) 즉, ΔV 때문이다.
따라서 상기 비교기(22)에 상기 외부 전원(VDD)을 인가할 때보다 상기 2*VDD를 인가할 때가 상기 파워 업 신호 트립 포인트에 대한 측정 오차를 줄일 수 있다.
상기 비교기(22)의 오프셋이 존재하기 때문에 상기 파워 업 신호 트립 포인트를 정확하게 측정하기 위해서는 상기 2*VDD를 사용하는 것이 바람직하다. 따라서 상기 비교기(22)에 인가되는 상기 외부 전원(VDD)의 상승률을 높이면 더욱 정확한 측정값을 얻을 수 있다.
보다 정확한 측정값 즉, 상기 파워 업 신호 트립 포인트를 찾기 위하여 상기 비교기(22)의 입력 전압을 즉 외부 전원(VDD)의 전압 상승률을 2배가 아닌 3배 혹은 4배로 쉬프팅(shifting)할 수도 있으므로 상기 제 1 레벨 쉬프터(21)의 출력 전압을 외부 전압(VDD)의 2배로 한정하지 않는다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 파워 업 신호의 트립 포인트에 대한 데이터를 용이하게 얻음으로써 데이터를 근거로 트립 포인트를 타겟 레벨로 수월히 트리밍할 수 있는 효과가 있다.
Claims (10)
- 외부 전원 전압과 기준 전압을 비교하는 비교 유닛; 및상기 외부 전원 전압을 근거로 하는 파워 업 신호를 입력받아, 상기 비교 유닛의 출력 신호를 상기 파워 업 신호의 인에이블 시점까지 저장하고, 상기 파워 업 신호의 인에이블에 응답하여 상기 출력 신호를 출력하여 트립 포인트를 측정하는 저장 유닛을 포함하는 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로.
- 제 1 항에 있어서,상기 저장 유닛은 래치 회로인 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로.
- 제 2 항에 있어서,상기 래치 회로는 플립 플롭인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로.
- 제 2 항에 있어서,상기 비교 유닛에 인가되는 상기 외부 전원의 전압 레벨을 높이기 위한 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로.
- 제 3 항에 있어서,상기 파워 업 신호는상기 플립 플롭의 클럭 입력단에 입력되는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로.
- 제 2 항 또는 제 5 항에 있어서,상기 파워 업 신호의 레벨을 높이기 위한 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로.
- 제 2 항에 있어서,상기 래치 회로는구동 전압이 외부에서 입력되는 일정한 레벨의 전압인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로.
- 외부 전원 전압을 이용하여, 파워업 신호를 생성하는 유닛; 및상기 파워업 신호의 인에이블 시점에, 상기 외부 전원 전압과 기준 전압의 비교 결과를 트립 포인트로서 출력하는 측정 유닛을 포함하며,상기 측정 유닛은 상기 외부 전원 전압과 상기 기준 전압을 비교하는 비교기, 및상기 비교기의 출력 신호를 입력 신호로 제공받고, 상기 파워업 신호를 클럭 신호로 제공받는 플립플롭을 포함하는 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로.
- 파워업 신호의 인에이블 시점에, 상기 외부 전원 전압과 기준 전압의 비교 결과를 트립 포인트로서 출력하는 측정 유닛을 포함하는 반도체 메모리 장치의 파워 업 신호 트립 포인트 레벨 측정방법으로서,상기 기준 전압의 인가 구간을 가변시켜가면서 상기 트립 포인트의 레벨을 측정하는 신호 생성 장치의 구동방법.
- 제 9 항에 있어서,상기 기준 전압의 인가 구간을 가변시키는 단계는,상기 측정 유닛이 로우를 출력하도록 하는 제 1 기준 전압을 인가하고, 상기 측정 유닛이 하이를 출력하도록 하는 상기 제 1 기준 전압보다 작은 제 2 기준 전압을 인가하여, 제 1 트립 포인트 구간(제 1 기준전압∼제 2 기준전압)을 설정하는 단계; 및상기 제 2 기준전압보다는 크고, 상기 제 1 기준 전압보다는 작은 제 3 기준 전압을 인가하여, 제 2 트립 포인트 구간(제 3 기준전압∼제 2 기준전압)을 설정하는 단계를 포함하는 신호 생성 장치의 구동방법.
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|---|---|---|---|---|
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| CN104793036B (zh) * | 2011-12-31 | 2018-05-08 | 意法半导体研发(深圳)有限公司 | 双向电压微分器电路 |
| TWI442699B (zh) * | 2012-03-20 | 2014-06-21 | Wistron Corp | 應用於電子裝置之電源開關模組、電壓產生電路與電源控制方法 |
| US9312850B2 (en) * | 2014-08-20 | 2016-04-12 | Freescale Semiconductor, Inc. | Testable power-on-reset circuit |
| US10079050B1 (en) | 2017-03-03 | 2018-09-18 | Micron Technology, Inc. | Apparatuses and methods for providing an indicator of operational readiness of various circuits of a semiconductor device following power up |
| CN111610433A (zh) * | 2020-06-17 | 2020-09-01 | 江西联智集成电路有限公司 | 一种芯片上电和下电复位测试方法及装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001196A (ko) * | 2002-06-27 | 2004-01-07 | 주식회사 하이닉스반도체 | 파워업 리셋 회로 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532576A (en) * | 1994-04-11 | 1996-07-02 | Rockwell International Corporation | Efficient, well regulated, DC-DC power supply up-converter for CMOS integrated circuits |
| US5703512A (en) * | 1995-06-06 | 1997-12-30 | Sgs-Thomson Microelectronics, Inc. | Method and apparatus for test mode entry during power up |
| DE19534785C1 (de) * | 1995-09-19 | 1997-01-16 | Siemens Ag | Schaltungsanordnung zur Erzeugung eines Freigabesignals für eine taktsteuerbare Schaltung |
| US6275074B1 (en) * | 1998-01-06 | 2001-08-14 | Texas Instruments Incorporated | System for propagating a digital signal through a slew-rate limited node and method of operation |
| US5963079A (en) * | 1998-04-10 | 1999-10-05 | National Semiconductor Corporation | Temperature indicator circuit with temperature hysteresis |
| JP3802239B2 (ja) * | 1998-08-17 | 2006-07-26 | 株式会社東芝 | 半導体集積回路 |
| KR100283906B1 (ko) * | 1998-10-31 | 2001-03-02 | 김영환 | 반도체 메모리의 초기 안정화 신호 발생 회로 |
| JP2001210076A (ja) * | 2000-01-27 | 2001-08-03 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の内部電源電圧発生方法 |
| KR100394757B1 (ko) * | 2000-09-21 | 2003-08-14 | 가부시끼가이샤 도시바 | 반도체 장치 |
| JP3504233B2 (ja) * | 2000-12-27 | 2004-03-08 | 株式会社東芝 | 擬似３値信号伝送のためのデータ受信装置およびデータ通信システム |
| JP5030336B2 (ja) * | 2001-06-07 | 2012-09-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP3853195B2 (ja) * | 2001-10-29 | 2006-12-06 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100408723B1 (ko) * | 2001-12-21 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 파워-업 신호 발생장치 |
| KR100422588B1 (ko) * | 2002-05-20 | 2004-03-16 | 주식회사 하이닉스반도체 | 파워 업 신호 발생 장치 |
| US6897699B1 (en) * | 2002-07-19 | 2005-05-24 | Rambus Inc. | Clock distribution network with process, supply-voltage, and temperature compensation |
| US7075267B1 (en) * | 2004-12-29 | 2006-07-11 | Prolific Technology Inc. | Space vector-based current controlled PWM inverter for motor drives |
| US7254000B1 (en) * | 2005-06-20 | 2007-08-07 | Nexem, Inc. | Over voltage protection scheme for synchronous buck converter |
| JP4693520B2 (ja) * | 2005-06-29 | 2011-06-01 | 株式会社東芝 | 半導体集積回路装置 |
| US7403051B1 (en) * | 2006-01-26 | 2008-07-22 | Xilinx, Inc. | Determining voltage level validity for a power-on reset condition |
-
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-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040001196A (ko) * | 2002-06-27 | 2004-01-07 | 주식회사 하이닉스반도체 | 파워업 리셋 회로 |
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