KR100630827B1

KR100630827B1 - 동기형 반도체 기억장치 모듈 및 그 제어방법, 정보기기

Info

Publication number: KR100630827B1
Application number: KR1020047001932A
Authority: KR
Inventors: 오쿠무라히로시
Original assignee: 샤프 가부시키가이샤
Priority date: 2001-08-07
Filing date: 2002-08-01
Publication date: 2006-10-02
Also published as: CN1565034B; EP1422722A4; JP3932166B2; WO2003015102A1; TW569229B; EP1422722A1; JP2003051194A; KR20040030944A; CN1565034A; US20040236898A1

Abstract

액세스 개시 어드레스 및 버스트 길이는 입력 어드레스 신호 및 데이터 신호에 의해 지정된다. 액세스 종료 어드레스는 액세스 개시 어드레스 및 버스트 길이로부터 산출된다. 내부 제어 회로(131A)로부터의 지시에 따라서, 버스트 어드레스 연산회로(113)는 순차적으로 어드레스를 갱신하고, 갱신 횟수를 카운트하고, 갱신된 어드레스를 어드레스 래치회로(103)로 출력한다. 버스트 어드레스 연산회로는, 갱신된 어드레스가 액세스 종료 어드레스와 일치하고, 또한 갱신 횟수가 버스트 길이와 일치할 경우, 그 동작을 종료하고, 갱신된 어드레스가 하나의 행 어드레스의 최종 열 어드레스와 일치할 경우, 칩 선택 상태를 변화시킨다.

Description

동기형 반도체 기억장치 모듈 및 그 제어방법, 정보기기{SYNCHRONOUS SEMICONDUCTOR STORAGE DEVICE MODULE AND ITS CONTROL METHOD, INFORMATION DEVICE}

본 발명은 클록신호와 동기하여 버스트 출력(burst output)을 수행할 수 있는 복수의 내장된 동기형 반도체 기억장치를 포함하는 동기형 반도체 기억장치 모듈, 그 제어방법, 및 그것을 포함하는 정보기기에 관한 것이다.

최근의 전자기기는 대부분 내장된 반도체 기억장치(이하, "메모리"라고 함)를 포함한다. 전자기기는 메모리에 기억된 데이터에 기초하여 각종 데이터 처리를 수행한다. 특히, 데이터 처리를 실행하는 중앙처리장치(이하, "CPU"라고 함)는 그 처리속도가 현저하게 향상되었다. 현재 CPU의 처리능력은 클록주파수에 있어서 1GHz를 능가한다. 메모리와 CPU 간의 데이터 전송속도는 전체 시스템의 처리능력에 결정적이다.

이러한 상황에 대처하기 위해, 액세스 타임이 가능한 한 CPU의 처리속도에 근접하도록 여러가지 특별한 조건하에 고속 액세스 방법이 메모리를 액세스하는데 사용된다.

이러한 하나의 방법은 클록과 동기하여 동작하는 동기형 반도체 기억장치로 서 사용되는 동기화된 플래시메모리로부터 버스트 판독(이하, "동기식 버스트 판독"이라고 함)이다. 동기식 버스트 판독에 따르면, 판독될 일련의 데이터에 대해 선두 어드레스만이 지정되고, 그 이후의 어드레스는 외부에서 입력된 클록에 의해서만 메모리에 인크리먼트 방식으로 처리된다.

이러한 방법에 의하면, 판독될 일련의 데이터는 선두 어드레스로부터 연속되도록 제한되지만, 그 이후의 어드레스에 기억된 데이터의 판독 속도는 선두 어드레스에 기억된 데이터의 판독 속도 보다 현저하게 높아질 수 있다는 이점이 있다.

이 방법은 기술적으로 고속 동작에 적당하고, 예컨대, 최근에 점점 더 널리 사용되고 있는 디지털 카메라 및 실리콘 오디오의 용도의 대량의 데이터를 집합적으로 전송하는데도 적당하다.

메모리에 대한 액세스 속도 뿐만 아니라, 예컨대, 휴대전화 등의 전자기기의 소형화가 두드러지게 전개되고 있다. 고밀도 평면 장착을 위해, 한 패키지내에 복수의 반도체 칩이 포함된다. 또한, 패키지의 외부 크기는 칩 크기와 거의 동일하도록 소형화되고 있다.

도 8은 종래의 동기식 플래시메모리의 내부 구조를 나타내는 블록도이다. 이 예에서의 동기식 플래시메모리는 2M워드 ×16비트의 구조를 포함하는 32M비트 메모리이다.

먼저, 도 8에 나타낸 외부 신호 및 제어 모드에 대하여 설명하고, 그후 메모리의 각 블록의 구조에 대하여 상세하게 설명한다.

도 8을 참조하면, A0∼A20은 각각 어드레스 신호를 나타내고, D0∼D15는 각 각 입출력 신호를 나타낸다. 클록신호(CLK)는 동기식 플래시메모리의 마스터 클록신호이다. 클록신호(CLK)의 상승과 동기하여, 다른 외부 신호는 유효하게 된다. 어드레스 확정신호(ADV#)는 LOW 레벨일 때 어드레스 신호(A0∼A20)를 유효하게 한다.

칩 인에이블 신호(CE#)는 LOW 레벨일 때 칩이 동작상태에 있다는 것을 나타낸다. 칩이 동작상태에 있음으로써, 다른 외부신호가 유효하게 된다. 칩 인에이블 신호(CE#)가 HIGH 레벨일 때, 다른 입력 신호는 무효하게 된다. 출력 인에이블 신호(OE#) 및 기록 인에이블 신호(WE#)는 데이터의 입출력 제어를 위해 사용된다.

이 예에 있어서, 칩 인에이블 신호(CE#)가 LOW 레벨로부터 HIGH 레벨로 변화되더라도, 칩의 버스트 동작 등에 관한 설정은 유지된다. 칩 인에이블 신호(CE#)가 LOW 레벨로부터 HIGH 레벨로 변화되더라도, 예컨대, 소거 동작 및 버스트 판독 동작 등의 내부 알고리즘에 의해 수행되는 동작은 완료시까지 계속된다.

동기식 플래시메모리는 외부 신호를 사용하여 명령을 입력함으로써 데이터 판독, 기록 및 소거를 포함하는 메모리 동작, 및 각종 기타 설정 동작을 실행할 수 있다. 각 제어 명령은 어드레스 신호(A0∼A20)와 데이터 입출력 신호(D0∼D15)의 조합에 의해 정의된다. 클록신호의 상승과 동기하여 제어 명령의 입력이 취해지고 복호화됨으로써 해석된다. 그 해석 결과에 따른 동작이 실행된다.

제어 명령은 판독 명령 및 기록 명령을 포함하는 여러가지 종류로 크게 분류된다. 각 유형의 명령은 더 분류될 수 있다. 예컨대, 판독 명령은 플래시메모리를 식별하는 정보인 제조업자 코드 또는 장치 코드 등의 ID 코드의 판독, 각종 동작의 설정 상태 및 실행 결과를 기억하는 상태 레지스터의 판독, 및 메모리 어레이에 기 억된 정보의 판독으로 더 분류될 수 있다.

설정 명령은, 예컨대, 연속적으로 고속 판독될 데이터의 양을 나타내는 버스트 길이의 설정, 판독 명령의 발행으로부터 데이터의 출력까지의 시간 주기(클록의 개수)를 나타내는 지연시간(latency)의 설정, 버스트/페이지 모드 스위칭의 설정, 및 인터리브(interleave) 또는 순차적 등의 버스트 모드의 설정으로 더 분류될 수 있다. "인터리브" 및 "순차적"이란 각각 플래시메모리에 있어서 어드레스 생성 방법을 말한다. 버스트 길이는 통상, 예컨대, "4", "8", "16" 또는 "32"로 설정된다.

페이지 모드는 버스트 모드와 마찬가지로 고속 판독을 위해 제공되지만, 버스트 모드와 달리, 판독될 데이터가 연속될 필요는 없다.

버스트 모드는 외부에서 사용되는 CPU의 아키텍처에 의존하지 않고 최대 가능한 고속 액세스 효과를 얻기 위해 제공된다. 인터리브 모드는 버스트 모드 판독시에 어떤 규칙에 따라 불연속적인 내부 어드레스에 대응하는 데이터를 출력하는 시스템이다. 순차적 모드는 버스트 모드 판독시에 연속적인 내부 어드레스에 대응하는 데이터를 출력하는 시스템이다. 여기서, 여러 종류의 버스트 모드 중에서도, 클록과 동기하는 동기식 버스트 판독 및 순차적 버스트 모드에 대하여 주로 설명한다.

이하, 도 8의 각 블록의 구조에 대하여 상세하게 설명한다.

도 8을 참조하면, 반도체 기억장치(10)는 메모리 셀 어레이(100)(Memory Array), 행 디코더(101)(Row Decoder), 열 디코더(102)(Column Decoder), 어드레스 래치회로(103)(Address Latch), 열 선택회로/감지 증폭기(104)(Column Gating/Sensing), 데이터 레지스터(105)(Data Register), 어드레스 입력 버퍼(111)(Address Input Buffer), 어드레스 레지스터(112)(Address Register), 어드레스 카운터(114)(Address Counter), 입력 버퍼(121)(Input Buffer), 출력 버퍼(122)(Output Buffer), 출력 멀티플렉서 회로(123)(Output Multiplexer), 내부 제어회로(131)(Controller), 제어 논리회로(132)(Control Logic), I/O 논리회로(133)(I/O Logic), ID 레지스터(134)(ID Register), 및 상태 레지스터(135)(Status Register)를 포함한다.

메모리 셀 어레이(100)는 행방향 및 열방향으로 매트릭스 형상으로 배열된 복수의 메모리 셀을 포함한다.

행 디코더(101)는 행 어드레스 신호의 복호화 결과에 따라서 메모리 어레이(100)내의 복수의 워드라인(도시하지 않음) 중 하나를 순차적으로 선택 구동한다.

열 디코더(102)는 열 어드레스 신호의 복호화 결과를 열 선택회로/감지 증폭기(104)로 출력한다.

어드레스 래치회로(103)는 후술하는 어드레스 입력 버퍼(111)로부터 취해진 입력 어드레스 신호를 일시적으로 래치하고, 래치된 어드레스 신호를 행방향 및 열방향으로 복호화하고, 행방향의 어드레스를 행 디코더(101)에 출력하고, 열방향의 어드레스를 열 디코더(102)에 출력한다.

열 선택회로/감지 증폭기(104)는 열 선택회로 및 감지 증폭기를 포함한다. 열 선택회로(스위칭 회로)는 메모리 어레이(100)의 복수의 데이터라인(도시하지 않 음)에 접속되고, 열 디코더(102)로부터의 복호화 결과에 기초하여 데이터라인을 순차적으로 선택하고, 데이터 레지스터(105)와의 접속을 제어한다. 또한, 열 선택회로는 열 디코더(102)로부터의 복호화 결과에 기초하여 데이터라인을 순차적으로 선택하고, 감지 증폭기(증폭회로)와의 접속을 제어한다. 감지 증폭기(증폭회로)는 선택된 데이터라인을 통해 메모리 셀로부터 판독되는 매우 미소한 전위차를, 메모리 셀내의 정보로서 증폭함으로써 감지를 수행한다.

데이터 레지스터(105)는 내부 제어회로(131)로부터의 제어 신호에 기초하여 입력 버퍼(121)로부터 데이터(D0∼D15)를 취하여, 그 데이터(D0∼D15)를 열 선택회로/감지 증폭기(104)로 출력한다. 데이터 레지스터(105)는 열 선택회로/감지 증폭기(104)로부터 데이터를 취하여, 그 데이터를 출력 멀티플렉서 회로(123)로 출력한다.

어드레스 입력 버퍼(111)는 어드레스 입력 단자로부터 공급되는 어드레스 신호(A0∼A20)를 일시적으로 유지한다.

어드레스 레지스터(112)는 어드레스 입력 버퍼(111)내에 유지되는 어드레스 신호(A0∼A20)를 취한다.

동기식 플래시메모리가 동기식 버스트 판독 동작을 수행할 경우, 어드레스 카운터(114)는 어드레스 레지스터(112)로부터의 출력을 초기값으로서 미리 설정한다. 어드레스 카운터(114)는 명령에 의해 지정되는 동작모드, 즉, 판독이 통상의 워드 단위 판독인지 또는 동기식 버스트 판독인지의 여부에 따라서 미리 설정된 데이터로부터 순차적으로 인크리먼트(increament)된 어드레스 신호값을 어드레스 래 치회로(103)에 출력할 수 있다.

어드레스 카운터(114)는 비교기(도시하지 않음)를 포함한다. 비교기는 각각의 순차적으로 인크리먼트된 어드레스와 최종 어드레스를 비교하여, 2개의 어드레스가 서로 일치할 때까지 각각의 인크리먼트된 어드레스 신호를 출력한다. 인크리먼트된 어드레스가 최종 어드레스와 일치하면, 비교기는 제어 논리회로(132)를 통해 내부 제어회로(131)로 일치를 나타내는 정보를 출력한다. 이 경우, 최종 어드레스는 단순히 어드레스 레지스터(112)내에 유지되는 어드레스(동기식 버스트 판독을 위한 선두 어드레스)와 버스트 길이의 합으로부터 얻어진다.

입력 버퍼(121)는 데이터 입출력 단자를 통해 입력되는 입력 데이터 신호(D0∼D15)를 일시적으로 유지한다.

출력 버퍼(122)는 후술하는 출력 멀티플렉서 회로(123)를 통해 출력되는 출력 데이터 신호(D0∼D15)를 일시적으로 유지한다.

출력 멀티플렉서 회로(123)는 명령에 의해 지정되는 동작 모드에 따라서, ID 레지스터(134), 상태 레지스터(135) 및 데이터 레지스터(105) 중 하나의 데이터를 선택하고, 그 데이터를 출력 버퍼(122)로 출력한다. ID 레지스터(134) 및 상태 레지스터(135)에 대해서는 후술한다.

내부 제어회로(131)는 명령에 의해 지정되는 동작 모드에 따라서, 명령에 의해 지정되는 동작을 위해 필요한 내부 알고리즘을 실행한다.

제어 논리회로(132)는 입력 버퍼(121)를 통해 입력되는 데이터가 명령인지 또는 데이터인지의 여부를 판별한다. 유효한 명령이 기록되면, 그 제어 정보가 내 부 제어회로(131)로 출력된다.

제어 논리회로(132)는 칩 인에이블 신호(CE#), 출력 인에이블 신호(OE#), 및 기록 인에이블 신호(WE#) 등의 외부 제어신호, 어드레스 레지스터(112)로부터 공급되는 명령 데이터(명령을 구성하는 어드레스부), 및 입력 버퍼(121)로부터 입력되는 명령 데이터(명령을 구성하는 데이터부)를 수신한다. 레별 변화, 이들 신호의 타이밍 등에 기초하여, 동기식 플래시메모리의 동작모드 및 상기 회로 블록의 동작을 제어하는 내부 제어신호가 생성된다. 이를 위해, 제어 논리회로(132)는 제어회로 및 그 내부의 모드 레지스터(Mode Register)를 포함한다.

제어 논리회로(132)는 명령에 의해 지정되는 동작 모드에 따라서, ID 레지스터(134)에 장치 코드를 출력하고, 상태 레지스터(135)에 동작이 종료될 때의 내부 제어회로(131)의 동작 상태, 현재 동작 모드의 설정 상태 등을 출력한다. 제어 논리회로(132)는 출력 멀티플렉서 회로(123)에, 출력 데이터를 선택하는 선택 제어 신호 및 데이터를 출력 버퍼(122)로 출력할지의 여부를 제어하는 제어 신호를 출력한다.

입출력 논리회로(133)(I/O Logic Circuit)는 칩 인에이블 신호(CE#), 출력 인에이블 신호(OE#), 기록 인에이블 신호(WE#) 등의 외부 제어 신호의 레벨 변화, 타이밍 등에 기초하여, 입력 버퍼(121) 및 출력 버퍼(122)를 제어한다. 그리하여, 입출력 논리회로(133)는 내부 데이터 버스와 입출력 데이터 신호(D0∼D15) 간의 접속/비접속을 제어한다.

ID 레지스터(134)는 플래시메모리를 식별하는 정보로서 제조업자 코드 및 장 치 코드를 기억한다.

상태 레지스터(135)는 명령에 의해 지정되는 동작 모드에 따른 동작이 종료될 때 얻어지는, 동작 결과, 내부 제어회로(131)의 동작 상태, 및 기록금지 등의 각종 설정을 기억한다.

도 9는 버스트 길이=4, 지연시간=2인 경우의 종래의 동기식 플래시메모리의 판독 타이밍 차트이다.

먼저, 칩 인에이블 신호(CE#)를 LOW 레벨로 변화시킨다. 클록(CLK)의 펄스 시각 T1의 상승시, 어드레스 확정 신호(ADV#)는 LOW 레벨이다. 어드레스 신호(A0∼A20)의 선두 어드레스(ADDR1)가 입력되어 출력 인에이블 신호(OE#)를 LOW 레벨로 변화시킴으로써, 버스트 판독을 개시한다. 지연시간에 의해 지정되는 두개의 클록 셋업 주기 후, 클록(CLK)의 펄스 시각 T3의 상승시, 데이터 신호(D0∼D15)의 데이터(DATA1)가 출력된다. 그후, 데이터(DATA2, DATA3, DATA4, …)는 클록(CLK)의 펄스 시각 T4, T5 및 T6, …과 동기하여 각각 순차 연속적으로 고속 출력된다.

종래의 동기식 메모리에 의하면, 메모리 어레이의 한 행에 포함되는 열의 개수(메모리 어레이(100)내의 데이터라인의 개수)는 열 선택회로/감지 증폭기(104)에 의해 동시에 감지될 수 있는 데이터의 양이다. 동시에 감지되는 데이터를 출력 멀티플렉서 회로(123)에 의해 스위칭하면서 버스트 방식으로 출력(연속적으로 출력)하기 때문에, 더 긴 버스트 길이를 설정할 수 없다. 그러므로, 상술한 버스트 길이 보다 긴 버스트 길이를 가진 데이터의 버스트 판독을 수행하기 위해서는, 어드레스 를 다시 입력해야만 한다. 어드레스가 입력되는 동안, 연속적인 데이터 출력은 중단된다. 동일한 이유로, 메모리 어레이내의 다른 행에 대응하는 데이터는, 감지 동작을 필요로 하기 때문에 연속적으로 액세스될 수 없다.

상술한 바와 같이, 한 패키지내에 복수의 반도체 칩을 포함하는 것이 점점 더 흔해지고 있다. 그러나, 종래의 플래시메모리에 의하면, 이러한 패키징(packaging) 방식의 이점을 고려하지 않는다. 더욱 구체적으로는, 한 패키지에 복수의 플래시메모리가 포함되어 있는 경우(이하, 이러한 패키지 형태의 메모리를 "비휘발성 반도체 기억장치 모듈"이라고 함), 복수의 플래시메모리를 패키지의 내부 구조에 관계없이 단일체 플래시메모리와 거의 동일한 방식으로 사용할 수 있으므로 편리하다. 한 패키지내에 내장된 복수의 플래시메모리가 단일체 플래시메모리와 거의 동일한 방식으로 사용되도록 하는 시스템이 요구된다.

예컨대, 일본 특허공개 평3-260997호 공보의 "ROW 데이터의 고속 판독방법"에는 다음을 개시하고 있다. 2개 이상의 메모리를 병렬로 접속하여 칩 인에이블 신호(CE#)를 독립적으로 공급할 경우, 이들 다른 칩에 할당된 데이터를 연속적으로 판독하기 위해서는 각각의 칩에 대해 시프트된 타이밍을 갖는 입력 어드레스가 필요하다.

종래에, 복수의 메모리 칩에 할당된 데이터를 연속적으로 판독하기 위해서는 어드레스를 여러번 입력할 필요가 있다. 동시에 입력되는 어드레스를 사용하여 대량의 데이터를 고속으로 판독할 수 없다.

본 발명은 상기 사정을 감안하여 이루어진 것이며, 연속적으로 액세스되는 복수의 메모리 셀이 2개의 메모리 칩에 개별적으로 위치하더라도, 2개의 메모리 칩을 사용하여 단일체 메모리 칩과 거의 동일한 방식으로, 한 칩으로부터 다른 칩으로 액세스가 변화될 때에 데이터를 연속적으로 고속 판독할 수 있는 동기형 반도체 기억장치 모듈; 그 제어방법; 및 그것을 사용하는 정보기기를 제공하는 것을 목적으로 한다.

본 발명에 따르면, 클록과 동기하여 연속적인 데이터 판독을 수행할 수 있는 복수의 동기형 반도체 기억장치 칩을 포함하는 동기형 반도체 기억장치 모듈이 제공된다. 복수의 동기형 반도체 기억장치는 각각 적어도 칩 식별 정보, 칩 선택 상태 설정 명령, 및 액세스 개시 어드레스를 유지하는 정보 유지 수단; 액세스 종료 어드레스를 얻기 위해 연산 동작을 수행하고, 상기 액세스 개시 어드레스로부터 상기 액세스 종료 어드레스로 갱신된 어드레스를 순차적으로 얻기 위해 연산 동작을 수행하는 어드레스 연산 수단; 및 상기 갱신된 어드레스에 기초하여, 칩 식별 정보 및 칩 선택 상태 설정 명령을 사용하여 복수의 동기형 반도체 기억장치의 선택 상태/비선택 상태 스위칭을 수행하고, 하나의 동기형 반도체 기억장치가 선택 상태로부터 비선택 상태로 전환되고 다른 동기형 반도체 기억장치가 비선택 상태로부터 선택 상태로 변화될 때, 중단 없이 동기형 반도체 기억장치로부터 데이터를 연속적으로 판독하도록 하는 데이터 연속 판독 제어 수단을 포함한다.

바람직하게는, 상기 어드레스 연산 수단은 입력으로서 외부 클록신호와 동기하여 외부 제어 신호, 어드레스 신호 및 데이터 신호를 수신하고, 상기 입력된 어 드레스 신호 및 상기 입력된 데이터 신호에 기초하여 액세스 개시 어드레스 및 버스트 길이를 설정하고, 어드레스 갱신 횟수를 초기화하는 어드레스 초기화 수단; 상기 액세스 개시 어드레스로부터 어드레스를 순차적으로 갱신하고, 상기 어드레스 갱신 횟수를 카운트하는 어드레스 갱신 수단; 및 상기 버스트 길이 및 상기 액세스 개시 어드레스에 기초하여 액세스 종료 어드레스를 산출하는 최종 어드레스 산출 수단을 포함한다.

또한 바람직하게는, 상기 어드레스 연산 수단은 상기 갱신된 어드레스가 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스와 일치할 경우, 상기 데이터 연속 판독 제어 수단으로 제1 판정신호를 출력하는 제1 판정수단; 및 상기 갱신된 어드레스가 상기 액세스 종료 어드레스와 일치하고, 또한 상기 어드레스 갱신 횟수가 상기 버스트 길이와 일치할 경우, 상기 데이터 연속 판독 제어 수단으로 제2 판정신호를 출력하는 제2 판정수단을 포함한다. 상기 데이터 연속 판독 제어 수단은 상기 제1 판정신호에 기초하여 칩 선택 설정 명령에 의해 지정되는 정보와 일치하는 칩 식별 정보를 갖는 칩만 칩 선택 상태로 스위칭하는 칩 선택 상태 스위칭 수단; 상기 제2 판정신호에 기초하여 동작 종료 처리를 수행하는 동작 종료 제어 수단; 및 선택 상태의 칩에 대해서는 액세스 개시 어드레스로부터 순차적으로 갱신된 각 갱신 어드레스에 대응하는 데이터를 순차적으로 판독하고, 선택 상태가 아닌 칩에 대해서는 데이터 판독을 수행하지 않는 데이터 출력 제어 수단을 포함한다.

또한 바람직하게는, 상기 데이터 연속 판독 제어 수단은 다음과 같이 내부 어드레스를 제어한다: 제1 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스 다음의 어드레스는, 제2 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의, 제1 동기형 반도체 기억장치의 하나의 행 어드레스에 대응하는, 행 어드레스의 선두 열 어드레스가 되고, 제2 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스 다음의 어드레스는, 제1 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의, 제2 동기형 반도체 기억장치의 하나의 행 어드레스에 대응하는, 행 어드레스 다음의 행 어드레스의 선두 열 어드레스가 된다.

또한 바람직하게는, 클록과 동기하여 버스트 판독 동작을 수행할 수 있는 N개(N은 자연수)의 동기형 반도체 기억장치가 포함된다. 상기 데이터 연속 판독 제어 수단은 다음과 같이 내부 어드레스를 제어한다: 1번째 ∼ (N-1)번째 동기형 반도체 기억장치 중에서 임의의 i번째(i는 자연수) 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의 행 어드레스 중에서 최종 열 어드레스 다음의 어드레스는, (i+1)번째 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의, i번째 동기형 반도체 기억장치의 하나의 행 어드레스에 대응하는, 행 어드레스의 선두 열 어드레스가 되고, N번째 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스 다음의 어드레스는, i번째 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의, N번째 동기형 반도체 기억장치의 하나의 행 어드레스에 대응하는, 행 어드레스 다음의 행 어드레스의 선 두 열 어드레스가 된다.

또한 바람직하게는, 상기 동기형 반도체 기억장치내의 메모리 셀은 비휘발성이다.

또한 바람직하게는, 상기 동기형 반도체 기억장치내의 메모리 셀은 플래시메모리 셀이다.

또한 바람직하게는, 상기 복수의 동기형 반도체 기억장치의 일정 신호에 관련된 외부 단자는 모두 공통으로 접속된다.

또한 바람직하게는, 상기 정보 유지 수단은 연속 판독을 위한 워드 길이가 설정되어 있다.

본 발명에 따른 동기형 반도체 기억장치 모듈의 제어방법은, 버스트 길이 설정 명령, 칩 선택 설정 명령, 액세스 개시로부터 데이터 출력까지의 지연시간을 설정하는 지연시간 설정 명령, 및 액세스 개시 어드레스를 입력하는 제1 단계; 상기 칩 선택 설정 명령에 의해 지정되는 정보와 일치하는 칩 식별 정보를 갖는 칩만 데이터를 출력할 수 있는 액티브 모드로 스위칭하는 제2 단계; 상기 입력된 액세스 개시 어드레스를 액세스 개시 어드레스로서 설정하고, 어드레스 갱신 횟수를 초기화하는 제3 단계; 상기 버스트 길이 및 상기 액세스 개시 어드레스에 기초하여 액세스 종료 어드레스를 산출하는 제4 단계; 상기 액티브 모드의 현재 갱신 어드레스에 대응하는 데이터를 출력하고, 액티브 모드가 아닌 대기 모드의 데이터를 출력하지 않는 제5 단계; 상기 현재 갱신 어드레스가 상기 액세스 종료 어드레스와 일치하는지의 여부 및 상기 어드레스 갱신 횟수가 상기 버스트 길이와 일치하는지의 여 부를 판정하고, 둘다 일치가 확인될 경우에 동작 종료 처리를 수행하는 제6 단계; 상기 현재 갱신 어드레스가 상기 액세스 종료 어드레스와 일치하는지의 여부 및 상기 어드레스 갱신 횟수가 상기 버스트 길이와 일치하는지의 여부를 판정하고, 적어도 하나의 일치가 확인되지 않을 경우, 상기 현재 갱신 어드레스가 하나의 행 어드레스상의 최종 열 어드레스인지의 여부를 판정하는 제7 단계; 상기 제7 단계에서 상기 현재 갱신 어드레스가 상기 최종 열 어드레스가 아닐 경우, 상기 현재 열 어드레스 및 상기 어드레스 갱신 횟수를 인크리먼트하고, 상기 제5 단계 및 그후의 단계로 처리를 복귀시키는 제8 단계; 상기 제7 단계에서 상기 현재 갱신 어드레스가 상기 최종 열 어드레스일 경우, 상기 열 어드레스를 상기 선두 어드레스로 전송하고, 상기 어드레스 갱신 횟수를 인크리먼트하고, 칩 선택 상태를 판정하는 제9 단계; 상기 제9 단계에서 칩이 액티브 모드에 있을 경우, 행 어드레스를 인크리먼트하고, 칩을 대기 모드로 전환하고, 상기 제5 단계 및 그후 단계로 처리를 복귀시키는 제10 단계; 및 상기 제9 단계에서 칩이 대기 모드에 있을 경우, 칩을 액티브 모드로 전환하고, 상기 제5 단계 및 그후 단계로 처리를 복귀시키는 제11 단계를 포함한다. 그리하여, 상기 목적이 달성된다.

본 발명에 따른 정보기기는 상기에 설명한 동기형 반도체 기억장치 모듈 중 어느 하나를 사용하여 버스트 판독 동작을 수행한다. 그리하여, 상기 목적이 달성된다.

이하, 상기에 설명한 구조를 갖는 동기형 반도체 기억장치 모듈의 기능에 대하여 설명한다.

먼저, 본 발명은 갱신 어드레스에 기초하여 복수의 동기형 반도체 기억장치의 선택/비선택 상태를 스위칭하도록 하고, 또한, 하나의 동기형 반도체 기억장치가 선택 상태로부터 비선택 상태로 스위칭되고, 다른 동기형 반도체 기억장치가 비선택 상태로부터 선택 상태로 스위칭될 때, 복수의 동기형 반도체 기억장치로부터 데이터를 연속적으로 판독하도록 한다. 하나의 메모리 칩을 갖는 장치 보다 긴 버스트 길이를 갖는 비휘발성 반도체 기억장치 모듈이 실현된다. 예컨대, 비휘발성 반도체 기억장치 모듈이 각기 2M워드 ×16비트 구조를 갖는 32M비트 메모리를 가진 2개의 메모리를 포함하는 경우, 모듈의 버스트 길이를 최대 모듈의 총 비트수까지, 즉, 32M ×2비트까지 확장할 수 있다.

3개 이상의 임의의 개수의 복수의 메모리 칩을 포함하는 비휘발성 반도체 기억장치 모듈은 거의 유사한 방식으로 메모리 칩을 선택 상태로 순차적으로 스위칭함으로써 더 긴 버스트 길이를 가질 수 있다. 이것은 화상 데이터 및 음성 데이터의 멀티미디어 처리시, 시스템 프로그램의 부팅시 등 대량의 데이터를 판독할 때 특히 유효하다.

선택될 복수의 메모리 칩의 순서가 미리 설정되거나 외부 명령 입력에 의해 설정되는 경우, 칩 선택 상태로 순차적으로 칩을 자동 스위칭할 수 있다. 그리하여, CPU에 의해 수행되는 메모리 액세스 처리를 간소화할 수 있고, CPU의 부하를 경감시킬 수 있다.

상기에 설명한 바와 같이, 본 발명에 따르면, 하나의 기억장치에 대해 복수의 메모리 칩을 포함하는 모듈을 고려할 수 있다. 판독 전에 액세스 개시 어드레스 및 버스트 길이를 입력하는 것만으로, 연속적인 고속 데이터 판독을 수행할 수 있다. 복수의 메모리 칩을 개별적으로 제어할 필요가 없다.

한 패키지내에 적층 방식으로 복수의 메모리 칩이 장착되는 경우, 메모리의 장착 면적을 감소시킬 수 있고, 시스템의 제조 비용을 저감할 수 있다.

또한, 모듈은 하나의 메모리 칩의 경우와 동일 핀수 및 동일 핀 배치에 의해 메모리 용량의 증대에 대처할 수 있다. 이것은 유저에게 매우 유리하다. 복수의 패키지에 장착된 칩을 포함하는 비휘발성 반도체 기억장치 모듈에 있어서 거의 동일한 효과를 제공할 수 있다.

도 1은 본 발명의 실시예에 따른 2개의 동기식 플래시메모리를 포함하는 동기형 반도체 기억장치 모듈의 구조를 나타내는 블록도;

도 2는 도 1에 나타낸 동기식 플래시메모리 중 하나의 내부 구조를 나타내는 블록도;

도 3은 칩 1과 칩 2에 입력된 어드레스를 행방향 및 열방향으로 매핑하는 방법을 나타내는 대표적인 메모리 맵, 및 이 경우의 버스트 액세스 순서를 나타내는 도면;

도 4는 도 2에 나타낸 내부 제어회로에 의해 수행되는 동기식 버스트 판독 동작시 버스트 어드레스 연산회로의 대표적인 제어 및 모드 스위칭 제어를 나타내는 플로우차트;

도 5는 도 1에 나타낸 동기형 반도체 기억장치 모듈의 동작(1)을 나타내는 타이밍 차트;

도 6은 도 1에 나타낸 동기형 반도체 기억장치 모듈의 동작(2)을 나타내는 타이밍 차트;

도 7은 본 발명의 다른 실시예에 따른 3개의 동기식 플래시메모리를 포함하는 동기형 반도체 기억장치 모듈의 구조를 나타내는 블록도;

도 8은 종래의 동기식 플래시메모리의 내부 구조를 나타내는 블록도;

도 9는 버스트 길이=4, 지연시간=2일 경우의 종래의 동기식 플래시메모리의 판독 타이밍 차트;

도 10은 본 발명에 따른 동기형 반도체 기억장치 모듈이 적용된 정보기기의 기본 구조를 나타내는 블록도이다.

이하, 본 발명에 따른 동기형 반도체 기억장치 모듈 및 그 제어방법에 대하여 도면을 참조하여 실시예에 의해 설명한다.

도 1은 본 발명의 실시예에 따른 2개의 동기식 플래시메모리를 갖는 동기형 반도체 기억장치 모듈을 나타내는 블록도이다.

도 1에 있어서, 2개의 동기식 플래시메모리 칩은 각각 32M비트, 즉, 2M워드 ×16비트 구조의 메모리 용량을 갖는 메모리 셀을 가진다. 각종 신호, 즉, 데이터 입출력 신호(D0∼D15), 어드레스 입력 신호(A0∼A20), 칩 인에이블 신호(CE#), 출력 인에이블 신호(OE#), 기록 인에이블 신호(WE#), 클록신호(CLK), 및 어드레스 확정 신호(ADV#)가 모두 2개의 동기식 플래시메모리 칩에 공통으로 접속된다.

2개의 동기식 플래시메모리는 각각 제어신호를 서로 전송하지 않고 독립적으로 메모리내의 판독 동작을 수행하는 알고리즘을 실행한다. 알고리즘은 ID 코드 판독, 상태 레지스터 판독, 및 메모리 어레이 판독을 포함하는 외부 입력 명령, 및 버스트 길이의 설정, 지연시간의 설정, 버스트/페이지 스위칭 설정, 버스트 모드의 설정(즉, 인터리브 또는 순차적)을 포함하는 여러가지 설정을 위한 명령에 따라서 수행된다. 이와 같이, 모듈에 내장된 2개의 동기식 플래시메모리는 외부적으로 하나의 동기식 플래시메모리와 동일한 방식으로 동작한다.

종래의 칩 동작 모드는 "스탠바이 모드(standby mode)"라고 하는 대기 모드 및 "판독 모드" 또는 "기록 모드"라고 하는 동작 모드를 포함한다. 이들 모드에 추가하여, 본 발명에 따른 동기식 플래시메모리는 선택 모드(Active Mode)와 비선택 모드(Wait Mode)를 가진다. 선택 상태는 칩이 데이터를 출력하는 상태이고, 비선택 상태는 칩이 데이터를 출력하지 않는 상태이다. 이하, 칩 선택 상태를 선택 모드라고도 하고, 선택 상태를 액티브 모드라고도 하고, 비선택 상태를 대기 모드라고도 한다.

도 2는 도 1에 나타낸 동기식 플래시메모리의 내부 구조를 나타내는 블록도이다. 도 8과 동일한 기능 및 효과를 제공하는 소자에 대해서는 동일한 참조번호를 부여하고, 그 설명을 생략한다.

도 2에 나타낸 구조가 도 8에 나타낸 구조와 다른 점은, 어드레스 연산 수단으로서 도 8의 어드레스 카운터(114)가 버스트 어드레스 연산회로(113)(Burst Address Arithmetic Circuit)로 대체되고, 정보 유지 수단의 일부를 구성하는 명령 레지스터(136)(Command Register)가 추가적으로 설치되어 있는 것이다. 내부 제어회로(131A)는 데이터 연속 판독 제어 수단으로서 작용하고, 버스트 어드레스 연산회로(113)를 제어하여 동기식 버스트 판독을 실행한다.

이하, 본 발명의 특징으로서 버스트 어드레스 연산회로(113) 및 명령 레지스터(136)에 대하여 설명한다. 내부 제어회로(131A)에 의한 버스트 어드레스 연산회로(113)의 제어에 대하여 설명한다.

버스트 어드레스 연산회로(113)는 외부 클록신호와 동기하여 외부 제어 신호, 어드레스 신호 및 데이터 신호를 수신하고, 입력된 어드레스 신호 및 입력된 데이터 신호에 기초하여 액세스 개시 어드레스 및 버스트 길이를 설정하고, 어드레스 갱신 횟수를 초기화하는 어드레스 초기화 수단(113A); 액세스 개시 어드레스로부터 어드레스를 순차적으로 갱신하고, 어드레스 갱신 횟수를 카운트하는 어드레스 갱신 수단(113B); 버스트 길이 및 액세스 개시 어드레스에 기초하여 액세스 종료 어드레스를 산출하는 최종 어드레스 산출 수단(113C); 갱신된 어드레스가 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스와 일치할 경우, 데이터 연속 판독 제어 수단에 일치를 나타내는 제1 판정신호를 출력하는 제1 판정수단(113D); 및 갱신된 어드레스가 액세스 종료 어드레스와 일치하고, 또한 어드레스 갱신 횟수가 버스트 길이와 일치할 경우, 데이터 연속 판독 제어 수단에 일치를 나타내는 제2 판정신호를 출력하는 제2 판정수단(113E)을 포함한다.

명령에 의해 지정되는 동작 모드, 예컨대, 동기식 버스트 판독 동작을 실행하기 위해, 어드레스 초기화 수단(113A) 및 어드레스 갱신 수단(113B)은, 어드레스 레지스터(112)으로부터 출력된 어드레스를 초기 데이터(액세스 개시 어드레스)로서 (정보 유지 수단의 일부를 구성하는) 그 내부 레지스터(113F)에 미리 설정하고, 미리 설정된 초기값으로부터 어드레스 신호를 인크리먼트함으로써 얻어지는 각 값을 어드레스 래치회로(103)에 순차적으로 출력하면서, 값이 출력되는 횟수를 카운트한다.

최종 어드레스 산출 수단(113C)은 후술하는 방법에 의해 최종 어드레스를 산출하는 산출회로(도시하지 않음)를 가진다. 내부 제어회로(131A)에 생성되는 최종 어드레스를 산출하는 알고리즘에 따라서, 대응하는 제어신호가 제어 논리회로(132)로부터 최종 어드레스 산출 수단(113C)으로 입력된다.

제2 판정수단(113E)은 비교기(도시하지 않음)를 가지며, 어드레스 신호가 상기에 설명된 산출회로에 의해 산출되는 최종 어드레스와 일치할 때까지 인크리먼트된 각 어드레스 신호를 순차적으로 출력한다. 출력 어드레스가 최종 어드레스와 일치할 경우, 동작 종료 처리를 실행하기 위해, 제2 판정수단(113E)은 일치를 나타내는 정보(종료 정보)를 제2 판정신호로서 제어 논리회로(132)를 통해 내부 제어회로(131A)에 출력한다.

또한, 출력 어드레스가 선택된 워드라인상의 최종 어드레스(동일한 행 어드레스에 있어서의 하나의 최종 열 어드레스)와 일치할 경우, 제1 판정수단(113D)은 일치를 나타내는 정보(행 어드레스 갱신 및/또는 칩 선택 상태 갱신 정보)를 제1 판정신호로서 제어 논리회로(132)를 통해 내부 제어회로(131A)에 출력한다.

명령 레지스터(136)는 버스트 길이의 설정, 지연시간의 설정, 버스트/페이지 모드 스위칭 설정, 및 버스트 모드의 설정(즉, 인터리브 또는 순차적)을 포함하는 종래의 동기식 플래시메모리와 공통인 설정을 기억하고, 또한 본 발명에 의해 추가되는 명령에 의해 지정되는 칩 선택의 설정 상태, 즉 선택 모드의 설정 상태도 기억한다. 이 칩 설정 상태에 의해, 칩이 데이터를 출력하는지의 여부를 판별할 수 있다. 칩은 선택 상태에서 데이터를 출력하고 비선택 상태에서 데이터를 출력하지 않는다. 예컨대, 각 칩에 대한 고유번호(칩 식별 정보)를 미리 설정함으로써 칩이 칩 1인지 또는 칩 2인지의 여부를 용이하게 식별할 수 있다. 이것에 기초하여 본 발명에 따른 내부 제어회로(131A)의 제어 동작에 대하여 상세하게 설명한다.

내부 제어회로(131A)는 제1 판정신호에 기초하여 칩 선택 설정 명령에 의해 지정되는 정보와 일치하는 칩 식별 정보를 갖는 칩만 칩 선택 상태로 스위칭하는 칩 선택 상태 스위칭 수단(131B); 제2 판정신호에 기초하여 동작 종료 처리를 수행하는 동작 종료 제어 수단(131C); 및 칩 선택 상태의 칩에 대해서는 액세스 개시 어드레스로부터 순차적으로 갱신된 각 어드레스에 대응하는 데이터를 순차적으로 판독하도록 제어하고, 칩 선택 상태가 아닌 칩(대기 모드)에 대해서는 데이터를 판독하지 않도록 제어하는 데이터 출력 제어 수단(131D)을 포함한다.

이하, 2개의 동기식 플래시메모리 칩(칩 1 및 칩 2)에 대응하여 연속적으로 데이터를 판독하는 동작에 대하여 더욱 상세하게 설명한다.

도 3은 칩 1과 칩 2에 입력된 어드레스를 행방향 및 열방향으로 매핑하는 방법을 나타내는 대표적인 메모리 맵, 및 이 경우의 버스트 액세스 순서를 나타낸다. 도 3에 있어서, 칩 1 및 칩 2는 각각 행방향 및 열방향으로 m ×n의 매트릭스 형상(m 및 n은 각각 자연수)으로 배열된 메모리 셀을 포함하는 메모리 셀 어레이를 포함한다. 하나의 행 어드레스로부터 최대 n개의 데이터를 판독할 수 있다. 즉, 하나의 감지 동작에 있어서 n개의 데이터를 판독하므로, 칩 당 최대 버스트 길이는 n이다.

도 3에 있어서, 데이터는 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 데이터의 판독이 종료될 때까지 칩 1의 액세스 개시 어드레스로부터 순차적으로 갱신된 (예컨대, 인크리먼트된) 어드레스에 액세스된다. 이때, 제1 판정수단(113D)은 최종 열 어드레스를 검출하고, 칩 선택 상태 스위칭 수단(131B)은 칩의 선택/비선택 상태를 스위칭한다. 그후, 처리는 선택 상태로 된 칩 2의 동일 행 어드레스의 선두 열 데이터로 진행한다. 그 행 어드레스의 최종 열 데이터의 판독이 종료될 경우, 제1 판정수단(113D) 및 칩 선택 상태 스위칭 수단(131B)의 기능에 의해 칩 1의 다음 행 어드레스의 선두 열 데이터로부터 데이터를 판독한다. 제2 판정수단(113E)은 최종 어드레스를 검출하고, 동작 종료 제어 수단(131C)은 동작 종료 처리를 실행한다. 이러한 방식으로, 칩 1내의 액세스 개시 어드레스로부터, 이어서 칩 2내의 어드레스, 칩 1내의 최종 어드레스 LA로 연속적으로 메모리 셀이 고속 액세스된다.

도 3을 참조하면, 2개의 동기식 플래시메모리내에 개별적으로 위치하는 데이터를 연속적으로 판독하기 위해 수행되는 어드레스 연산 동작에 대하여 설명한다.

판독 동작은 액세스 개시 어드레스인 선두 어드레스 FA(p0, q0)의 입력 좌표(메모리 셀의 이차원 위치)에 의해 개시된다. p0은 행 어드레스이고, q0은 열 어드레스이다. 선두 어드레스 FA(p0, q0)가 입력되면, 선택 상태의 칩 1 및 비선택 상태의 칩 2는 대응하는 워드라인(p0)을 선택한다. 선두 어드레스 FA 및 설정된 버스트 길이 b에 기초하여 최종 어드레스가 산출된다.

여기서, 계산을 간략화하기 위해, 칩 1 및 칩 2에 대해 최대 버스트 길이 n은 동일하고, 설정된 버스트 길이 b는 2n에 정수를 곱함으로써 얻어지는 값이다. 선두 어드레스가 FA(p0, q0)이고 설정된 버스트 길이가 b인 경우, 다음과 같이 최종 어드레스 LA(p0, q0)를 산출할 수 있다.

순차적 버스트 모드의 경우, 각 칩이 워드라인을 선택하는 횟수는, 선두 어드레스 FA(p0, q0)의 열 어드레스가 q0=0일 때, b/2n이고, q ≠0일 때, b/2n+1이다.

따라서, 하기 식(1)에 의해 최종 어드레스 LA(p1, q1)를 산출할 수 있다.

q0 = 0일 때,

(p1, q1)=[p0 + b/2n-1, n-1]

q0 ≠0일 때,

(p1, q1)=[p0 + b/2n, q0-1]

‥‥ 식(1)

외부에서 입력된 선두 어드레스 FA는 정보 유지 수단의 일부를 구성하는 어드레스 레지스터(112)에 기억된다. 최종 어드레스 LA는 제어 논리회로(132)를 통해 내부 제어회로(131A)에 의해 지시되는 식(1)에 따라서 버스트 어드레스 연산회로(113)에 의해 산출되고, 그후 정보 유지 수단의 일부를 구성하는 버스트 어드레스 연산회로(113)내의 레지스터에 기억된다.

액세스되고 있는 현재 갱신 어드레스(이하, "현재 어드레스"라고 함) CA(p, q)는 초기값으로서 선두 어드레스 FA로부터 최종 어드레스 LA까지 클록신호(CLK)의 상승과 동기하여 인클리먼트되고, 버스트 어드레스 연산회로(113)로부터 어드레스 래치회로(103)로 출력된다. 이때, 현재 어드레스 CA(p, q)를 버스트 어드레스 연산회로(113)에 내장된 레지스터(도시하지 않음)에 의해 래치하고, 산출된 최종 어드레스 LA와 비교한다.

버스트 어드레스 연산회로(113)로부터 출력되는 어드레스 CA(p, q)가 최종 어드레스 LA에 도달할 때까지, 선택 상태의 칩 1로부터 클록신호(CLK)의 상승과 동기하여 순차적으로 선택되는 워드라인상의 데이터가 판독된다. 비선택 상태의 칩 2는 클록신호(CLK)의 상승시에만 어드레스를 카운트한다(버스트 길이의 카운트 동작에 상당).

버스트 어드레스 연산회로(113)는, 버스트 어드레스 연산회로(113)로부터 출력되는 어드레스 CA(p, q)가 최종 어드레스에 도달하기 전에 첫번째로 선택되는 워드라인상의 최종 어드레스(p0, n-1)와 일치하는 것을 검출하면, 일치를 나타내는 정보를 제1 판정신호로서 제어 논리회로(132)를 통해 내부 제어회로(131A)에 출력한다. 이때, 칩 1과 칩 2의 각각의 내부 제어회로(131A)의 칩 선택 상태 스위칭 수단(131B)은 각 칩의 선택/비선택 상태를 스위칭한다. 결과적으로, 선택 상태의 칩 1은 비선택 상태로 스위칭되고, 비선택 상태의 칩 2는 선택 상태로 스위칭된다. 계속해서, 선택 상태의 칩 2는 데이터를 출력한다.

도시하지 않았지만, 먼저 선택 상태에 있었던 칩 1은, 선택 상태로부터 비선택 상태로 스위칭할 때, 행 어드레스를 인크리먼트하여 다음 어드레스에 대응하는 워드라인을 선택하여 대기 상태에 두고, 클록신호(CLK)의 상승시에만 어드레스를 카운트하다(버스트 길이의 카운트 동작에 상당). 이것은 다음의 선택/비선택 스위칭시에 데이터를 연속적으로 판독할 수 있도록 수행된다.

그후, 선택 상태의 칩 2는 선택 상태가 선택된 워드라인 상의 최종 어드레스(p0, n-1)에 도달할 때까지 데이터를 출력한다.

이 실시예에 있어서, 계산을 간략화하기 위해, 칩 1 및 칩 2에 대해 버스트 길이 n은 동일하고, 설정된 버스트 길이 b는 2n에 정수를 곱함으로써 얻어지는 값이다. 또한, 임의의 다른 최대 버스트 길이 n 및 n'를 갖는 2개의 칩을 사용하여 설정된 버스트 길이 b를 임의로 설정할 수 있다. 설정된 버스트 길이 b가 칩의 최대 버스트 길이 n 및 n' 보다 작더라도, 종래의 장치와 동일한 방식으로 데이터를 판독할 수 있다. 상술한 방법을 사용하여, 칩 1 및 칩 2의 최대 버스트 길이에 상관없이, 비휘발성 반도체 기억장치 모듈의 총 비트수의 데이터를 최대한 연속적으로 판독할 수 있다. 즉, 각기 2M워드 ×16비트 구조의 32M비트를 갖는 2개의 메모리가 있는 경우, 32M ×2비트의 데이터를 연속적으로 판독할 수 있다.

이어서, 내부 제어회로(131A)에 의한 전체 칩의 제어 동작에 대하여 상세하게 설명한다. 내부 제어회로(131A)에 있어서, "마이크로 코드(micro code)"라고 하는 내장된 프로그램에 의해 어드레스 연산 동작 및 모드 스위칭 동작, 및 칩의 전체적인 제어가 실행된다.

도 4는 도 2에 나타낸 내부 제어회로(131A)에 의해 수행되는 동기식 버스트 판독 동작시 버스트 어드레스 연산회로의 대표적인 제어 및 모드 스위칭 제어를 나타내는 플로우차트이다. 클록신호(CLK)의 상승과 동기하여 처리 동작이 수행된다.

도 4에 나타낸 바와 같이, 스텝 S1에 있어서, 칩 인에이블 신호(CE#)가 LOW 레벨로 변화됨으로써, 명령 입력 사이클을 개시한다.

이어서, 스텝 S2에 있어서, 어드레스 신호 및 데이터 신호 입력에 기초하여, 버스트 길이 설정 명령, 칩 선택 설정 명령, 지연시간 설정 명령, 버스트/페이지 스위칭 설정 명령, 버스트 모드 설정 (인터리브 또는 순차적) 명령 등을 포함하는 설정 명령을 기록한다[이러한 설정을 "모드 미리설정(mode preset)"이라고 함].

칩 선택 설정 명령은 각 칩을 선택 상태(active mode) 또는 비선택 상태(wait mode)로 설정하는 명령이다. 각 칩에 번호가 미리 설정되고, 입력된 명령에 의해 지정되는, 미리 설정된 번호를 가진 칩만이 선택(active) 상태로 스위칭된다. 그리하여, 상술한 바와 같이 모드 및 상태가 설정된다. 메모리 어레이 판독 명령의 경우, 예컨대, 종래의 플래시메모리는 다음과 같이 2사이클 명령 시스템에 기초하여 동작한다. 첫번째 사이클에 있어서, 입출력 데이터 신호(D0∼D15) 중에서 입출력 데이터 신호(D0∼D7)를 사용하여 판독 동작을 지시하는 FF(16진수)가 입력된다. 다음의 사이클에 있어서, 판독될 데이터의 선두 어드레스가 입력된다. 이 실시예에 있어서의 플래시메모리는 다음과 같이 다른 2사이클 명령 시스템에 기초하여 동작한다. 첫번째 사이클에 있어서, 예컨대, 칩 선택 설정 명령으로서 EE(16진수)가 입력된다. 다음의 사이클에 있어서, 예컨대, A0(16진수)가 입력되면, 칩 1이 선택 상태로 되고, A1(16진수)가 입력되면, 칩 2가 선택 상태로 되도록 칩 선택 코드가 입력된다. 외부 명령의 명령 사이클은 이 실시예에 있어서 2사이클로 정의되지만, 본 발명은 이것에 한정되지 않는다. 명령 사이클의 개수를 증가시킴으로써 다수의 명령을 설정할 수 있다.

대안으로, 예컨대, 첫번째 사이클에서 F0(16진수)이 입력되면, 칩 1이 칩 선택 상태로 설정되고, 첫번째 사이클에서 FF(16진수)가 입력되면, 칩 2가 칩 선택 상태로 설정되도록 설정을 수행할 수 있다. 이 경우, 하나의 사이클내에서 칩 선택 설정 명령 및 메모리 어레이 판독 명령을 제어할 수 있다.

여기서, 각 설정은 동기식 플래시메모리가 재설정 또는 턴 오프될 때까지 유지되지만, 본 발명은 이것에 한정되지 않는다. 동기식 플래시메모리가 명령 입력에 의해 동작하고 있더라도, 동작 중단 명령이 입력되면, 각종 설정 명령을 언제라도 입력할 수 있다. 지금까지 설명한 동작은 초기화 설정이다. 이후, 어드레스 입력에 기초하여 데이터 판독 동작이 수행된다.

스텝 S3에 있어서, 선두 어드레스 FA(p0, q0)가 입력되고, 현재 어드레스는 CA(p, q)에서 p=p0, q=q0이 대입된 것이다. 어드레스 인크리먼트 횟수 bc에 대해, bc=1이 초기값이다. 어드레스 인크리먼트 횟수 bc란 버스트 어드레스 연산회로(113)가 클록신호(CLK)의 상승과 동기하여 어드레스를 인크리먼트할 때 카운트수이다. 어드레스 인크리먼트 횟수 bc는 버스트 어드레스 연산회로(113)에 내장된 레지스터(도시하지 않음)에 래치된다.

스텝 S4에 있어서, 내부 제어회로(131A)는 버스트 어드레스 연산회로(113)에 대하여 최종 어드레스 LA(p1, q1)를 산출하도록 지시한다. 계산식은 버스트 모드에 따라 다르다. 이 실시예의 순차적 버스트 모드의 경우, 최종 어드레스 LA(p1, q1)는 상술한 조건을 갖는 식(1)에 의해 얻어진다.

스텝 S5에 있어서, 내부 제어회로(131A)는 칩이 액티브 모드인지 또는 대기 모드인지의 여부를 판정한다.

칩이 액티브 모드일 경우, 스텝 S6-1에서 현재 어드레스 CA(p, q)의 데이터가 출력된다. 칩이 대기 모드일 경우, 처리는 스텝 S6-2에서 어떠한 처리도 수행되지 않고 스텝 S7로 진행한다.

그후, 스텝 S7에 있어서, 현재 어드레스 CA(p, q)가 최종 어드레스 LA와 일치하는지의 여부, 및 어드레스 인크리먼트 횟수 bc가 설정된 버스트 길이 b와 일치하는지의 여부를 판정한다. 선택 상태의 현재 어드레스 CA(p, q)가 최종 어드레스 LA와 일치하고, 또한 어드레스 인크리먼트 횟수 bc가 설정된 버스트 길이 b와 일치하는 것이 판정되면, 동작이 종료된다.

스텝 S8-1에 있어서, 현재 어드레스 CA(p, q)가 선택된 워드라인상의 최종 어드레스 LA인지의 여부를 판정한다. 현재 어드레스 CA(p, q)가 선택된 워드라인상의 최종 어드레스 LA가 아닐 경우, 스텝 S8-2에서 열 어드레스 및 어드레스 인크리먼트 횟수 bc는 버스트 어드레스 연산회로(113)에 의해 인크리먼트된다. 현재 어드레스 CA(p, q)가 선택된 워드라인상의 최종 어드레스 LA인 경우, 처리는 동작 모드 스위칭을 위해 스텝 S9∼스텝 S12으로 진행한다.

스텝 S9에 있어서, 스텝 S5에서와 마찬가지로, 칩의 상태(칩이 액티브 모드 인지 또는 대기 모드인지의 여부)를 판정한다. 칩이 액티브 모드인 경우, 스텝 S10에서 버스트 어드레스 연산회로(113)에 래치된 행 어드레스 p는 (p+1)로 인크리먼트되어 다음의 어드레스에 대응하는 워드라인을 선택한다.

스텝 S11에 있어서, 모드는 다음의 선택 모드 스위칭의 준비를 위해 대기 모드로 전환된다.

스텝 9에서 칩이 대기 모드인 경우, 스텝 S11에서 연속적인 데이터 판독을 위해 모드는 액티브 모드로 전환된다.

스텝 S12에 있어서, 열 어드레스 q가 재설정되어, 선두 어드레스가 현재 어드레스 CA(p, q)의 열 어드레스가 된다. 그후, 처리는 스텝 S5로 복귀한다.

도 5 및 도 6은 도 1에 나타낸 동기형 반도체 기억장치 모듈의 동작을 나타내는 타이밍 차트이다. 이하, 또한 도 4의 플로우차트에 나타낸 스텝을 참조하여 동작 타이밍에 대하여 설명한다. 모든 입력 신호는 클록신호(CLK)의 상승과 동기하여 칩에 취해진다. 출력 신호는 클록신호(CLK)의 상승과 동기하여 유효하게 된다.

도 5에 나타낸 바와 같이, 시각 t1 이전에, 칩 인에이블 신호(CE#)는 HIGH 레벨이고, 그리하여 비휘발성 반도체 기억장치 모듈은 "스탠바이 모드"라고 하는 대기 상태에 있다.

시각 t1에서, LOW 레벨로 변화된 칩 인에이블 신호(CE#)가 입력된다. 결과적으로, 비휘발성 반도체 기억장치 모듈이 동작 상태로 되고; 명령, 외부 신호 및 기타 입력이 유효하게 된다. 시각 t1 및 t2는 모드의 미리설정을 위해 스텝 S1(칩 인에이블 신호(CE#)가 액티브됨) 및 스텝 S2(모드의 미리설정)에 상당한다. 시각 t1 및 t2의 2사이클 명령 시스템에 의해 초기 설정이 입력된다. 도시하지 않았지만, 시각 t1 및 t2는 필요한 종류의 설정을 수행하기 위해 반복된다. 즉, 스텝 S2는 모드가 미리 설정되는 명령의 개수에 대응하는 횟수만큼 반복된다. 그리하여, 필요한 설정이 수행된다. 시각 t1 및 t2의 2사이클 명령 시스템의 경우, 예컨대, 시각 t1에서 명령의 종류가 입력되고, 시각 t2에서 소망하는 설정값이 입력된다.

시각 t3 및 t4는 판독 명령의 설정을 위해 스텝 S3에 상당한다. 시각 t1 및 t2의 경우와 마찬가지로, 시각 t3 및 t4의 2사이클에 의해 판독 명령 및 선두 어드레스가 입력된다.

시각 t5는 칩 1의 데이터 출력을 개시하기 위해 스텝 S5 및 S6에 상당한다. 이후, 데이터 출력이 완료될 때까지 각 클록에 대해 스텝 S5∼S8의 사이클이 반복된다.

그후, 도 6에 나타낸 바와 같이, 시각 t6 및 t7은 자동 모드 전환을 위해 (칩 2의 데이터 출력을 개시하기 위해) 스텝 S9∼S12의 사이클에 상당한다.

최종 시각 t8은 데이터 출력을 종료하기 위한 것이다. 스텝 S7에서의 판정 결과가 "yes"일 경우, 상기에 설명한 일련의 처리가 종료된다.

상술한 바와 같이, 본 발명의 이 실시예에 있어서, 비휘발성 반도체 기억장치 모듈은 한 패키지에 장착된 동일 구조를 갖는 복수의 동기식 플래시메모리 칩을 포함한다. 동기식 플래시메모리에 관련된 모든 외부 단자는 공통으로 접속된다. 외부 클록신호와 동기하여 외부 제어 신호, 어드레스 신호, 및 데이터 신호가 입력된다. 입력된 어드레스 신호 및 입력된 데이터 신호에 기초하여, 어드레스 초기화 수 단(113A)은 액세스 개시 어드레스 및 버스트 길이를 지정하고, 또한 어드레스 갱신 횟수를 초기화한다. 최종 어드레스 산출 수단(113C)은 액세스 개시 어드레스 및 버스트 길이에 기초하여 액세스 최종 어드레스를 산출한다. 데이터 출력 제어 수단(131D)으로부터의 지시에 의해, 어드레스 갱신 수단(113B)은 어드레스를 갱신하고, 어드레스 갱신 횟수를 카운트하고, 갱신된 어드레스를 어드레스 래치회로(103)로 출력하여 버스트 판독 동작을 실행한다. 제1 판정수단(113D)은 갱신된 어드레스가 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스와 일치하는 것을 알려주는 제1 판정신호를 칩 선택 상태 스위칭 수단(131B)으로 전송한다. 선두 판정신호의 수신시, 칩 선택 상태 스위칭 수단(131B)은 칩 선택 설정 명령에 의해 지정되는 정보와 일치하는 칩 식별 정보를 가지는 칩만을 칩 선택 상태로 스위칭한다. 칩 선택 상태로 스위칭된 칩의 어드레스 갱신 수단(113B)은 어드레스를 순차적으로 갱신하고, 어드레스 갱신 횟수를 카운트하고, 갱신된 어드레스를 어드레스 래치회로(103)로 출력하여 버스트 판독 동작을 실행한다. 그후, 제2 판정수단(113E)은 갱신된 어드레스가 액세스 최종 어드레스와 일치하고 또한 어드레스 갱신 횟수가 버스트 길이와 일치하는 것을 알려주는 제2 판정신호를 동작 종료 제어 수단(131C)으로 전송한다. 그리하여, 동작이 종료된다.

상술한 방식에 있어서, 연속적으로 액세스될 복수의 메모리 셀이 2개의 메모리 칩내에 개별적으로 위치하더라도, 1회의 어드레스 입력에 의해 전체적으로 대용량을 갖는 2개의 메모리 칩을 단일체 메모리 칩과 거의 동일한 방식으로 사용할 수 있다. 또한, 2개의 메모리 칩 중 하나로부터 데이터를 판독할 수 있고, 그후 다른 메모리 칩으로부터 데이터를 연속적으로 고속 판독할 수 있다.

도 1에서는 2개의 동기식 플래시메모리 칩(1, 2)을 사용하고 있다. 또한, 도 7에 나타낸 바와 같이 3개의 동기식 플래시 메모리 칩(1∼3)을 사용하여도 좋다. 도 7의 경우, 칩은 도 1의 경우와 동일한 방식으로 순차적으로 선택 상태로 된다. 그리하여, 더 긴 버스트 길이를 갖는 비휘발성 반도체 기억장치 모듈을 실현할 수 있다. 유사하게, 3개 이상의 임의의 개수의 동기식 플래시메모리를 포함하는 비휘발성 반도체 기억장치 모듈을 설치할 수 있다.

이 실시예에 있어서, 2개의 칩, 즉, 칩 1 또는 칩 2를 명령에 의해 선택할 수 있다. 다른 메모리 액세스 방법에 있어서, 예컨대, 선두 어드레스가 항상 칩 1이고, 설정된 버스트 길이 b가 칩 1의 최대 버스트 길이 n 보다 길 경우에 칩 2가 연속적으로 액세스되도록 기억장치 모듈을 설정한다. 판독될 선두 데이터가 칩 2에 있을 경우, 지연시간이 증가되지만, 선택 모드의 초기 설정을 수행하는 칩 선택 명령의 발행 및 실행이 필요하지 않다. 각각의 경우에 있어서 더 짧은 지연시간 또는 칩 선택 명령의 발행 및 실행의 불필요 중 어느 하나를 선택할 수 있다.

이 실시예에 있어서, 버스트 모드로서 순차적 모드가 사용되고 있다. 인터리브 모드에 대해서 기억장치 모듈을 용이하게 사용할 수 있다. 이 경우, 내부 제어회로(131A)는 열 선택회로/감지 증폭기(104)에 의해 감지되고 데이터 레지스터(105)에 의해 래치되는 데이터의 출력 순서를 변경한다.

이 실시예에서는 열거하지 않았지만, 상술한 방법이 2개의 동기식 플래시메모리의 경우에 한정되는 것은 아니다. 기억장치 모듈이 3개 이상의 임의의 개수의 동기식 플래시 메모리를 포함하더라도, 선택 상태의 칩을 하기 방식으로 스위칭할 수 있다. 모든 메모리 칩에는 선택 상태로 되는 우선 순위가 정해지고, 클록신호의 상승이 카운트된다. 카운트수에 따라서 선택 상태의 칩을 스위칭할 수 있다. 이러한 방식으로, 더 긴 버스트 길이를 가진 비휘발성 반도체 기억장치 모듈을 실현할 수 있다.

이 실시예에서는, 비휘발성 반도체 기억장치, 특히 동기식 플래시메모리를 사용하여 모듈이 형성된다. 본 발명은 이것에 한정되지 않으며, 예컨대, 동적 RAM 또는 정적 RAM 등의 비휘발성 메모리 셀 어레이를 갖는 모듈에 용이하게 적용될 수 있다.

이 실시예에서는, 동기형 반도체 기억장치 모듈이 설명되어 있다. 본 발명에 따른 동기형 반도체 기억장치 모듈은 휴대전화장치 또는 컴퓨터 등의 정보기기에 통합되어 있어도 본 발명의 효과가 제공된다. 예컨대, 본 발명에 따른 동기형 반도체 기억장치 모듈을 도 10에 나타낸 정보기기(200)에 용이하게 사용할 수 있다. 정보기기(200)는 RAM 및 ROM 등의 정보 기억 수단(동기형 반도체 기억장치 모듈); 제어 입력 수단; 초기 화면 또는 정보 처리 결과를 표시하는 액정표시장치 등의 표시 수단; 및 규정된 정보 처리 프로그램 또는 그 데이터에 기초하여 제어 입력 수단으로부터의 제어 지시의 수신시에 각종 정보를 처리하면서, 정보 기억 수단으로부터 버스트 판독 동작 등을 수행하는 CPU(중앙처리장치)를 포함한다. 이러한 구조를 갖는 정보기기(200)에 있어서, 정보 기억 수단(RAM 또는 ROM)에 대해 본 발명에 따른 동기형 반도체 기억장치 모듈을 용이하게 사용할 수 있다.

상술한 바와 같이, 본 발명에 따르면, 갱신된 어드레스에 기초하여 복수의 동기형 반도체 기억장치의 선택/비선택 상태를 스위칭하고, 또한, 하나의 장치가 선택 상태로부터 비선택 상태로 스위칭되고 다른 장치가 비선택 상태로부터 선택 상태로 스위칭될 때, 복수의 동기형 반도체 기억장치로부터 데이터를 연속적으로 고속 판독할 수 있다. 또한, 하나의 메모리 칩 보다 긴 버스트 길이를 가진 비휘발성 반도체 기억장치 모듈을 실현할 수 있다. 예컨대, 비휘발성 반도체 기억장치 모듈이 각기 2M워드 ×16비트 구조의 32M비트를 가진 2개의 메모리를 포함하는 경우, 그 버스트 길이를 최대 모듈의 총 비트수까지, 즉, 32M ×2비트까지 확장할 수 있다.

3개 이상의 임의의 개수의 복수의 메모리 칩을 포함하는 비휘발성 반도체 기억장치 모듈은 거의 유사한 방식으로 메모리 칩을 선택 상태로 순차적으로 스위칭함으로써 더욱 긴 버스트 길이를 가질 수 있다. 이것은 화상 데이터 및 음성 데이터의 멀티미디어 처리시, 시스템 프로그램의 부팅시 등 대량의 데이터를 판독할 때 특히 유효하다.

클록과 동기하여 버스트 출력을 수행할 수 있는 복수의 동기형 반도체 기억장치 칩을 포함하는 동기형 반도체 기억장치 모듈의 기술분야에 있어서, 연속적으로 액세스될 복수의 메모리 셀이 2개의 메모리 칩에 개별적으로 위치하더도, 1회의 어드레스 입력에 의해 전체적으로 대용량을 갖는 2개의 메모리 칩을 단일체 메모리 칩과 거의 동일한 방식으로 사용할 수 있다.

Claims

클록과 동기하여 연속적인 데이터 판독을 수행할 수 있는 복수의 동기형 반도체 기억장치 칩을 포함하는 동기형 반도체 기억장치 모듈로서:

복수의 동기형 반도체 기억장치는 각각,

적어도 칩 식별 정보, 칩 선택 상태 설정 명령, 및 액세스 개시 어드레스를 유지하는 정보 유지 수단;

액세스 종료 어드레스를 얻기 위해 연산 동작을 수행하고, 상기 액세스 개시 어드레스로부터 상기 액세스 종료 어드레스로 갱신된 어드레스를 순차적으로 얻기 위해 연산 동작을 수행하는 어드레스 연산 수단; 및

상기 갱신된 어드레스에 기초하여, 상기 칩 식별 정보 및 상기 칩 선택 상태 설정 명령을 사용하여 복수의 동기형 반도체 기억장치의 선택 상태/비선택 상태 스위칭을 수행하고, 하나의 동기형 반도체 기억장치가 선택 상태로부터 비선택 상태로 변화되고 다른 동기형 반도체 기억장치가 비선택 상태로부터 선택 상태로 변화될 때, 중단 없이 동기형 반도체 기억장치로부터 데이터를 연속적으로 판독하도록 하는 데이터 연속 판독 제어 수단을 포함하는 것을 특징으로 하는 동기형 반도체 기억장치 모듈.
제1항에 있어서,

상기 어드레스 연산 수단은 입력으로서 외부 클록신호와 동기하여 외부 제어 신호, 어드레스 신호 및 데이터 신호를 수신하고, 상기 입력된 어드레스 신호 및 상기 입력된 데이터 신호에 기초하여 액세스 개시 어드레스 및 버스트 길이를 설정하고, 어드레스 갱신 횟수를 초기화하는 어드레스 초기화 수단;

상기 액세스 개시 어드레스로부터 어드레스를 순차적으로 갱신하고, 상기 어드레스 갱신 횟수를 카운트하는 어드레스 갱신 수단; 및

상기 버스트 길이 및 상기 액세스 개시 어드레스에 기초하여 액세스 종료 어드레스를 산출하는 최종 어드레스 산출 수단을 포함하는 것을 특징으로 하는 동기형 반도체 기억장치 모듈.
제1항 또는 제2항에 있어서,

상기 어드레스 연산 수단은 상기 갱신된 어드레스가 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스와 일치할 경우, 상기 데이터 연속 판독 제어 수단으로 제1 판정신호를 출력하는 제1 판정수단; 및 상기 갱신된 어드레스가 상기 액세스 종료 어드레스와 일치하고, 또한 상기 어드레스 갱신 횟수가 상기 버스트 길이와 일치할 경우, 상기 데이터 연속 판독 제어 수단으로 제2 판정신호를 출력하는 제2 판정수단을 포함하고;

상기 데이터 연속 판독 제어 수단은 상기 제1 판정신호에 기초하여 칩 선택 설정 명령에 의해 지정되는 정보와 일치하는 칩 식별 정보를 갖는 칩만 칩 선택 상태로 스위칭하는 칩 선택 상태 스위칭 수단; 상기 제2 판정신호에 기초하여 동작 종료 처리를 수행하는 동작 종료 제어 수단; 및 선택 상태의 칩에 대해서는 액세스 개시 어드레스로부터 순차적으로 갱신된 각 갱신 어드레스에 대응하는 데이터를 순차적으로 판독하고, 선택 상태가 아닌 칩에 대해서는 데이터 판독을 수행하지 않는 데이터 출력 제어 수단을 포함하는 것을 특징으로 하는 동기형 반도체 기억장치 모듈.
제1항에 있어서,

상기 데이터 연속 판독 제어 수단은,

제1 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스 다음의 어드레스는, 제2 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의, 제1 동기형 반도체 기억장치의 하나의 행 어드레스에 대응하는, 행 어드레스의 선두 열 어드레스가 되고,

제2 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스 다음의 어드레스는, 제1 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의, 제2 동기형 반도체 기억장치의 하나의 행 어드레스에 대응하는, 행 어드레스 다음의 행 어드레스의 선두 열 어드레스가 되도록, 내부 어드레스를 제어하는 것을 특징으로 하는 동기형 반도체 기억장치 모듈.
제1항에 있어서,

클록과 동기하여 버스트 판독 동작을 수행할 수 있는 N개(N은 자연수)의 동 기형 반도체 기억장치가 포함되고,

상기 데이터 연속 판독 제어 수단은,

1번째 ∼ (N-1)번째 동기형 반도체 기억장치 중에서 임의의 i번째(i는 자연수) 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의 행 어드레스 중에서 최종 열 어드레스 다음의 어드레스는, (i+1)번째 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의, i번째 동기형 반도체 기억장치의 하나의 행 어드레스에 대응하는, 행 어드레스의 선두 열 어드레스가 되고,

N번째 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의 하나의 행 어드레스에 대응하는 열 어드레스 중에서 최종 열 어드레스 다음의 어드레스는, i번째 동기형 반도체 기억장치에 내장된 메모리 셀 어레이의, N번째 동기형 반도체 기억장치의 하나의 행 어드레스에 대응하는, 행 어드레스 다음의 행 어드레스의 선두 열 어드레스가 되도록, 내부 어드레스를 제어하는 것을 특징으로 하는 동기형 반도체 기억장치 모듈.
제1항에 있어서,

상기 동기형 반도체 기억장치내의 메모리 셀은 비휘발성인 것을 특징으로 하는 동기형 반도체 기억장치 모듈.
제1항에 있어서,

상기 동기형 반도체 기억장치내의 메모리 셀은 플래시메모리 셀인 것을 특징 으로 하는 동기형 반도체 기억장치 모듈.
제1항에 있어서,

상기 복수의 동기형 반도체 기억장치의 일정 신호에 관련된 외부 단자는 모두 공통으로 접속되는 것을 특징으로 하는 동기형 반도체 기억장치 모듈.
제1항에 있어서,

상기 정보 유지 수단은 연속 판독을 위한 워드 길이가 설정되어 있는 것을 특징으로 하는 동기형 반도체 기억장치 모듈.
버스트 길이 설정 명령, 칩 선택 설정 명령, 액세스 개시로부터 데이터 출력까지의 지연시간을 설정하는 지연시간 설정 명령, 및 액세스 개시 어드레스를 입력하는 제1 단계;

상기 칩 선택 설정 명령에 의해 지정되는 정보와 일치하는 칩 식별 정보를 갖는 칩만 데이터를 출력할 수 있는 액티브 모드로 스위칭하는 제2 단계;

상기 입력된 액세스 개시 어드레스를 액세스 개시 어드레스로서 설정하고, 어드레스 갱신 횟수를 초기화하는 제3 단계;

상기 버스트 길이 및 상기 액세스 개시 어드레스에 기초하여 액세스 종료 어드레스를 산출하는 제4 단계;

상기 액티브 모드의 현재 갱신 어드레스에 대응하는 데이터를 출력하고, 액 티브 모드가 아닌 대기 모드의 데이터를 출력하지 않는 제5 단계;

상기 현재 갱신 어드레스가 상기 액세스 종료 어드레스와 일치하는지의 여부 및 상기 어드레스 갱신 횟수가 상기 버스트 길이와 일치하는지의 여부를 판정하고, 둘다 일치가 확인될 경우에 동작 종료 처리를 수행하는 제6 단계;

상기 현재 갱신 어드레스가 상기 액세스 종료 어드레스와 일치하는지의 여부 및 상기 어드레스 갱신 횟수가 상기 버스트 길이와 일치하는지의 여부를 판정하고, 적어도 하나의 일치가 확인되지 않을 경우, 상기 현재 갱신 어드레스가 하나의 행 어드레스상의 최종 열 어드레스인지의 여부를 판정하는 제7 단계;

상기 제7 단계에서 상기 현재 갱신 어드레스가 상기 최종 열 어드레스가 아닐 경우, 상기 현재 열 어드레스 및 상기 어드레스 갱신 횟수를 인크리먼트하고, 상기 제5 단계 및 그후의 단계로 처리를 복귀시키는 제8 단계;

상기 제7 단계에서 상기 현재 갱신 어드레스가 상기 최종 열 어드레스일 경우, 상기 열 어드레스를 상기 선두 어드레스로 전송하고, 상기 어드레스 갱신 횟수를 인크리먼트하고, 칩 선택 상태를 판정하는 제9 단계;

상기 제9 단계에서 칩이 액티브 모드에 있을 경우, 행 어드레스를 인크리먼트하고, 칩을 대기 모드로 전환하고, 상기 제5 단계 및 그후 단계로 처리를 복귀시키는 제10 단계; 및

상기 제9 단계에서 칩이 대기 모드에 있을 경우, 칩을 액티브 모드로 전환하고, 상기 제5 단계 및 그후 단계로 처리를 복귀시키는 제11 단계를 포함하는 것을 특징으로 하는 동기형 반도체 기억장치 모듈의 제어방법.
제1항에 기재된 동기형 반도체 기억장치 모듈을 사용하여 버스트 판독 동작을 수행하는 것을 특징으로 하는 정보기기.