JP4945125B2 - メモリ制御装置 - Google Patents
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Description
このメモリ制御装置は、中央処理装置(以下「CPU」という。)1に内部バスを介して接続され、データを格納するメモリアレイ14 1 ,14 2 ,14 3 をそれぞれ有する複数のメモリであるRAM10 1 ,10 2 ,10 3 に対して連続アクセスを行うために前記複数のRAM10 1 ,10 2 ,10 3 に対応して設けられた複数のメモリ制御回路を備えている。
内部バスは、アドレスを含むコマンドADまたはデータDTを時分割で転送するアドレス/データバス2、このアドレス/データバス2をコマンド転送に使用するときにレベル“H”となり、データ転送のときにレベル“L”となるアドレス設定信号ASが出力されるアドレス設定信号線3、書き込み動作か読み出し動作かを指定するライトリードアクセス要求信号W/Rが出力されるアクセス要求信号線4、読み書きのタイミングを示すアクセス信号ACが与えられるアクセス信号線5、及びアクセスするメモリチップを選択するチップ選択信号CSが出力されるチップ選択信号線6で構成されている。
CPU1がRAM101〜103を1つのメモリと見なして、このCPU1内に示したデータMD1〜MD27を、これらのRAM101〜103に順番に書き込む場合、図3(a)に示すように、まず、チップ選択信号CSでRAM101を指定する。次に、時刻T0〜T1の期間に、ライトリードアクセス要求信号W/Rを書き込み要求である“H”に設定し、アドレス設定信号ASをコマンドの転送指示である“H”に設定し、アドレス/データバス2に書き込みコマンド(RAM)を設定する。
CPU1がRAM101〜103を1つのメモリと見なして、これらのRAM101〜103から、データMD1〜MD27を順番に読み出す場合、図3(b)に示すように、まず、チップ選択信号CSでRAM101を指定する。次に、時刻T0〜T1の期間に、ライトリードアクセス要求信号W/Rを書き込み要求である“H”に設定し、アドレス設定信号ASをコマンドの転送指示である“H”に設定し、アドレス/データバス2に読み出しコマンド(RAM)を設定する。
更に、前記各メモリ内の前記各メモリ制御回路は、前記CPUから与えられる前記制御情報を保持するレジスタと、前記CPUから与えられる前記コマンドに従ってアクセス対象のアドレスを生成し、前記メモリアレイに対して前記アクセスの制御を行うメモリアレイ制御部と、メモリ選択制御部とを備えている。
前記メモリ選択制御部は、前記レジスタに保持された前記制御情報によって動作が許可されている状態において、前記第1の論理レベルまたは前記第2の論理レベルの前記第1のアクセスウエイト信号を入力しているときには、前記アドレスを保持し、入力している前記第1のアクセスウエイト信号が前記第1の論理レベルから前記第2の論理レベルへ遷移したときには、前記第3の論理レベルの前記第2のアクセスウエイト信号を前記ループ接続の前記下流側へ出力し、前記メモリアレイ制御部により制御される前記メモリアレイを選択して前記アドレスをインクリメントし、前記アドレスが一定の値になったときには、前記第2のアクセスウエイト信号を前記第3の論理レベルから前記第4の論理レベルに遷移させて前記ループ接続の前記下流側へ出力し、前記制御情報によって動作が禁止されている状態において、前記アドレスを保持し、入力された前記第1のアクセスウエイト信号と同一の前記論理レベルの前記第2のアクセスウエイト信号を前記ループ接続の前記下流側へ出力することを特徴としている。
内部バスは、アドレスを含むコマンドADまたはデータDTを時分割で転送するアドレス/データバス2、このアドレス/データバス2をコマンド転送に使用するときに“H”となり、データ転送のときに“L”となるアドレス設定信号ASが出力されるアドレス設定信号線3、書き込み動作か読み出し動作かを指定するライトリードアクセス要求信号W/Rが出力されるアクセス要求信号線4、読み書きのタイミングを示すアクセス信号ACが与えられるアクセス信号線5、及びアクセスするメモリチップを選択するチップ選択信号CSが出力されるチップ選択信号線6で構成されている。
CPU1がRAM10A1〜10A3を1つのメモリと見なして、このCPU1内に示したデータMD1〜MD27を、これらのRAM10A1〜10A3に順番に書き込む場合、図4に示すように、まず、チップ選択信号CSで最初に書き込むメモリチップ、この例ではRAM10A1を指定する。
CPU1がRAM10A1〜10A3を1つのメモリと見なして、これらのRAM10A1〜10A3から、データMD1〜MD27を順番に読み出す場合、図5に示すように、まず、チップ選択信号CSで最初にアクセスするRAM10A1を指定する。
(a) メモリチップとして3個のRAM10A1〜10A3を用いた場合を説明したが、メモリチップの数は任意である。
(b) 各RAM10A1〜10A3のメモリ容量は同一として説明したが、メモリ容量が異なっていても適用可能である。
(c) 3個のRAM10A1〜10A3をすべて使用せずに、例えば2個のRAM10A1,10A3を使用することもできる。その場合には、RAM10A2の選択制御部152に対する制御信号CONで、この選択制御部152を動作禁止に設定する。
10A RAM
11 インタフェース部
12A レジスタ
13A メモリアレイ制御部
14 メモリアレイ
15 選択制御部
Claims (1)
- データを格納するメモリアレイと、前記メモリアレイに対してアクセスの制御を行うメモリ制御回路と、をそれぞれ有する複数のメモリと、
前記複数のメモリにバスを介して接続され、前記バスを介して制御情報及びコマンドを前記複数のメモリに与え、前記複数のメモリに対してアクセスの制御を行う中央処理装置と、
を備えたメモリ制御装置において、
前記複数のメモリは、
ループ接続され、遷移する2つの異なる第1の論理レベル及び第2の論理レベルを有する第1のアクセスウエイト信号が、前記ループ接続の上流側から入力されて下流側へ伝達され、遷移する2つの異なる第3の論理レベル及び第4の論理レベルを有する第2のアクセスウエイト信号を、前記ループ接続の下流側へ出力するものであり、
前記各メモリ内の前記各メモリ制御回路は、
前記中央処理装置から与えられる前記制御情報を保持するレジスタと、
前記中央処理装置から与えられる前記コマンドに従ってアクセス対象のアドレスを生成し、前記メモリアレイに対して前記アクセスの制御を行うメモリアレイ制御部と、
前記レジスタに保持された前記制御情報によって動作が許可されている状態において、前記第1の論理レベルまたは前記第2の論理レベルの前記第1のアクセスウエイト信号を入力しているときには、前記アドレスを保持し、入力している前記第1のアクセスウエイト信号が前記第1の論理レベルから前記第2の論理レベルへ遷移したときには、前記第3の論理レベルの前記第2のアクセスウエイト信号を前記ループ接続の前記下流側へ出力し、前記メモリアレイ制御部により制御される前記メモリアレイを選択して前記アドレスをインクリメントし、前記アドレスが一定の値になったときには、前記第2のアクセスウエイト信号を前記第3の論理レベルから前記第4の論理レベルに遷移させて前記ループ接続の前記下流側へ出力し、前記制御情報によって動作が禁止されている状態において、前記アドレスを保持し、入力された前記第1のアクセスウエイト信号と同一の前記論理レベルの前記第2のアクセスウエイト信号を前記ループ接続の前記下流側へ出力するメモリ選択制御部と、
を備えたことを特徴とするメモリ制御装置。
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