JPH11120778A - 不揮発性メモリー内蔵マイコン - Google Patents
不揮発性メモリー内蔵マイコンInfo
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- JPH11120778A JPH11120778A JP27681997A JP27681997A JPH11120778A JP H11120778 A JPH11120778 A JP H11120778A JP 27681997 A JP27681997 A JP 27681997A JP 27681997 A JP27681997 A JP 27681997A JP H11120778 A JPH11120778 A JP H11120778A
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Abstract
(57)【要約】
【課題】 不揮発性メモリー内蔵マイコンの、書き込み
処理に要するプログラム実行時間短縮と、書き込みプロ
グラムを格納するメモリーの消費容量の減少。 【解決手段】 書き込みアドレスの初期値設定の為のア
ドレスレジスタ２２と、アドレス発生のためのアドレス
カウンタ２３で構成されたアドレス発生回路であり、書
き込み時は、データが受け渡される順に見て、２ビット
目と３ビット目の桁上げが遮断され、ヴェリファイ時は
２ビット目と３ビット目の桁上げが許可されることを特
徴とする。
処理に要するプログラム実行時間短縮と、書き込みプロ
グラムを格納するメモリーの消費容量の減少。 【解決手段】 書き込みアドレスの初期値設定の為のア
ドレスレジスタ２２と、アドレス発生のためのアドレス
カウンタ２３で構成されたアドレス発生回路であり、書
き込み時は、データが受け渡される順に見て、２ビット
目と３ビット目の桁上げが遮断され、ヴェリファイ時は
２ビット目と３ビット目の桁上げが許可されることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ内
蔵マイコンに関し、ＣＰＵの制御による不揮発性メモリ
ーの書き換えの際のデータの書き込み処理時間を短縮
し、データ書き込み用プログラム容量を減少させるもの
である。
蔵マイコンに関し、ＣＰＵの制御による不揮発性メモリ
ーの書き換えの際のデータの書き込み処理時間を短縮
し、データ書き込み用プログラム容量を減少させるもの
である。
【０００２】
【従来の技術】近年、各種製品の開発期間の短縮が進ん
でいる。
でいる。
【０００３】このような中、電化製品に組み込まれたマ
イコンについても、製品の開発期間短縮化のため、実装
後にプログラムの書き込み、或いは書き換えができるマ
イコンが強く要望されている。
イコンについても、製品の開発期間短縮化のため、実装
後にプログラムの書き込み、或いは書き換えができるマ
イコンが強く要望されている。
【０００４】一般に、製品の動作はマイコンのプログラ
ムによって決定されるが、従来はプログラムをマスクＲ
ＯＭに格納していた。しかし、マスクＲＯＭは半導体を
製造することによってプログラムをＲＯＭに書き込むも
のであるため、製造に長期間を要する。このため、短期
間にプログラムを書き込めるフラッシュメモリー等の不
揮発性メモリーを内蔵したマイコンの必要性が高まって
いる。
ムによって決定されるが、従来はプログラムをマスクＲ
ＯＭに格納していた。しかし、マスクＲＯＭは半導体を
製造することによってプログラムをＲＯＭに書き込むも
のであるため、製造に長期間を要する。このため、短期
間にプログラムを書き込めるフラッシュメモリー等の不
揮発性メモリーを内蔵したマイコンの必要性が高まって
いる。
【０００５】以下、従来の不揮発性メモリー内蔵マイコ
ンについて説明する。図６は、従来の不揮発性メモリー
内蔵マイコンのブロック図である。同図において、１は
不揮発性メモリー、２は書き込みやヴェリファイなどの
対象となるアドレスを設定するアドレスレジスタ、３は
不揮発性メモリー１に対して書き込みデータを設定した
りヴェリファイ時の読み出しデータを格納するデータレ
ジスタ、４はメモリーをどのように動作させるか設定す
る制御レジスタ、５はＣＰＵ、６は書き込み用データ等
を格納するＲＡＭ、７はデータ書き込みプログラムなど
を格納するＲＯＭ、１５は不揮発性メモリー１からデー
タを読み出しまたは不揮発性メモリー１にデータを書き
込むためのデータ書き込み／読み出し回路、１６はアド
レスレジスタ２が出力するアドレスに基づいてゲート線
Ｇ１〜Ｇ４いずれかを選択するゲート線選択回路であ
る。
ンについて説明する。図６は、従来の不揮発性メモリー
内蔵マイコンのブロック図である。同図において、１は
不揮発性メモリー、２は書き込みやヴェリファイなどの
対象となるアドレスを設定するアドレスレジスタ、３は
不揮発性メモリー１に対して書き込みデータを設定した
りヴェリファイ時の読み出しデータを格納するデータレ
ジスタ、４はメモリーをどのように動作させるか設定す
る制御レジスタ、５はＣＰＵ、６は書き込み用データ等
を格納するＲＡＭ、７はデータ書き込みプログラムなど
を格納するＲＯＭ、１５は不揮発性メモリー１からデー
タを読み出しまたは不揮発性メモリー１にデータを書き
込むためのデータ書き込み／読み出し回路、１６はアド
レスレジスタ２が出力するアドレスに基づいてゲート線
Ｇ１〜Ｇ４いずれかを選択するゲート線選択回路であ
る。
【０００６】次に、図７の書き込み／ヴェリファイの動
作を示すフローチャートにそって、データの書き込み動
作について説明する。
作を示すフローチャートにそって、データの書き込み動
作について説明する。
【０００７】なお、書き込み時間の短縮のため、データ
は４バイトまとめて不揮発性メモリー１に書き込む。 （書き込み動作）まず、制御レジスタ４により、書き込
み／ヴェリファイモード切り換え信号を書き込み状態に
し、アドレスレジスタ２に（００００）2を設定すると
ともに、データレジスタ３にアドレス（００００）2に
対応するデータを設定する。その後、制御レジスタ４の
データラッチフラグをセットし、その出力がデータラッ
チ信号として不揮発性メモリー１に出力する。これによ
り、データ書き込み／読み出し制御回路１５内のデータ
格納レジスタ（図示せず）にデータを格納する。データ
格納後は、次のアドレスのデータラッチのためにデータ
ラッチフラグをクリアしておく。
は４バイトまとめて不揮発性メモリー１に書き込む。 （書き込み動作）まず、制御レジスタ４により、書き込
み／ヴェリファイモード切り換え信号を書き込み状態に
し、アドレスレジスタ２に（００００）2を設定すると
ともに、データレジスタ３にアドレス（００００）2に
対応するデータを設定する。その後、制御レジスタ４の
データラッチフラグをセットし、その出力がデータラッ
チ信号として不揮発性メモリー１に出力する。これによ
り、データ書き込み／読み出し制御回路１５内のデータ
格納レジスタ（図示せず）にデータを格納する。データ
格納後は、次のアドレスのデータラッチのためにデータ
ラッチフラグをクリアしておく。
【０００８】同様に、アドレス（０００１）2、（００
１０）2、（００１１）2に対しても書き込みデータをデ
ータ書き込み／読み出し制御回路１５内のデータレジス
タに格納した後、制御レジスタ４から書き込み許可信号
を出力することにより、データ書き込み／読み出し制御
回路１５に格納された上記４アドレスのデータがデータ
線Ｄ１〜Ｄ４を介してゲート線Ｇ１に対応するアドレス
（００００）2〜（００１１）2のメモリーセル群に４バ
イトのデータを書き込む。 （ヴェリファイ動作）次に、制御レジスタ４により書き
込み／ヴェリファイモード切り替え信号をヴェリファイ
状態に設定する。
１０）2、（００１１）2に対しても書き込みデータをデ
ータ書き込み／読み出し制御回路１５内のデータレジス
タに格納した後、制御レジスタ４から書き込み許可信号
を出力することにより、データ書き込み／読み出し制御
回路１５に格納された上記４アドレスのデータがデータ
線Ｄ１〜Ｄ４を介してゲート線Ｇ１に対応するアドレス
（００００）2〜（００１１）2のメモリーセル群に４バ
イトのデータを書き込む。 （ヴェリファイ動作）次に、制御レジスタ４により書き
込み／ヴェリファイモード切り替え信号をヴェリファイ
状態に設定する。
【０００９】その後、アドレスレジスタ２に（０００
０）2を設定すると、ゲート線選択回路１６により不揮
発性メモリー１のゲート線Ｇ１に対応するアドレス（０
０００）2〜（００１１）2のメモリーセル群が選択さ
れ、さらにデータ書き込み／読み出し回路１５によりデ
ータ線Ｄ１の値が有効となり、メモリーセル（０００
０） 2のデータがデータレジスタ３に出力される。
０）2を設定すると、ゲート線選択回路１６により不揮
発性メモリー１のゲート線Ｇ１に対応するアドレス（０
０００）2〜（００１１）2のメモリーセル群が選択さ
れ、さらにデータ書き込み／読み出し回路１５によりデ
ータ線Ｄ１の値が有効となり、メモリーセル（０００
０） 2のデータがデータレジスタ３に出力される。
【００１０】その後、データレジスタからデータを読み
出し、ＲＡＭ６に格納されている書き込みデータと比較
する。
出し、ＲＡＭ６に格納されている書き込みデータと比較
する。
【００１１】同様に、アドレス（０００１）2、（００
１０）2、（００１１）2に対しても、データレジスタに
データを読み出し、そのデータとＲＡＭ６に格納されて
いる書き込みデータとの比較を行う。
１０）2、（００１１）2に対しても、データレジスタに
データを読み出し、そのデータとＲＡＭ６に格納されて
いる書き込みデータとの比較を行う。
【００１２】上記の書き込み動作と、ヴェリファイ動作
をアドレス（０１００）2〜（０１１１）2、（１００
０）2〜（１０１１）2、（１１００）2〜（１１１１）2
のメモリーセル群に対しても行うことにより、不揮発性
メモリー１の全領域に対する書き込み、ヴェリファイが
完了する。
をアドレス（０１００）2〜（０１１１）2、（１００
０）2〜（１０１１）2、（１１００）2〜（１１１１）2
のメモリーセル群に対しても行うことにより、不揮発性
メモリー１の全領域に対する書き込み、ヴェリファイが
完了する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性メモリー内蔵マイコンでは、書き込みヴェ
リファイ動作毎にアドレスレジスタの設定や、制御レジ
スタのフラグセット・クリア設定をプログラムて行わな
ければならず、書き込みプログラムの実行時間と、書き
込みプログラムを格納するメモリーの容量が増大すると
いう問題点があった。
来の不揮発性メモリー内蔵マイコンでは、書き込みヴェ
リファイ動作毎にアドレスレジスタの設定や、制御レジ
スタのフラグセット・クリア設定をプログラムて行わな
ければならず、書き込みプログラムの実行時間と、書き
込みプログラムを格納するメモリーの容量が増大すると
いう問題点があった。
【００１４】本発明は、このような課題を解決するもの
で、書き込みとヴェリファイの動作毎のアドレス設定
や、制御フラグのプログラムによる設定を軽減した不揮
発性メモリー内蔵マイコンを提供することを目的とす
る。
で、書き込みとヴェリファイの動作毎のアドレス設定
や、制御フラグのプログラムによる設定を軽減した不揮
発性メモリー内蔵マイコンを提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明のアドレス発生回
路は、アドレス設定の為のレジスタとアドレス発生のた
めのカウンタの機能を備えており、書き込み時は、デー
タが受け渡される順に見て、ｎビット目とｎ＋１ビット
目の桁上げが遮断され、ヴェリファイ時はｎビット目と
ｎ＋１ビット目の桁上げが許可されることを特徴とす
る。
路は、アドレス設定の為のレジスタとアドレス発生のた
めのカウンタの機能を備えており、書き込み時は、デー
タが受け渡される順に見て、ｎビット目とｎ＋１ビット
目の桁上げが遮断され、ヴェリファイ時はｎビット目と
ｎ＋１ビット目の桁上げが許可されることを特徴とす
る。
【００１６】また、本発明のデータラッチ信号生成フラ
グは、プログラムでセットする事によりデータ格納レジ
スタにデータを格納すると、直ちにＣＰＵが供給するク
ロックによりクリアがかかる事を特徴としている。
グは、プログラムでセットする事によりデータ格納レジ
スタにデータを格納すると、直ちにＣＰＵが供給するク
ロックによりクリアがかかる事を特徴としている。
【００１７】さらに、本発明の不揮発性メモリー内蔵マ
イコンは上記のアドレス発生回路と、データラッチ信号
生成フラグを有することを特徴とするものである。
イコンは上記のアドレス発生回路と、データラッチ信号
生成フラグを有することを特徴とするものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【００１９】図１は、本発明の一実施の形態における不
揮発性メモリー内蔵マイコンのブロック図である。同図
において、２１は不揮発性メモリーに対し書き込みやヴ
ェリファイを行うアドレスを出力するアドレス発生回
路、１は不揮発性メモリー、２は書き込みやヴェリファ
イなどの対象となるアドレスを設定するアドレスレジス
タ、３は不揮発性メモリー１に対して書き込むデータを
設定したりヴェリファイ時の読み出しデータを格納する
データレジスタ、４はメモリーをどの様に動作させるか
設定する制御レジスタ、５はＣＰＵ、６は書き込み用デ
ータなどを格納するＲＡＭ、７はデータ書き込みプログ
ラムなどを格納するＲＯＭ、１５は不揮発性メモリー１
からデータを読み出しまたは不揮発性メモリー１にデー
タを書き込むためのデータ書き込み／読み出し回路、１
６はアドレスレジスタ２が出力するアドレスに基づいて
ゲート線Ｇ１〜Ｇ４いずれかを選択するゲート線選択回
路である。なお、不揮発性メモリー１、アドレスレジス
タ２、データレジスタ３、制御レジスタ４、ＣＰＵ５、
ＲＡＭ６およびＲＯＭ７、データ書き込み／読み出し回
路１５、ゲート線選択回路１６は図６におけるものと同
じである。また、不揮発性メモリー１としては、フラッ
シュメモリー、ＥＥＰＲＯＭ等がある。
揮発性メモリー内蔵マイコンのブロック図である。同図
において、２１は不揮発性メモリーに対し書き込みやヴ
ェリファイを行うアドレスを出力するアドレス発生回
路、１は不揮発性メモリー、２は書き込みやヴェリファ
イなどの対象となるアドレスを設定するアドレスレジス
タ、３は不揮発性メモリー１に対して書き込むデータを
設定したりヴェリファイ時の読み出しデータを格納する
データレジスタ、４はメモリーをどの様に動作させるか
設定する制御レジスタ、５はＣＰＵ、６は書き込み用デ
ータなどを格納するＲＡＭ、７はデータ書き込みプログ
ラムなどを格納するＲＯＭ、１５は不揮発性メモリー１
からデータを読み出しまたは不揮発性メモリー１にデー
タを書き込むためのデータ書き込み／読み出し回路、１
６はアドレスレジスタ２が出力するアドレスに基づいて
ゲート線Ｇ１〜Ｇ４いずれかを選択するゲート線選択回
路である。なお、不揮発性メモリー１、アドレスレジス
タ２、データレジスタ３、制御レジスタ４、ＣＰＵ５、
ＲＡＭ６およびＲＯＭ７、データ書き込み／読み出し回
路１５、ゲート線選択回路１６は図６におけるものと同
じである。また、不揮発性メモリー１としては、フラッ
シュメモリー、ＥＥＰＲＯＭ等がある。
【００２０】次に、図２はアドレス発生回路２１のブロ
ック図であり、Ｄフリップフロップからなるカウンタを
４段接続することにより４ビットのアドレスを生成して
いる。
ック図であり、Ｄフリップフロップからなるカウンタを
４段接続することにより４ビットのアドレスを生成して
いる。
【００２１】このアドレス発生回路２１の特徴は、アド
レスレジスタにアドレス初期値を設定すれば、カウンタ
がその値をロードし、アドレス初期値から１つずつ増加
しながら不揮発性メモリー１に書き込みアドレスを出力
する点にある。また、アドレスカウンタはカウント値が
メモリーセルの右端（−−１１）2になると、アドレス
カウント値をアドレス初期値に再設定することによりヴ
ェリファイの準備をし、アドレス初期値からヴェリファ
イを始め、ヴェリファイ動作がアドレスブロックの最終
番地に達すると、次のアドレスブロックの最初のアドレ
スを不揮発性メモリーに出力する点である。
レスレジスタにアドレス初期値を設定すれば、カウンタ
がその値をロードし、アドレス初期値から１つずつ増加
しながら不揮発性メモリー１に書き込みアドレスを出力
する点にある。また、アドレスカウンタはカウント値が
メモリーセルの右端（−−１１）2になると、アドレス
カウント値をアドレス初期値に再設定することによりヴ
ェリファイの準備をし、アドレス初期値からヴェリファ
イを始め、ヴェリファイ動作がアドレスブロックの最終
番地に達すると、次のアドレスブロックの最初のアドレ
スを不揮発性メモリーに出力する点である。
【００２２】このカウンタはＤフリップフロップを４段
接続することにより４ビットのアドレスを生成してい
る。このカウンタは、一般的なカウンタと同じである
が、カウントクロックとして、書き込み時はデータラッ
チ信号を、ヴェリファイ時はデータレジスタの読み出し
信号を選択することと、下位から数えて２ビット目から
３ビット目への桁上げ信号は、ヴェリファイ時のみ有効
となるようにしたものである。
接続することにより４ビットのアドレスを生成してい
る。このカウンタは、一般的なカウンタと同じである
が、カウントクロックとして、書き込み時はデータラッ
チ信号を、ヴェリファイ時はデータレジスタの読み出し
信号を選択することと、下位から数えて２ビット目から
３ビット目への桁上げ信号は、ヴェリファイ時のみ有効
となるようにしたものである。
【００２３】これにより、書き込み時は上位２ビットに
対して桁上げの影響がないため下位２ビットがオーバー
フローしたとき、すなわち４個目のデータをラッチした
後に、メモリーブロックの最小アドレスを出力すること
となり、ヴェリファイ時は上位２ビットに対する桁上げ
が有効となるため、下位２ビットがオーバーフローした
とき、すなわち４個目のデータを読み出した後に、次の
メモリーブロックの最小アドレスを出力する。
対して桁上げの影響がないため下位２ビットがオーバー
フローしたとき、すなわち４個目のデータをラッチした
後に、メモリーブロックの最小アドレスを出力すること
となり、ヴェリファイ時は上位２ビットに対する桁上げ
が有効となるため、下位２ビットがオーバーフローした
とき、すなわち４個目のデータを読み出した後に、次の
メモリーブロックの最小アドレスを出力する。
【００２４】なお、フリップフロップは、Ｄ型ではな
く、Ｔ型を用いてもよい。図３は、アドレスの初期値と
して（００００）2を与えた場合のアドレス発生回路２
１の出力するアドレスを示したものである。 （１）書き込み（ゲート線Ｇ１） ゲート線Ｇ１に対応するメモリーセル群にデータを書き
込む場合、アドレスは（００００）2〜（００１１）2に
カウントアップされる。 （２）ヴェリファイ（ゲート線Ｇ１） ゲート線Ｇ１に対応するメモリーセル群をヴェリファイ
する場合、ＡＮＤ回路２５によって２ビットのカウンタ
とされているため、（００１１）2がカウントアップさ
れても（００００）2に戻る。
く、Ｔ型を用いてもよい。図３は、アドレスの初期値と
して（００００）2を与えた場合のアドレス発生回路２
１の出力するアドレスを示したものである。 （１）書き込み（ゲート線Ｇ１） ゲート線Ｇ１に対応するメモリーセル群にデータを書き
込む場合、アドレスは（００００）2〜（００１１）2に
カウントアップされる。 （２）ヴェリファイ（ゲート線Ｇ１） ゲート線Ｇ１に対応するメモリーセル群をヴェリファイ
する場合、ＡＮＤ回路２５によって２ビットのカウンタ
とされているため、（００１１）2がカウントアップさ
れても（００００）2に戻る。
【００２５】その後、アドレスは（００００）2〜（０
０１１）2にカウントアップされる。 （３）書き込み（ゲート線Ｇ２） ゲート線Ｇ２に対応するメモリーセル群にデータを書き
込む場合、ＡＮＤ回路２５によって４ビットのカウンタ
とされているため、（００１１）2がカウントアップさ
れて（０１００）2となる。
０１１）2にカウントアップされる。 （３）書き込み（ゲート線Ｇ２） ゲート線Ｇ２に対応するメモリーセル群にデータを書き
込む場合、ＡＮＤ回路２５によって４ビットのカウンタ
とされているため、（００１１）2がカウントアップさ
れて（０１００）2となる。
【００２６】その後、アドレスは（０１００）2〜（０
１１１）2にカウントアップされる。 （４）ヴェリファイ（ゲート線Ｇ２） ゲート線Ｇ２に対応するメモリーセル群をヴェリファイ
する場合、ＡＮＤ回路２５によって２ビットのカウンタ
とされているため、（０１１１）2がカウントアップさ
れても（０１００）2に戻る。
１１１）2にカウントアップされる。 （４）ヴェリファイ（ゲート線Ｇ２） ゲート線Ｇ２に対応するメモリーセル群をヴェリファイ
する場合、ＡＮＤ回路２５によって２ビットのカウンタ
とされているため、（０１１１）2がカウントアップさ
れても（０１００）2に戻る。
【００２７】その後、アドレスは（０１００）2〜（０
１１１）2にカウントアップされる。ゲート線Ｇ３、Ｇ
４に対するデータの書き込み／ヴェリファイは、以上の
動作の繰り返しであるため、説明を割愛する。
１１１）2にカウントアップされる。ゲート線Ｇ３、Ｇ
４に対するデータの書き込み／ヴェリファイは、以上の
動作の繰り返しであるため、説明を割愛する。
【００２８】次に、図４はデータ書き込み／読み出し回
路１５のブロック図である。同図において、１７は書き
込み／読み出しアドレスの下位２ビットによりいずれの
データ線に対するデータを書き込むのか或いはいずれの
データ線から読み出したデータを有効にするのかを選択
するデータ線選択回路であり、１８は選択回路１７から
入力したデータをデータラッチ信号により格納するデー
タ格納レジスタであり、１９はモード切換信号により不
揮発性メモリーにデータを出力するのか、或いは不揮発
性メモリーからデータを入力するのかを制御する制御回
路である。
路１５のブロック図である。同図において、１７は書き
込み／読み出しアドレスの下位２ビットによりいずれの
データ線に対するデータを書き込むのか或いはいずれの
データ線から読み出したデータを有効にするのかを選択
するデータ線選択回路であり、１８は選択回路１７から
入力したデータをデータラッチ信号により格納するデー
タ格納レジスタであり、１９はモード切換信号により不
揮発性メモリーにデータを出力するのか、或いは不揮発
性メモリーからデータを入力するのかを制御する制御回
路である。
【００２９】この様に、従来のメモリーセルでは、デー
タ格納レジスタに４個のメモリーセルに対応するデータ
を格納し、一つのメモリーブロックに対して一括でデー
タ書き込みを行う事により、書き込み時間の短縮を図っ
ている。
タ格納レジスタに４個のメモリーセルに対応するデータ
を格納し、一つのメモリーブロックに対して一括でデー
タ書き込みを行う事により、書き込み時間の短縮を図っ
ている。
【００３０】具体的には、書き込み／読み出しアドレス
の上位２ビットを選択回路１６の切り替え信号として入
力し、メモリーブロックを選択し、書き込み／読み出し
アドレスの下位２ビットを選択回路１７の切り替え信号
として入力し、連続するアドレスと、書き込みデータを
次々に入力することにより、データ格納レジスタに４個
のデータが格納され、モード切換信号により、データ格
納レジスタ１８のデータを制御回路１９を介して、メモ
リーブロックに一度に書き込むことを可能にしている。
の上位２ビットを選択回路１６の切り替え信号として入
力し、メモリーブロックを選択し、書き込み／読み出し
アドレスの下位２ビットを選択回路１７の切り替え信号
として入力し、連続するアドレスと、書き込みデータを
次々に入力することにより、データ格納レジスタに４個
のデータが格納され、モード切換信号により、データ格
納レジスタ１８のデータを制御回路１９を介して、メモ
リーブロックに一度に書き込むことを可能にしている。
【００３１】次に、具体的にデータの書き込みとヴェリ
ファイについて説明する。図５は、本発明の一実施の形
態についての書き込み／ヴェリファイのプログラムを説
明するフローチャートである。 （１）データ格納／書き込み まず、制御レジスタ４により、書き込み／ヴェリファイ
モード切り替え信号を書き込み状態にし、アドレス発生
回路２１のアドレスレジスタ２２に（００００）2のア
ドレスを設定し、これをアドレスカウンタ２３にロード
する。アドレスカウンタ２３がその値を不揮発性メモリ
ー１内のゲート線選択ブロック１６に出力することによ
り、Ｇ１に対応するアドレス（００００）2〜（００１
１）2のメモリーセルを書き込み対象として選択する。
ファイについて説明する。図５は、本発明の一実施の形
態についての書き込み／ヴェリファイのプログラムを説
明するフローチャートである。 （１）データ格納／書き込み まず、制御レジスタ４により、書き込み／ヴェリファイ
モード切り替え信号を書き込み状態にし、アドレス発生
回路２１のアドレスレジスタ２２に（００００）2のア
ドレスを設定し、これをアドレスカウンタ２３にロード
する。アドレスカウンタ２３がその値を不揮発性メモリ
ー１内のゲート線選択ブロック１６に出力することによ
り、Ｇ１に対応するアドレス（００００）2〜（００１
１）2のメモリーセルを書き込み対象として選択する。
【００３２】データレジスタ３に（００００）2のアド
レスに対応するデータを設定し、制御レジスタ４のデー
タラッチフラグを有効にすることによりデータラッチ信
号を出力し、データ書き込み／読み出し制御回路１５内
のデータ格納レジスタ１８にデータを格納する。アドレ
スカウンタ２３（図２）は、制御レジスタ４のデータラ
ッチフラグをセットすることにより出力されるデータラ
ッチ信号によりカウント値を１つ増加し（０００１）2
の値を不揮発性メモリーに出力する。その後データラッ
チフラグは、ＣＰＵ５から出力されるクロックにより自
動的にクリアされる。
レスに対応するデータを設定し、制御レジスタ４のデー
タラッチフラグを有効にすることによりデータラッチ信
号を出力し、データ書き込み／読み出し制御回路１５内
のデータ格納レジスタ１８にデータを格納する。アドレ
スカウンタ２３（図２）は、制御レジスタ４のデータラ
ッチフラグをセットすることにより出力されるデータラ
ッチ信号によりカウント値を１つ増加し（０００１）2
の値を不揮発性メモリーに出力する。その後データラッ
チフラグは、ＣＰＵ５から出力されるクロックにより自
動的にクリアされる。
【００３３】同様の動作を繰り返し、（０００１）2に
対応するデータ、（００１０）2に対応するデータをデ
ータ格納レジスタ１８に格納する。これによりアドレス
発生回路からの出力値は（００１１）2になっている。
対応するデータ、（００１０）2に対応するデータをデ
ータ格納レジスタ１８に格納する。これによりアドレス
発生回路からの出力値は（００１１）2になっている。
【００３４】（００１１）2に対応するデータをデータ
格納レジスタに書き込んだときは、書き込み／読み出し
モード切り替え信号によりアドレスカウンタ２３が制御
され、メモリーブロック１１の最下位アドレスである
（００００）2に再設定される。
格納レジスタに書き込んだときは、書き込み／読み出し
モード切り替え信号によりアドレスカウンタ２３が制御
され、メモリーブロック１１の最下位アドレスである
（００００）2に再設定される。
【００３５】最後に制御レジスタをメモリー書き込み許
可状態に設定する事により不揮発性メモリー１のＧ１に
対応するアドレス（００００）2〜（００１１）2のメモ
リーセルに対する書き込みが完了する。 （２）ヴェリファイ動作 アドレスカウンタ２３は、書き込み動作により既にメモ
リーブロック１１の最下位アドレスである（００００）
2に設定されているので、制御レジスタにより、書き込
み／ヴェリファイモード切り替え信号をヴェリファイ状
態にし、メモリーセル（００００）2のデータがデータ
レジスタ３に対して出力される。書き込みデータが格納
されているＲＡＭ６のデータと比較する際に、ＣＰＵ５
が出力するデータレジスタ読み出し信号によりアドレス
カウンタはその値を一つ増加し（０００１）2の値を出
力する。不揮発性メモリーはそのアドレスに対応するデ
ータをデータレジスタに対して出力する。この動作を繰
り返し、データレジスタから（００１１）2のデータを
読み出したときは、アドレスカウンタ２３は、不揮発性
メモリーがヴェリファイモードである事を認識して、ア
ドレスカウント値を一つ増加させ次のメモリーブロック
１２の初期値（０１００）2に設定される。
可状態に設定する事により不揮発性メモリー１のＧ１に
対応するアドレス（００００）2〜（００１１）2のメモ
リーセルに対する書き込みが完了する。 （２）ヴェリファイ動作 アドレスカウンタ２３は、書き込み動作により既にメモ
リーブロック１１の最下位アドレスである（００００）
2に設定されているので、制御レジスタにより、書き込
み／ヴェリファイモード切り替え信号をヴェリファイ状
態にし、メモリーセル（００００）2のデータがデータ
レジスタ３に対して出力される。書き込みデータが格納
されているＲＡＭ６のデータと比較する際に、ＣＰＵ５
が出力するデータレジスタ読み出し信号によりアドレス
カウンタはその値を一つ増加し（０００１）2の値を出
力する。不揮発性メモリーはそのアドレスに対応するデ
ータをデータレジスタに対して出力する。この動作を繰
り返し、データレジスタから（００１１）2のデータを
読み出したときは、アドレスカウンタ２３は、不揮発性
メモリーがヴェリファイモードである事を認識して、ア
ドレスカウント値を一つ増加させ次のメモリーブロック
１２の初期値（０１００）2に設定される。
【００３６】本実施の形態では、４つのメモリーセルに
対して一度に書き込む方式で説明したが、そのメモリー
セルの数は２n個であれば任意である。そして、メモリ
ーセルの行数は何行でもよい。
対して一度に書き込む方式で説明したが、そのメモリー
セルの数は２n個であれば任意である。そして、メモリ
ーセルの行数は何行でもよい。
【００３７】この、書き込み／ヴェリファイの動作をア
ドレス（０１００）2〜（０１１１）2、（１０００）2
〜（１０１１）2、（１１００）2〜（１１１１）2に対
して繰り返すことにより、不揮発性メモリーのメモリー
セル全てに、データの書き込みが完了する。
ドレス（０１００）2〜（０１１１）2、（１０００）2
〜（１０１１）2、（１１００）2〜（１１１１）2に対
して繰り返すことにより、不揮発性メモリーのメモリー
セル全てに、データの書き込みが完了する。
【００３８】
【発明の効果】以上のように、本発明は、マイコンに内
蔵された不揮発性メモリーの書き込みにおいてアドレス
設定を一度だけにし、制御フラグの設定も大幅に削減し
た書き込みプログラムで、全メモリーセルに対する書き
込みを可能としている。具体的には、例えば、６４キロ
バイトの不揮発性メモリーの書き込み／ヴェリファイに
伴うアドレス設定は、従来の１３１０７２回から本発明
により１回のみにする事が出来る。よって、本発明は書
き込み処理に要するプログラム実行時間を短縮し、書き
込みプログラムを格納するメモリーの消費容量を減少す
ることができるものである。
蔵された不揮発性メモリーの書き込みにおいてアドレス
設定を一度だけにし、制御フラグの設定も大幅に削減し
た書き込みプログラムで、全メモリーセルに対する書き
込みを可能としている。具体的には、例えば、６４キロ
バイトの不揮発性メモリーの書き込み／ヴェリファイに
伴うアドレス設定は、従来の１３１０７２回から本発明
により１回のみにする事が出来る。よって、本発明は書
き込み処理に要するプログラム実行時間を短縮し、書き
込みプログラムを格納するメモリーの消費容量を減少す
ることができるものである。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリー内蔵マイコンのブロ
ック図
ック図
【図２】アドレス発生回路２１のブロック図
【図３】アドレス発生回路２１の出力するアドレスを示
す図
す図
【図４】データ書き込み／読み出し回路１５のブロック
図
図
【図５】本発明の書き込み／ヴェリファイプログラムの
フローチャート
フローチャート
【図６】従来の不揮発性メモリー内蔵マイコンのブロッ
ク図
ク図
【図７】従来の書き込み／ヴェリファイプログラムのフ
ローチャート
ローチャート
１ 不揮発性メモリー ３ データレジスタ ４ 制御レジスタ ５ ＣＰＵ ６ ＲＡＭ ７ ＲＯＭ ２１ アドレス発生回路 ２２ アドレスレジスタ ２３ アドレスカウンタ ２５ ＡＮＤ回路
Claims (3)
- 【請求項１】 メモリーセルが２m行２n列に配置された
メモリーに対して、ゲート線により任意の行の２n個の
メモリーセル群を選択した後、データを書き込みまたは
読み出す不揮発性メモリーのアドレス発生回路におい
て、 前記アドレス発生回路は、（ｍ＋ｎ）個のフリップフロ
ップ回路からなり、前記フリップフロップは、書き込み
の時はデータが受け渡しされる順に見て（ｎ）個目から
（ｎ＋１）個目へのデータ受け渡しが遮断されており、
書き込みデータ確認の時はデータが受け渡しされる順に
見て（ｎ）個目から（ｎ＋１）個目へのデータ受け渡し
が許可される事を特徴とする不揮発性メモリーのアドレ
ス発生回路。 - 【請求項２】 ゲート線により任意の行の２n個のメモ
リーセル群に対して、一度にデータを書き込む事が出来
る不揮発性メモリーのデータラッチフラグにおいて、プ
ログラム処理によりセットされた後、供給されるクロッ
クにより自動的にクリアされる、データラッチフラグ。 - 【請求項３】 不揮発性メモリーと、請求項１のアドレ
ス発生回路と、請求項２のデータラッチフラグと、プロ
グラムに基づいて動作するＣＰＵとを有することを特徴
とする不揮発性メモリー内蔵マイコン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27681997A JPH11120778A (ja) | 1997-10-09 | 1997-10-09 | 不揮発性メモリー内蔵マイコン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27681997A JPH11120778A (ja) | 1997-10-09 | 1997-10-09 | 不揮発性メモリー内蔵マイコン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11120778A true JPH11120778A (ja) | 1999-04-30 |
Family
ID=17574847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27681997A Pending JPH11120778A (ja) | 1997-10-09 | 1997-10-09 | 不揮発性メモリー内蔵マイコン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11120778A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012128189A1 (en) * | 2011-03-24 | 2012-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit |
| US8374023B2 (en) | 2010-09-30 | 2013-02-12 | SK Hynix Inc. | Semiconductor memory apparatus |
| US8456932B2 (en) | 2010-09-30 | 2013-06-04 | SK Hynix Inc. | Semiconductor memory apparatus |
-
1997
- 1997-10-09 JP JP27681997A patent/JPH11120778A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8374023B2 (en) | 2010-09-30 | 2013-02-12 | SK Hynix Inc. | Semiconductor memory apparatus |
| US8456932B2 (en) | 2010-09-30 | 2013-06-04 | SK Hynix Inc. | Semiconductor memory apparatus |
| WO2012128189A1 (en) * | 2011-03-24 | 2012-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit |
| JP2012256405A (ja) * | 2011-03-24 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 信号処理回路 |
| CN103430299A (zh) * | 2011-03-24 | 2013-12-04 | 株式会社半导体能源研究所 | 信号处理电路 |
| US8958252B2 (en) | 2011-03-24 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit |
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