KR100684909B1 - 읽기 에러를 방지할 수 있는 플래시 메모리 장치 - Google Patents

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KR100684909B1
KR100684909B1 KR1020060007406A KR20060007406A KR100684909B1 KR 100684909 B1 KR100684909 B1 KR 100684909B1 KR 1020060007406 A KR1020060007406 A KR 1020060007406A KR 20060007406 A KR20060007406 A KR 20060007406A KR 100684909 B1 KR100684909 B1 KR 100684909B1
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memory cell
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read operation
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강동구
이희원
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삼성전자주식회사
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Abstract

여기에 제공되는 플래시 메모리 장치는 적어도 2-비트 데이터를 저장하며, 메인 비트 라인들과 플래그 비트 라인을 포함하는 메모리 셀 어레이와; 상기 메인 비트 라인들을 통해 상기 메모리 셀 어레이로부터 데이터를 감지하도록 구성된 제 1 페이지 버퍼들과; 상기 플래그 비트 라인을 통해 상기 메모리 셀 어레이로부터 데이터를 감지하도록 구성된 제 2 페이지 버퍼와; MSB 데이터의 읽기 동작시 상기 제 2 페이지 버퍼의 출력에 응답하여 선택 신호를 발생하는 선택 신호 발생 회로와; 그리고 상기 MSB 데이터의 읽기 동작시 상기 선택 신호에 응답하여 상기 페이지 버퍼들의 출력 또는 소거 상태의 데이터를 MSB 데이터로서 출력하도록 구성된 선택 회로를 포함한다.

Description

읽기 에러를 방지할 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF PREVENTING READ ERROR}
도 1은 전계 커플링/F-poly 커플링으로 인한 문턱 전압 분포들의 넓어짐을 설명하기 위한 도면이다.
도 2는 메모리 셀들 사이에 생기는 전계 커플링/F-poly 커플링을 설명하기 위한 도면이다.
도 3a 및 도 3b는 도 1에 도시된 멀티-비트 상태들을 프로그램하는 동작을 개략적으로 설명하기 위한 도면이다.
도 4는 관련 기술에 따른 문턱 전압 분포들을 보여주는 도면이다.
도 5는 도 4에 도시된 멀티-비트 상태들을 프로그램하는 동작을 개략적으로 설명하기 위한 도면이다.
도 6은 도 4에 도시된 멀티-비트 상태들에 대한 읽기 동작을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 8은 본 발명에 따른 읽기 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 10은 도 9에 도시된 스트링 구조를 보여주는 회로도이다.
도 11은 LSB 프로그램 동작 후에 생기는 MSB 데이터의 읽기 에러를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 200 : 행 선택 회로
300 : 페이지 버퍼 블록 400 : 선택 신호 발생 회로
500 : 열 선택 회로 600 : 선택 회로
700 : 입출력 인터페이스 800 : 제어 로직
900 : 전압 발생 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-비트 데이터(또는 멀티-레벨 데이터)를 저장하는 반도체 메모리 장치에 관한 것이다.
최근, 휘발성 메모리들과 불 휘발성 메모리들과 같은 저장 장치들의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들에 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재상 기능)을 제공하기 위해서 점차적으로 대용량의 저장 장치들을 필요로 하고 있 다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져오고 있다. 그러한 노력들 중 하나로서 하나의 메모리 셀에 2-비트 데이터 또는 그 보다 많은 데이터 비트들을 저장하는 멀티-비트 메모리 장치가 제안되어 오고 있다. 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 예시적인 멀티-비트 메모리 장치들이 U.S. Patent No. 6,122,188에 "NON-VOLATILE MEMORY DEVICE HAVING MULTI-BIT CELL STRUCTURE AND A METHOD OF PROGRAMMING SAME"라는 제목으로, U.S. Patent No. 6,075,734에 "INTEGRATED CIRCUIT MEMORY DEVICE FOR STORING A MULTI-BIT DATA AND A METHOD FOR READING STORED DATA IN THE SAME"라는 제목으로, 그리고 U.S. Patent No. 5,923,587에 "MULTI-BIT MEMORY CELL ARRAY OF A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 메모리 셀은 데이터 '1'과 데이터 '0'을 각각 나타내는 2개의 상태들 중 하나를 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 하나의 메모리 셀은 데이터 '11', 데이터 '10', 데이터 '00', 그리고 데이터 01'을 각각 나타내는 4개의 상태들 중 하나를 갖는다. 도 1에는 4개의 상태들에 대응하는 문턱 전압 분포들이 도시되어 있다.
4개의 상태들에 대응하는 문턱 전압 분포들이 각각 정해진 문턱 전압 윈도우 내에 존재하기 위해서는 문턱 전압 분포를 조밀하게 제어하여야 한다. 이를 위해서, ISPP(Incremental Step Pulse Programming) 스킴을 이용한 프로그램 방법이 제안되어 오고 있다. ISPP 스킴에 따르면, 문턱 전압이 프로그램 루프들의 반복에 따라 프로그램 전압의 증가분만큼 이동된다. 프로그램 전압의 증가분을 작게 설정함으로써 문턱 전압 분포를 보다 조밀하게 제어하는 것이 가능하다. 이는 상태들 간의 마진을 충분히 확보하는 것이 가능함을 의미한다. 이에 반해서, 프로그램 전압의 증가분을 작게 설정하는 경우, 메모리 셀을 원하는 상태로 프로그램하는 데 필요한 시간이 증가될 것이다. 따라서, 프로그램 시간을 고려하여 프로그램 전압의 증가분이 결정될 것이다.
그러한 ISPP 스킴에도 불구하고, 각 상태의 문턱 전압 분포는 다양한 원인들로 인해서 원하는 윈도우보다 더 넓게 형성된다. 예를 들면, 도 1의 점선들(10, 11, 12, 13)로 도시된 바와 같이, 문턱 전압 분포는 프로그래밍시 인접한 메모리 셀들 간의 커플링으로 인해 넓어진다. 그러한 커플링은 "전계 커플링(electric field coupling)" 또는 "F-poly 커플링"이라 불린다. 예를 들면, 도 2를 참조하면, 메모리 셀(MCA)은 4개의 상태들 중 어느 하나의 상태를 갖도록 프로그램된 셀이고 메모리 셀은(MCB)은 4개의 상태들 중 어느 하나의 상태를 갖도록 프로그램될 셀이라 가정하자. 이러한 가정에 따르면, 메모리 셀(MCB)이 프로그램됨에 따라 플로팅 게이트(FG)에는 전하들이 축적될 것이다. 이때, 인접한 메모리 셀(MCA)의 플로팅 게이트(FG)의 전위는 메모리 셀(MCB)을 프로그램할 때 메모리 셀(MCB)의 플로팅 게이트(FG)와의 커플링으로 인해 높아질 것이다. 그렇게 증가된 문턱 전압은 프로그 래밍 이후에도 플로팅 게이트들 간의 커플링으로 인해 계속해서 유지될 것이다. 여기서, 메모리 셀(MCB)은 메모리 셀(MCA)에 대해 워드 라인 방향 그리고/또는 비트 라인 방향에 위치한 메모리 셀들을 포함한다. 이러한 커플링으로 인해 프로그램된 메모리 셀(MCA)의 문턱 전압이 높아지며, 그 결과 문턱 전압 분포가 도 1의 점선들(10, 11, 12, 13)로 도시된 바와 같이 넓어질 것이다.
도 1에 도시된 상태들(ST0-ST3)이 각각 2-비트 데이터 "11", "10", "00", 그리고 "01"에 각각 대응한다고 가정하자. 이러한 가정하에서 메모리 셀로의 2-비트 데이터 저장은 다음과 같이 수행될 것이다. 먼저, LSB 데이터 비트가 메모리 셀에 프로그램된다. 그 다음에 MSB 데이터 비트가 메모리 셀에 프로그램될 것이다. 일단 LSB 데이터 비트가 프로그램되면, 도 3a에 도시된 바와 같이, 메모리 셀은 소거된 상태 또는 "10" 상태를 갖는다. LSB 데이터 비트의 프로그램 동작 다음에 이어지는 MSB 데이터 비트의 프로그램 동작이 수행되면, 도 3b에 도시된 바와 같이, "11" 상태를 갖는 메모리 셀은 소거된 상태 또는 "01" 상태를 갖는 반면에, "10" 상태의 메모리 셀은 "10" 상태 또는 "00" 상태를 갖는다.
이러한 프로그램 방법에 의하면, "10" 상태의 메모리 셀이 "00" 상태로 프로그램될 때 받는 F-poly 커플링/전계 커플링과 비교하여 볼 때, 선택된 메모리 셀의 주변의 메모리 셀들은 "11" 상태의 선택된 메모리 셀이 "01" 상태로 프로그램될 때 최대의 F-poly 커플링/전계 커플링을 받게 된다. 왜냐하면 F-poly 커플링/전계 커플링으로 인한 문턱 전압의 넓어짐은 문턱 전압의 이동 정도에 비례하기 때문이다.
F-poly 커플링/전계 커플링으로 인한 영향을 최소화시키기 위한 한 가지 프 로그램 방법은 선택된 메모리 셀이 프로그램될 때 주변 메모리 셀들이 동일한 수준으로 F-poly 커플링/전계 커플링을 받게하는 것이다. 그러한 프로그램 방법에 따르면, 도 4에 도시된 바와 같이, 4개의 상태들(ST0-ST3)은 데이터 "11", "01", "10", 그리고 "00"을 갖도록 배열될 것이다. 이러한 배열에 의하면, LSB 데이터 비트가 프로그램될 때, 도 5에 도시된 바와 같이, 메모리 셀은 소거된 상태 또는 "10" 상태(ST2)를 갖는다. MSB 데이터 비트의 프로그램 동작이 수행되면, 도 5에 도시된 바와 같이, "11" 상태를 갖는 메모리 셀은 소거된 상태 또는 "01" 상태(ST1)를 갖고 "10" 상태의 메모리 셀은 "00" 상태(ST3)를 갖는다. 이러한 프로그램 방법에 의하면, 선택된 메모리 셀이 프로그램될 때 주변 메모리 셀이 받는 최대 F-poly 커플링/전계 커플링은 앞서 설명된 것과 비교하여 볼 때 작다. 즉, 프로그램 동작이 수행될 때, 도 5의 프로그램 방법에 따른 문턱 전압의 이동 정도는 도 3의 프로그램 방법에 따른 것보다 작다. 이는 F-poly 커플링/전계 커플링으로 인한 문턱 전압의 넓어짐이 감소됨을 의미한다.
도 5에 도시된 방식으로 메모리 셀을 프로그램하는 경우, 한 번의 읽기 동작을 수행함으로써 LSB 데이터 비트를 읽을 수 있다. 예를 들면, 도 6에 도시된 바와 같이, ST0 및 ST1 상태들의 LSB 데이터 비트는 '1'이고 ST2 및 ST3 상태들의 LSB 데이터 비트는 '0'이기 때문에, 선택된 메모리 셀의 워드 라인에 읽기 전압(Vread2)이 인가된 상태에서 한 번의 읽기 동작을 통해 LSB 데이터 비트를 읽는 것이 가능하다. 이에 반해서, MSB 데이터 비트를 읽기 위해서는 3번의 읽기 동작들이 수행되어야 한다. 예를 들면, ST0 상태의 MSB 데이터 비트가 '1'이고, ST1 상태의 MSB 데이터 비트가 '0'이기 때문에, 선택된 메모리 셀의 워드 라인에 읽기 전압(Vread1)이 인가된 상태에서 첫 번째 읽기 동작이 수행된다. ST1 상태의 MSB 데이터 비트가 '0'이고, ST2 상태의 MSB 데이터 비트가 '1'이기 때문에, 선택된 메모리 셀의 워드 라인에 읽기 전압(Vread2)이 인가된 상태에서 2번째 읽기 동작이 수행된다. 마지막으로, 선택된 메모리 셀의 워드 라인에 읽기 전압(Vread3)이 인가된 상태에서 3번째 읽기 동작이 수행된다.
도 5에서 설명된 프로그램 방법은 F-poly 커플링/전계 커플링을 감소시킬 수 있는 반면에 MSB 데이터 비트를 읽기 위해서 3번의 읽기 동작들을 필요로 하고 LSB 데이터 비트를 읽기 위해서 1번의 읽기 동작을 필요로 한다. 이에 반해서, 도 1에서 설명된 프로그램 방법은 MSB 데이터 비트를 읽기 위해서 1번의 읽기 동작을 필요로 하고 LSB 데이터 비트를 읽기 위해서 2번의 읽기 동작들을 필요로 한다. 따라서, 도 1에서 설명된 것과 비교하여 볼 때, 도 5에서 설명된 프로그램 방법은 플래시 메모리 장치의 읽기 성능이 저하되게 한다.
따라서, 읽기 성능의 저하 없이 F-poly 커플링/전계 커플링을 최소화시킬 수 있는 기술이 요구되고 있다.
본 발명의 목적은 읽기 에러를 방지할 수 있는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 읽기 성능의 저하 없이 F-poly 커플링/전계 커플링을 최소화시킬 수 플래시 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치는 적어도 2-비트 데이터를 저장하며, 메인 비트 라인들과 플래그 비트 라인을 포함하는 메모리 셀 어레이와; 상기 메인 비트 라인들을 통해 상기 메모리 셀 어레이로부터 데이터를 감지하도록 구성된 제 1 페이지 버퍼들과; 상기 플래그 비트 라인을 통해 상기 메모리 셀 어레이로부터 데이터를 감지하도록 구성된 제 2 페이지 버퍼와; MSB 데이터의 읽기 동작시 상기 제 2 페이지 버퍼의 출력에 응답하여 선택 신호를 발생하는 선택 신호 발생 회로와; 그리고 상기 MSB 데이터의 읽기 동작시 상기 선택 신호에 응답하여 상기 페이지 버퍼들의 출력 또는 소거 상태의 데이터를 MSB 데이터로서 출력하도록 구성된 선택 회로를 포함한다.
예시적인 실시예에 있어서, 상기 제 2 페이지 버퍼는 MSB 데이터의 프로그램 동작시 상기 플래그 비트 라인을 통해 상기 메모리 셀 어레이에 프로그램되도록 프로그램 데이터로 설정된다.
예시적인 실시예에 있어서, 상기 선택 신호가 상기 메인 비트 라인들의 선택된 메모리 셀들이 MSB 데이터로 프로그램되었음을 나타낼 때, 상기 선택 회로는 상기 MSB 데이터의 읽기 동작시 상기 제 1 페이지 버퍼들의 출력을 선택한다.
예시적인 실시예에 있어서, 상기 선택 신호가 상기 메인 비트 라인들의 선택된 메모리 셀들이 MSB 데이터로 프로그램되지 않았음을 나타낼 때, 상기 선택 회로는 상기 MSB 데이터의 읽기 동작시 제 1 페이지 버퍼들의 출력 대신에 상기 소거 상태의 데이터를 선택한다.
예시적인 실시예에 있어서, 상기 메인 비트 라인들 각각에는 복수의 스트링들이 연결되며, 상기 각 스트링의 메모리 셀들은 이 순서로 "11", "01", "00" 그리고 "10" 상태들에 각각 대응하는 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖도록 프로그램된다.
예시적인 실시예에 있어서, 상기 "01" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "11" 상태를 갖는 메모리 셀의 문턱 전압보다 높고, 상기 "00" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "01" 상태를 갖는 메모리 셀의 문턱 전압보다 높으며, 상기 "10" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "00" 상태를 갖는 메모리 셀의 문턱 전압보다 높다.
예시적인 실시예에 있어서, LSB 프로그램 동작시, 상기 "11" 상태를 갖는 메모리 셀은 상기 "00" 상태를 갖도록 프로그램된다.
예시적인 실시예에 있어서, MSB 프로그램 동작시, 상기 "11" 상태를 갖는 메모리 셀은 상기 "01" 상태를 갖도록 프로그램되고 상기 "00" 상태를 갖는 메모리 셀은 상기 "10" 상태를 갖도록 프로그램된다.
예시적인 실시예에 있어서, LSB 데이터를 읽기 위해서, 선택된 워드 라인에는 상기 "01" 상태와 상기 "00" 상태 사이의 읽기 전압이 인가된 상태에서 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행된다.
예시적인 실시예에 있어서, 상기 MSB 데이터를 읽기위해서, 선택된 워드 라인에는 상기 "11" 상태와 상기 "01" 상태 사이의 제 1 읽기 전압이 인가된 상태에서 제 1 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행되고, 상기 선택된 워드 라인에는 상기 "00" 상태와 상기 "10" 상태 사이의 제 2 읽기 전압이 인가된 상태에서 제 2 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행된다.
예시적인 실시예에 있어서, 상기 MSB 데이터의 읽기 동작 동안, 상기 제 2 페이지 버퍼를 통해 읽기 동작이 수행된다.
본 발명의 다른 특징에 따른 플래시 메모리 장치는 메인 비트 라인 쌍들과; 플래그 비트 라인 쌍과; 상기 각 쌍의 메인 비트 라인들 및 상기 한 쌍의 플래그 비트 라인들에 연결된 스트링들과; 상기 메모리 셀 어레이로부터 데이터를 읽도록 상기 메인 비트 라인 쌍들에 연결된 제 1 페이지 버퍼들과; 상기 메모리 셀 어레이로부터 데이터를 읽도록 상기 플래그 비트 라인 쌍에 연결된 제 2 페이지 버퍼와; 상기 제 1 페이지 버퍼들을 소정 단위로 순차적으로 선택하는 열 선택 회로와; MSB 데이터의 읽기 동작을 나타내는 제어 신호 및 상기 제 2 페이지 버퍼의 출력에 응답하여 선택 신호를 발생하는 선택 신호 발생 회로와; 상기 MSB 데이터의 읽기 동작 동안 상기 선택 신호에 응답하여 상기 열 선택 회로의 출력과 소거 상태의 데이터 중 하나를 선택하는 선택 회로와; 그리고 상기 MSB 데이터의 읽기 동작시 상기 제어 신호를 발생하는 제어 로직을 포함하며, 상기 제어 로직은 MSB 데이터의 프로그램 동작시 상기 제 2 페이지 버퍼를 프로그램 데이터로 설정한다.
예시적인 실시예에 있어서, 상기 선택 신호가 상기 메인 비트 라인들의 선택된 메모리 셀들이 MSB 데이터로 프로그램되었음을 나타낼 때, 상기 선택 회로는 상기 MSB 데이터의 읽기 동작시 상기 열 선택 회로의 출력을 선택한다.
예시적인 실시예에 있어서, 상기 선택 신호가 상기 메인 비트 라인들의 선택 된 메모리 셀들이 MSB 데이터로 프로그램되지 않았음을 나타낼 때, 상기 선택 회로는 상기 MSB 데이터의 읽기 동작시 상기 열 선택 회로의 출력 대신에 상기 소거 상태의 데이터를 선택한다.
예시적인 실시예에 있어서, 상기 각 스트링의 메모리 셀들은 이 순서로 "11", "01", "00" 그리고 "10" 상태들에 각각 대응하는 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖도록 프로그램된다.
예시적인 실시예에 있어서, 상기 "01" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "11" 상태를 갖는 메모리 셀의 문턱 전압보다 높고, 상기 "00" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "01" 상태를 갖는 메모리 셀의 문턱 전압보다 높으며, 상기 "10" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "00" 상태를 갖는 메모리 셀의 문턱 전압보다 높다.
예시적인 실시예에 있어서, LSB 프로그램 동작시, 상기 "11" 상태를 갖는 메모리 셀은 상기 "00" 상태를 갖도록 프로그램된다.
예시적인 실시예에 있어서, MSB 프로그램 동작시, 상기 "11" 상태를 갖는 메모리 셀은 상기 "01" 상태를 갖도록 프로그램되고 상기 "00" 상태를 갖는 메모리 셀은 상기 "10" 상태를 갖도록 프로그램된다.
예시적인 실시예에 있어서, LSB 데이터를 읽기 위해서, 선택된 워드 라인에는 상기 "01" 상태와 상기 "00" 상태 사이의 읽기 전압이 인가된 상태에서 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행된다.
예시적인 실시예에 있어서, 상기 MSB 데이터를 읽기위해서, 선택된 워드 라 인에는 상기 "11" 상태와 상기 "01" 상태 사이의 제 1 읽기 전압이 인가된 상태에서 제 1 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행되고, 상기 선택된 워드 라인에는 상기 "00" 상태와 상기 "10" 상태 사이의 제 2 읽기 전압이 인가된 상태에서 제 2 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행된다.
예시적인 실시예에 있어서, 상기 MSB 데이터의 읽기 동작 동안 상기 제 2 페이지 버퍼를 통해 읽기 동작이 수행된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 7은 본 발명의 플래시 메모리 장치에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 4개의 문턱 전압 분포들은 "11", "01", "00" 그리고 "10" 상태들(ST0-ST3)을 갖도록 각각 할당된다. "11" 상태(ST0)는 소거된 상태이고, "01" 상태(ST1)를 갖는 메모리 셀의 문턱 전압은 "11" 상태를 갖는 메모리 셀의 문턱 전압보다 높다. "00" 상태(ST2)를 갖는 메모리 셀의 문턱 전압은 "01" 상태를 갖는 메모리 셀의 문턱 전압보다 높고, "10" 상태(ST3)를 갖는 메모리 셀의 문턱 전압은 "00" 상태를 갖는 메모리 셀의 문턱 전압보다 높다. 이러한 문턱 전압 분포의 배열에 따르면, LSB 데이터 비트가 프로그램될 때, 메모리 셀은 소거된 상태 또는 "00" 상태(ST2)를 갖는다. MSB 데이터 비트의 프로그램 동작이 수행되면, "11" 상태를 갖는 메모리 셀은 소거된 상태 또는 "01" 상태(ST1)를 갖고 "00" 상태의 메모리 셀은 "10" 상태(ST3)를 갖는다.
이러한 프로그램 방법에 의하면, 선택된 메모리 셀이 프로그램될 때 주변 메모리 셀이 받는 최대 F-poly 커플링/전계 커플링은 도 5에서 설명된 프로그램 방법과 동일하다. LSB 데이터 비트가 선택된 메모리 셀에 프로그램될 때, 주변 메모리 셀들은 "11" 및 "00" 상태들(ST0, ST2) 사이의 문턱 전압의 이동 정도에 상응하는 F-poly 커플링/전계 커플링을 받는다. 그리고, MSB 데이터 비트가 선택된 메모리 셀에 프로그램될 때, 주변 메모리 셀들은 "11" 및 "01" 상태들(ST0, ST1) 사이의 문턱 전압의 이동 정도 또는 "00" 및 "10" 상태들(ST2, ST3) 사이의 문턱 전압의 이동 정도에 상응하는 F-poly 커플링/전계 커플링을 받는다. 이는 본 발명의 프로그램 방법에 따라 생기는 문턱 전압의 이동 정도가 도 5에서 설명된 프로그램 방법에 따라 생기는 문턱 전압이 이동 정도와 동일함을 의미한다. 즉, 도 7의 프로그램 방법에 따른 문턱 전압의 이동 정도는 도 3의 프로그램 방법에 따른 것보다 작다. 이는 F-poly 커플링/전계 커플링으로 인한 문턱 전압의 넓어짐이 감소됨을 의미한다.
도 7에 도시된 방식으로 메모리 셀을 프로그램하는 경우, 한 번의 읽기 동작을 통해 LSB 데이터 비트를 읽을 수 있다. 예를 들면, 도 8에 도시된 바와 같이, ST0 및 ST1 상태들의 LSB 데이터 비트는 '1'이고 ST2 및 ST3 상태들의 LSB 데이터 비트는 '0'이기 때문에, 선택된 메모리 셀의 워드 라인에 읽기 전압(Vread2)이 인가된 상태에서 한 번의 읽기 동작을 통해 LSB 데이터 비트를 읽는 것이 가능하다. 그리고, 2번의 읽기 동작들을 통해 MSB 데이터를 읽을 수 있다. ST0 및 ST3 상태들의 MSB 데이터 비트가 '1'이고, ST1 및 ST2 상태의 MSB 데이터 비트가 '0'이기 때문에, 선택된 메모리 셀의 워드 라인에 읽기 전압(Vread1)이 인가된 상태에서 그리고 선택된 메모리 셀의 워드 라인에 읽기 전압(Vread3)이 인가된 상태에서 2번의 읽기 동작들을 통해 MSB 데이터 비트를 읽는 것이 가능하다.
따라서, 도 4 및 도 5에서 설명된 것과 비교하여 볼 때, 본 발명에 따른 프로그램 방법은 읽기 성능의 저하 없이 F-poly 커플링/전계 커플링을 최소화시킬 수 있다.
도 9는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다. 본 발명에 따른 플래시 메모리 장치(1000)는 도 7 및 도 8에서 설명된 프로그램 및 읽기 방법들에 따라 동작할 것이다.
도 9를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 멀티-비트 데이터 정보를 저장하기 위한 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이 (100)에는 복수의 비트 라인 쌍들(BLeO, BLoO)-(BLei, BLei)이 배열된다. 각 쌍의 비트 라인들(또는 메인 비트 라인이라 칭함)에는 스트링들(101)이 연결되어 있다. 각 행의 스트링들(101)은 메모리 블록을 구성할 것이다. 메모리 블록의 각 스트링(101)은, 도 10에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC31-MC0)을 포함한다. 메모리 셀들 각각은 플로팅 게이트 트랜지스터로 구성될 것이다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해서 제어되며, 대응하는 비트 라인에 연결된 드레인을 갖는다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해서 제어되며, 공통 소오스 라인(CSL)에 연결된 소오스를 갖는다. 메모리 셀들(MC31-MC0)은 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에 직렬 연결되며, 대응하는 워드 라인들(WL31-WL0)에 의해서 각각 제어된다. 복수의 비트 라인 쌍들(BLe0, BLo0)-(BLei, BLoi)이 워드 라인들(WL31-WL0)과 교차하도록 배열되어 있다. 읽기/프로그램 동작시, 각 비트 라인 쌍 중 어느 하나의 비트 라인이 도 9의 페이지 버퍼 블록(300)에 의해서 선택될 것이다.
다시 도 9을 참조하면, 메모리 셀 어레이(100)는 한 쌍의 플래그 비트 라인들(FBLe, FBLo)을 더 포함한다. 앞서 설명된 것과 마찬가지로, 플래그 비트 라인들(FBLe, FBLo) 각각에는 스트링들(101)이 연결되어 있다. 플래그 비트 라인들(FBLe, FBLo)에 연결된 스트링들은 도 10에 도시된 것과 동일하게 구성될 것이다. 플래그 비트 라인들(FBLe, FBLo)에 연결된 각 스트링을 구성하는 선택 트랜지스터들 및 메모리 셀들은 동일한 행에 속하는 스트링들과 함께 행 선택 회로(200)에 의해서 제 어될 것이다. 즉, 각 워드 라인에는 비트 라인들(BLe0, BLo0)-(BLei, BLoi)의 메모리 셀들 뿐만 아니라 플래그 비트 라인들(FBLe, FBLo)의 메모리 셀들이 연결될 것이다. 이후 설명되는 바와 같이, 플래그 비트 라인 라인들(FBLe, FBLo)에 연결된 각 행의 메모리 셀은 동일한 행의 메모리 셀들이 MSB 데이터로 프로그램될 때 도 7의 상태들(ST1-ST3) 중 어느 하나의 상태로 프로그램될 것이다.
페이지 버퍼 블록(300)은 제어 로직(800)에 의해서 제어되며, 복수의 비트 라인 쌍들(BLe0, BLo0)-(BLei, BLoi)에 연결된 페이지 버퍼들(301)을 포함한다. 각 페이지 버퍼(301)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로 동작할 것이다. 페이지 버퍼 블록(300)은 한 쌍의 플래그 비트 라인들(FBLe, FBLo)에 연결된 페이지 버퍼(302)를 더 포함한다. 페이지 버퍼(302)는 MSB 프로그램 동작시 제어 로직(800)에 의해서 프로그램 데이터로 설정될 것이다. MSB 프로그램 동작시, 선택된 워드 라인에 연결된 플래그 비트 라인(FBLe 또는 FBLo)의 메모리 셀에는 선택된 워드 라인의 메모리 셀들에 MSB 데이터가 프로그램되었는 지의 여부를 나타내는 플래그 정보가 저장될 것이다.
계속해서 도 9을 참조하면, 선택 신호 발생 회로(400)는 페이지 버퍼(302)로부터 출력되는 데이터(FD) 및 제어 로직(800)으로부터의 제어 신호(MSB_RD)에 응답하여 선택 신호(SEL)를 발생하도록 구성된다. 제어 신호(MSB_RD)가 MSB 데이터의 읽기 동작을 나타낼 때, 선택 신호 발생 회로(400)는 페이지 버퍼(302)로부터의 데이터(FD)에 따라 선택 신호(SEL)를 활성화 또는 비활성화시킨다. 예를 들면, 제어 신호(MSB_RD)가 MSB 데이터의 읽기 동작을 나타내고 페이지 버퍼(302)로부터의 데 이터(FD)가 프로그램 상태(예를 들면, 상태들(ST1-ST3) 중 어느 하나)를 나타낼 때, 선택 신호 발생 회로(400)는 선택 신호(SEL)를 하이로 활성화시킨다. 제어 신호(MSB_RD)가 MSB 데이터의 읽기 동작을 나타내고 페이지 버퍼(302)로부터의 데이터(FD)가 소거된 상태(예를 들면, 상태(ST0))를 나타낼 때, 선택 신호 발생 회로(400)는 선택 신호(SEL)를 로우로 비활성화시킨다. MSB 데이터의 읽기 동작을 제외한 나머지 동작들에서는 선택 신호(SEL)가 하이 레벨의 활성화 상태로 유지될 것이다. 선택 신호(SEL)의 활성화 및 비활성화 상태들이 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
열 선택 회로(500)는 제어 로직(800)에 의해서 제어되며, 페이지 버퍼 블록(300)의 페이지 버퍼들(301)을 정해진 단위(예를 들면, x8, x16, x32 등)로 선택한다. 선택된 페이지 버퍼들(301)의 데이터 비트들은 선택 회로(600)로 출력된다. 선택 회로(600)는 선택 신호(SEL)에 응답하여 열 선택 회로(500)의 출력들을 선택하거나 소거된 상태를 나타내는 데이터 '1'를 선택한다. 예를 들면, 선택 신호(SEL)가 로우 레벨로 비활성화된 경우, 선택 회로(600)는 소거된 상태를 나타내는 데이터 '1'를 선택한다. 선택 신호(SEL)가 하이 레벨로 활성화된 경우, 선택 회로(600)는 열 선택 회로(500)의 출력을 선택한다.
입출력 인터페이스(700)는 외부(예를 들면, 메모리 컨트롤러)와의 인터페이스를 제공한다. 제어 로직(800)은 플래시 메모리 장치(1000)의 전반적인 동작들을 제어하도록 구성된다. 특히, 제어 로직(800)은 입출력 인터페이스(700)로부터 제공되는 명령(CMD)가 MSB 데이터의 읽기 동작을 나타낼 때 제어 신호(MSB_RD)를 활성 화시킨다. 전압 발생 회로(900)는 제어 로직(800)에 의해서 제어되며, 플래시 메모리 장치(1000)의 프로그램/소거/읽기 동작들에 필요한 전압들(예를 들면, 워드 라인 전압, 벌크 전압, 읽기 전압, 패스 전압 등을 포함함)을 발생하도록 구성된다.
이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 플래시 메모리 장치(1000)는 MSB 데이터의 읽기 동작시 선택된 워드 라인의 메모리 셀들이 MSB 데이터로 프로그램되었는 지의 여부에 따라 페이지 버퍼 블록(300)의 읽혀진 데이터를 출력하거나 소거된 상태의 데이터 '1'를 출력하도록 구성될 것이다. 이러한 읽기 방법은 LSB 데이터가 프로그램된 메모리 셀들이 MSB 데이터의 프로그램 동작이 수행되지 않았음에도 불구하고 MSB 데이터로 프로그램된 것으로 판별되는 것을 방지하기 위한 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
일반적으로, 선택된 메모리 셀이 LSB 데이터로 프로그램된 후, 선택된 메모리 셀이 MSB 데이터로 프로그램되기 이전에 그 메모리 셀에 대한 MSB 데이터의 읽기 동작이 수행될 수 있다. 이러한 경우, "00"의 LSB 데이터가 프로그램된 메모리 셀은 MSB 데이터의 읽기 동작시 프로그램된 메모리 셀로 판별될 수 있다. 즉, 도 11에 도시된 바와 같이, MSB 데이터의 읽기 동작시 읽기 전압(Vread1)이 선택된 워드 라인에 인가된 상태에서 그리고 읽기 전압(Vread3)이 선택된 워드 라인에 인가된 상태에서 선택된 메모리 셀의 온/오프 상태가 각각 판별될 것이다. "00"의 LSB 데이터가 선택된 메모리 셀에 프로그램된 경우, MSB 데이터의 읽기 동작시 선택된 메모리 셀은 MSB 데이터로 프로그램된 셀로 판별될 것이다. 이를 방지하기 위해서, MSB 데이터의 읽기 동작시 선택 신호(SEL)가 MSB 데이터가 프로그램되지 않았음을 나타낼 때, 앞서 설명된 바와 같이, 페이지 버퍼들(301)에 의해서 읽혀진 데이터는 차단되는 반면에 소거된 상태의 데이터 '1'이 강제로 출력된다. 이에 반해서, MSB 데이터의 읽기 동작시 선택 신호(SEL)가 MSB 데이터가 프로그램되었음을 나타낼 때, 페이지 버퍼들(301)에 의해서 읽혀진 데이터가 출력된다.
도 12는 본 발명의 다른 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 12에 있어서, 도 9에 도시된 것과 동일한 기능을 갖는 구성 요소들은 동일한 참조들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 12에 있어서, 도 9의 선택 회로(600)가 제거된 반면에, 선택 신호 발생 회로(400)의 선택 신호(SEL)가 페이지 버퍼들(301)에 인가된다. MSB 데이터의 읽기 동작시 선택 신호(SEL)가 선택된 메모리 셀이 MSB 데이터로 프로그램되었음을 나타낼 때, 페이지 버퍼들(301)의 데이터가 열 선택 회로(500)로 출력된다. 이에 반해서, MSB 데이터의 읽기 동작시 선택 신호(SEL)가 선택된 메모리 셀이 MSB 데이터로 프로그램되지 않았음을 나타낼 때, 페이지 버퍼들(301)의 데이터 대신 소거 상태의 데이터 '1'이 열 선택 회로(500)로 출력될 것이다. 도 12에 도시된 플래시 메모리 장치는 상술한 차이점을 제외하면 도 9에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여 겨진다.
상술한 바와 같이, 읽기 성능의 저하 없이 F-poly 커플링/전계 커플링을 최소화시킬 수 있다. 또한, MSB 데이터의 읽기 동작시 플래그 비트 정보에 따라 페이지 버퍼 블록의 데이터 또는 소거 상태의 데이터를 출력함으로써 읽기 에러를 방지할 수 있다.

Claims (21)

  1. 적어도 2-비트 데이터를 저장하며, 메인 비트 라인들과 플래그 비트 라인을 포함하는 메모리 셀 어레이와;
    상기 메인 비트 라인들을 통해 상기 메모리 셀 어레이로부터 데이터를 감지하도록 구성된 제 1 페이지 버퍼들과;
    상기 플래그 비트 라인을 통해 상기 메모리 셀 어레이로부터 데이터를 감지하도록 구성된 제 2 페이지 버퍼와;
    MSB 데이터의 읽기 동작시 상기 제 2 페이지 버퍼의 출력에 응답하여 선택 신호를 발생하는 선택 신호 발생 회로와; 그리고
    상기 MSB 데이터의 읽기 동작시 상기 선택 신호에 응답하여 상기 페이지 버퍼들의 출력 또는 소거 상태의 데이터를 MSB 데이터로서 출력하도록 구성된 선택 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 페이지 버퍼는 MSB 데이터의 프로그램 동작시 상기 플래그 비트 라인을 통해 상기 메모리 셀 어레이에 프로그램되도록 프로그램 데이터로 설정되는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 선택 신호가 상기 메인 비트 라인들의 선택된 메모리 셀들이 MSB 데이터로 프로그램되었음을 나타낼 때, 상기 선택 회로는 상기 MSB 데이터의 읽기 동작시 상기 제 1 페이지 버퍼들의 출력을 선택하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 선택 신호가 상기 메인 비트 라인들의 선택된 메모리 셀들이 MSB 데이터로 프로그램되지 않았음을 나타낼 때, 상기 선택 회로는 상기 MSB 데이터의 읽기 동작시 제 1 페이지 버퍼들의 출력 대신에 상기 소거 상태의 데이터를 선택하는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메인 비트 라인들 각각에는 복수의 스트링들이 연결되며, 상기 각 스트링의 메모리 셀들은 이 순서로 "11", "01", "00" 그리고 "10" 상태들에 각각 대응하는 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖도록 프로그램되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 "01" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "11" 상태를 갖는 메모리 셀의 문턱 전압보다 높고, 상기 "00" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "01" 상태를 갖는 메모리 셀의 문턱 전압보다 높으며, 상기 "10" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "00" 상태를 갖는 메모리 셀의 문턱 전압보다 높은 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    LSB 프로그램 동작시, 상기 "11" 상태를 갖는 메모리 셀은 상기 "00" 상태를 갖도록 프로그램되는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    MSB 프로그램 동작시, 상기 "11" 상태를 갖는 메모리 셀은 상기 "01" 상태를 갖도록 프로그램되고 상기 "00" 상태를 갖는 메모리 셀은 상기 "10" 상태를 갖도록 프로그램되는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    LSB 데이터를 읽기 위해서, 선택된 워드 라인에는 상기 "01" 상태와 상기 "00" 상태 사이의 읽기 전압이 인가된 상태에서 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행되는 플래시 메모리 장치.
  10. 제 8 항에 있어서,
    상기 MSB 데이터를 읽기위해서, 선택된 워드 라인에는 상기 "11" 상태와 상기 "01" 상태 사이의 제 1 읽기 전압이 인가된 상태에서 제 1 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행되고, 상기 선택된 워드 라인에는 상기 "00" 상태와 상기 "10" 상태 사이의 제 2 읽기 전압이 인가된 상태에서 제 2 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행되는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 MSB 데이터의 읽기 동작 동안, 상기 제 2 페이지 버퍼를 통해 읽기 동작이 수행되는 플래시 메모리 장치.
  12. 메인 비트 라인 쌍들과;
    플래그 비트 라인 쌍과;
    상기 각 쌍의 메인 비트 라인들 및 상기 한 쌍의 플래그 비트 라인들에 연결된 스트링들과;
    상기 메모리 셀 어레이로부터 데이터를 읽도록 상기 메인 비트 라인 쌍들에 연결된 제 1 페이지 버퍼들과;
    상기 메모리 셀 어레이로부터 데이터를 읽도록 상기 플래그 비트 라인 쌍에 연결된 제 2 페이지 버퍼와;
    상기 제 1 페이지 버퍼들을 소정 단위로 순차적으로 선택하는 열 선택 회로와;
    MSB 데이터의 읽기 동작을 나타내는 제어 신호 및 상기 제 2 페이지 버퍼의 출력에 응답하여 선택 신호를 발생하는 선택 신호 발생 회로와;
    상기 MSB 데이터의 읽기 동작 동안 상기 선택 신호에 응답하여 상기 열 선택 회로의 출력과 소거 상태의 데이터 중 하나를 선택하는 선택 회로와; 그리고
    상기 MSB 데이터의 읽기 동작시 상기 제어 신호를 발생하는 제어 로직을 포함하며, 상기 제어 로직은 MSB 데이터의 프로그램 동작시 상기 제 2 페이지 버퍼를 프로그램 데이터로 설정하는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 선택 신호가 상기 메인 비트 라인들의 선택된 메모리 셀들이 MSB 데이터로 프로그램되었음을 나타낼 때, 상기 선택 회로는 상기 MSB 데이터의 읽기 동작시 상기 열 선택 회로의 출력을 선택하는 플래시 메모리 장치.
  14. 제 12 항에 있어서,
    상기 선택 신호가 상기 메인 비트 라인들의 선택된 메모리 셀들이 MSB 데이터로 프로그램되지 않았음을 나타낼 때, 상기 선택 회로는 상기 MSB 데이터의 읽기 동작시 상기 열 선택 회로의 출력 대신에 상기 소거 상태의 데이터를 선택하는 플래시 메모리 장치.
  15. 제 1 항에 있어서,
    상기 각 스트링의 메모리 셀들은 이 순서로 "11", "01", "00" 그리고 "10" 상태들에 각각 대응하는 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖 도록 프로그램되는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 "01" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "11" 상태를 갖는 메모리 셀의 문턱 전압보다 높고, 상기 "00" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "01" 상태를 갖는 메모리 셀의 문턱 전압보다 높으며, 상기 "10" 상태를 갖는 메모리 셀의 문턱 전압은 상기 "00" 상태를 갖는 메모리 셀의 문턱 전압보다 높은 플래시 메모리 장치.
  17. 제 15 항에 있어서,
    LSB 프로그램 동작시, 상기 "11" 상태를 갖는 메모리 셀은 상기 "00" 상태를 갖도록 프로그램되는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    MSB 프로그램 동작시, 상기 "11" 상태를 갖는 메모리 셀은 상기 "01" 상태를 갖도록 프로그램되고 상기 "00" 상태를 갖는 메모리 셀은 상기 "10" 상태를 갖도록 프로그램되는 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    LSB 데이터를 읽기 위해서, 선택된 워드 라인에는 상기 "01" 상태와 상기 "00" 상태 사이의 읽기 전압이 인가된 상태에서 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행되는 플래시 메모리 장치.
  20. 제 18 항에 있어서,
    상기 MSB 데이터를 읽기위해서, 선택된 워드 라인에는 상기 "11" 상태와 상기 "01" 상태 사이의 제 1 읽기 전압이 인가된 상태에서 제 1 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행되고, 상기 선택된 워드 라인에는 상기 "00" 상태와 상기 "10" 상태 사이의 제 2 읽기 전압이 인가된 상태에서 제 2 읽기 동작이 상기 제 1 페이지 버퍼들을 통해 수행되는 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 MSB 데이터의 읽기 동작 동안 상기 제 2 페이지 버퍼를 통해 읽기 동작이 수행되는 플래시 메모리 장치.
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