KR100721021B1

KR100721021B1 - 반도체 메모리 장치의 버스트 리드 회로 및 버스트 데이터출력 방법

Info

Publication number: KR100721021B1
Application number: KR1020060014783A
Authority: KR
Inventors: 조지호
Original assignee: 삼성전자주식회사
Priority date: 2006-02-15
Filing date: 2006-02-15
Publication date: 2007-05-23
Also published as: US7376044B2; JP2007220271A; CN101022038A; JP5101123B2; US20070189074A1

Abstract

본 발명은 버스트 읽기 동작을 수행하는 반도체 메모리 장치는, 메모리 셀 어레이와; 상기 메모리 셀 어레이에 저장된 데이터를 순차적으로 감지 증폭하는 감지증폭기 그룹과; 상기 감지증폭기 그룹의 감지 데이터를 래치하며, 덤프 신호에 응답하여 상기 감지 데이터를 출력하는 래치 회로; 및 버스트 시작 어드레스로부터 상기 감지 데이터에 포함되는 무효 데이터의 길이를 검출하고, 상기 감지 데이터 중 유효 데이터만이 순차적으로 출력되도록 상기 검출 결과에 따라 상기 덤프 신호의 발생 시점을 제어하는 버스트 모드 제어부를 포함한다.

본 발명에 의하면, 이니셜 리드에 의한 최초 버스트 데이터의 출력시에 워드 바운드리에 해당하는 무효 데이터의 출력을 제거하여 버스트 단위당 레디 신호(RDY)의 디스에이블 구간을 1회로 제한할 수 있다. 따라서, 레디 신호(RDY)에 의한 시스템의 인터럽트 로드를 경감시킬 수 있다.

Description

반도체 메모리 장치의 버스트 리드 회로 및 버스트 데이터 출력 방법{Burst Read Circuit In Semiconductor Memory Device and Burst Read Method Thereof}

도 1은 일반적인 버스트 읽기 동작시의 레디 신호(RDY) 출력을 보여주는 타이밍도;

도 2는 본 발명에 따른 레디 신호(RDY)를 생성하기 위한 구성을 보여주는 블록도;

도 3은 도 2의 이중 래치의 구조를 설명하기 위한 블록도;

도 4a는 시작 어드레스 그룹이 4N인 경우의 싱크 리드 동작을 설명하는 타이밍도;

도 4b는 시작 어드레스 그룹이 4N+1인 경우의 싱크 리드 동작을 설명하는 타이밍도;

도 4c는 시작 어드레스 그룹이 4N+2인 경우의 싱크 리드 동작을 설명하는 타이밍도;

도 4d는 시작 어드레스 그룹이 4N+3인 경우의 싱크 리드 동작을 설명하는 타이밍도.

*도면의 주요부분에 대한 부호의 설명*

100 : 셀 어레이 110 : Y-선택회로

120 : 감지증폭기 130 : 이중 래치

131 : 제 1 래치 세트 132 : 제 2 래치 세트

140 : 입출력 버퍼단 150 : 버스트 읽기 제어 회로

160 : 어드레스 식별회로 170 : 버스트 어드레스 생성기

180 : 레디 신호(RDY) 발생기

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 연속적인 버스트 읽기 모드를 지원하는 플래시 메모리 장치에 관한 것이다.

일반적으로, 플래시 메모리 장치(Flash Memory Device)는 전기적으로 프로그램 및 소거 동작이 가능한 불휘발성 반도체 메모리 장치이다. 최근에는 모바일 기기의 대용량 저장장치나 코드 메모리(Coded Memory) 등의 적용에서 고용량 혹은 고속 특성이 요구됨에 따라 플래시 메모리가 많은 호응을 얻고 있다. 플래시 메모리 장치는 낸드형(NAND type) 플래시 메모리와 노어형(NOR type) 플래시 메모리로 분류될 수 있다. 이 중에서 노어형 플래시 메모리 장치의 셀 어레이는 하나의 비트라인에 복수의 메모리 셀들이 병렬로 배열되는 구조를 갖는다. 반면, 낸드형 플래시 메모리는 하나의 비트 라인에 복수 개의 메모리 셀들이 직렬로 배열되는 구조를 갖는다. 노어형 플래시 메모리 반도체 장치는 낸드형 플래시 메모리와 비교할 때, 프로그램 및 읽기 동작에 있어서 월등하게 빠른 속도를 갖기 때문에 빠른 속도 특성 을 요하는 다양한 분야에서 이용되고 있다.

읽기 동작은 랜덤 액세스 동작과 유사한 방식으로 수행된다. 외부 시스템은 읽고자 하는 데이터가 위치하는 메모리 셀 어레이 상의 특정 어드레스를 입력하고 읽기 명령을 입력한다. 이후에 출력 인에이블 신호(nOE)를 활성화시키면, 시스템에서 제공한 클록 신호에 동기되어 입력된 어드레스에 대응하는 데이터가 출력된다. 그러나 노어 플래시 메모리 장치는 버스트 읽기 모드(Burst Read Mode)를 지원한다. 버스트 읽기 모드(Burst Read Mode)는 빠른 읽기 동작을 지원하기에 적합하다. 버스트 읽기 모드에서는 한 번의 어드레스 및 명령어 입력에 의해서 입출력 단위(I/O 구성 : 예를 들면 ×16 구조)보다 큰 데이터가 클록 신호에 동기되어 지정되는 버스트 길이(Burst Length : 이하 BL)에 해당하는 클록수만큼 출력된다. 특히 버스트 읽기 모드에서는 특정 워드 라인에 연결된 메모리 셀들이 모두 선택되어 순차적으로 센싱되어 출력될 수 있다. 또는, 복수의 워드 라인이 선택되는 경우 그에 연결된 모든 셀들의 데이터가 순차적으로 센싱되어 외부로 연속하여 출력될 수 있다. 이러한 버스트 읽기 동작을 위해서 메모리 장치는 셀 어레이의 시작 어드레스(Start Address)를 입력받는다. 그 이후에는 내부에서 카운트-업(Count up) 방식으로 버스트 어드레스(Burst Address)를 생성하여 연속적으로 독출 회로에 공급하게 된다. 따라서 이 모드에서 시스템은 한 번만 어드레스를 제공하면 된다.

버스트 읽기 모드를 지원하기 위해서는 섹터 당 연속적으로 출력하고자 하는 워드(1Word = 16bit)의 수에 해당하는 감지증폭기 그룹이 필요하다. 상술한 감지증폭기 그룹 및 셀 어레이의 비트 라인을 선택하는 열 게이트 회로의 동작 특성 때문 에 버스트 읽기 모드의 시작 어드레스 그룹(Start Address Group)이 지정된다. 시작 어드레스 그룹은 하나의 섹터 당 4 워드에 해당하는 감지증폭기를 구비하는 메모리의 경우 4 가지로 분류될 수 있다. 예를 들면 시작 어드레스 그룹은 4N, 4N+1, 4N+2, 4N+3으로 구분될 수 있다. 시작 어드레스 그룹(Start Address Group)은 최초 출력되는 4 워드 데이터 중 유효한 워드 수에 대한 정보를 포함한다. 연속적으로 셀의 데이터를 센싱하여 출력해야 하는 버스트 읽기 모드에서, 시작 어드레스가 선택된 워드 라인의 최종단에 위치하는 경우, 새로운 워드 라인을 선택하여 액세스하기 위한 시간이 필요하게 된다. 따라서 최초에 출력되는 4 워드의 데이터 중에는 지정된 어드레스에 대응하는 유효 데이터 외에도 다음 워드 라인으로의 액세스가 일어나는 여분의 시간 동안 지속적인 데이터 출력을 위해 무효 데이터가 포함된다. 워드 바운드리(Word Boundary)는 최초 출력되는 4 워드들 중에서 무효 데이터에 해당하는 구간을 의미한다. 그리고 메모리 장치는 최초 출력되는 4개의 워드에 포함되는 무효 데이터인 워드 바운드리(Word Boundary)에 대해서 시스템으로 무효 데이터임을 레디 핀(RDY pin)을 통해서 알려준다. 일반적으로 레디 핀(RDY pin)의 출력인 레디 신호(RDY)는 버스트 읽기 모드가 시작되고 최초 읽기(Initial Read) 구간에서 로우(Low) 레벨로 천이된다. 그리고 최초 버스트 길이에 해당하는 워드(예를 들면 4 워드)에서 유효 데이터가 출력되는 구간에서 하이(High) 레벨로 출력되나, 워드 바운드리에 해당하는 데이터의 출력시에 또다시 로우 레벨로 천이하여 시스템에게 무효 데이터임을 알려 준다. 두 번째 버스트 길이(BL) 데이터의 출력부터는 레디 신호(RDY)가 하이 레벨로 천이하여 버스트 읽기 동작이 종료될 때까지 유지된 다.

도 1은 상술한 일반적인 메모리 장치의 버스트 읽기 동작에서 발생하는 워드 바운드리와 레디 신호(RDY)의 레벨을 설명하는 타이밍도이다. 도 1을 참조하면, 버스트 시작 어드레스(A0)가 4N+1의 시작 어드레스 그룹(Start Address Group)으로 주어졌을 때 최초 출력되는 4 워드에서 존재하는 워드 바운드리(Word Boundary)를 지시하는 레디 신호(RDY)가 도시된다.

어드레스 유효 신호(nAVD)가 로우 레벨인 상태에서 클록 신호(CLK)의 상승 에지와 동기되면, 메모리 장치는 버스트 읽기 모드로 돌입한다. 이때의 입력 어드레스(A0)를 버스트 시작 어드레스로 하여 외부 클록에 동기되어 연속적인 버스트 읽기 동작이 진행된다. 버스트 시작 어드레스(A0)가 지시하는 셀로의 액세스가 일어나는 이니셜 리드(Initial Read) 구간 이후 지속적으로 데이터가 출력될 것이다. 이니셜 리드(Initial Read) 구간은 어드레스 유효 신호(nAVD)의 로우 레벨 및 클록 신호(CLK)의 상승 에지 이후에 최초 데이터가 출력되기까지의 시점을 의미한다. 따라서 이니셜 리드 구간 동안은 레디 신호(RDY)가 T1 시간 동안 로우 레벨로 유지되어 데이터가 무효임을 시스템에게 알려준다. 그 이후에는, 지속적으로 데이터의 센싱과 출력이 이루어져 버스트 읽기 동작이 실시된다. 그러나 이니셜 리드에 의해 최초로 감지증폭기에서 센싱되고 래치 수단에 래치되는 4 워드의 데이터(BL=4라는 전제하에서)는 시작 어드레스의 분류가 4N+1이기 때문에 유효 워드는 3개에 해당한다. 연속적으로 출력되는 최초 4 개의 워드 중에서 유효 워드는 처음 3개의 워드(1_2, 1_3, 1_4)에 해당함을 의미한다. 이니셜 리드에 의해서 출력되는 워드들 중 마지막에 출력되는 1 개의 워드(1_4)는 더미 데이터(Dummy Data)이다. 따라서, 메모리 장치는 최초 출력되는 4개의 워드 중에서 마지막 워드가 출력되는 한 클록 주기(T2) 동안 레디 신호(RDY)를 로우 레벨로 천이하여 시스템으로 무효 데이터임을 알려준다. 상술한 바와 같이 하나의 버스트 읽기 모드에서는 이니셜 리드 구간(T1)과 워드 바운드리 구간(T2)의 무효 데이터임을 시스템으로 알려주기 위한 2회의 레디 신호(RDY)의 로우 레벨 구간이 존재한다. 시스템 입장에서는 버스트 읽기 모드로의 돌입시마다, 레디 신호(RDY)를 통하여 워드 바운드리를 체크해야 하므로 레디 신호(RDY)의 두 번째 로우 구간(T2)을 반드시 감지해야 한다. 시스템은 레디 신호(RDY)의 두 번째 로우 레벨 구간(T2)의 길이와 위치를 감지해야만 출력되는 버스트 데이터를 오류 없이 전달받을 수 있다. 따라서 버스트 읽기 모드에서는 두 번의 레디 신호(RDY)의 로우 레벨을 감지해야 하는 시스템으로서는 두 번의 레디 신호(RDY)에 의한 인터럽트 설정을 위한 소프트웨어 또는 하드웨어적인 손실을 갖게 된다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 시스템의 인터럽트 로드를 줄일 수 있는 반도체 메모리 장치를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 버스트 읽기 동작을 수행하는 반도체 메모리 장치는, 메모리 셀 어레이; 상기 메모리 셀 어레이에 저장된 데이터를 순차 적으로 감지 증폭하는 감지증폭기 그룹; 상기 감지증폭기 그룹의 감지 데이터를 래치하며, 덤프 신호에 응답하여 상기 감지 데이터를 출력하는 래치 회로; 및 버스트 시작 어드레스로부터 상기 감지 데이터에 포함되는 무효 데이터의 길이를 검출하고, 상기 감지 데이터 중 유효 데이터만이 순차적으로 출력되도록 상기 검출 결과에 따라 상기 덤프 신호의 발생 시점을 제어하는 버스트 모드 제어부를 포함한다.

바람직한 실시예에 있어서, 상기 버스트 읽기 동작은 지정되는 버스트 길이의 데이터들이 적어도 1회 이상 출력되는 연속적 버스트 읽기 동작을 포함한다.

바람직한 실시예에 있어서, 상기 래치 회로는, 상기 감지 데이터를 래치하는 제 1 래치; 및 상기 제 1 래치의 상기 감지 데이터를 래치하되, 상기 덤프 신호에 응답하여 상기 감지 데이터를 출력하는 제 2 래치를 포함한다.

바람직한 실시예에 있어서, 상기 감지 데이터는 상기 버스트 읽기 동작에서 최초로 감지되어 래치되는 버스트 길이 단위의 데이터이다.

바람직한 실시예에 있어서, 상기 감지 데이터는 상기 유효 데이터와 상기 무효 데이터를 포함한다.

바람직한 실시예에 있어서, 상기 무효 데이터는 워드 바운드리(Word Boundary)에 해당한다.

바람직한 실시예에 있어서, 상기 제 2 래치는 상기 덤프 신호에 응답하여 상기 무효 데이터의 버스트 길이만큼 지연하여 상기 유효 데이터를 순차적으로 출력한다.

바람직한 실시예에 있어서, 상기 버스트 모드 제어부는, 상기 버스트 시작 어드레스로부터 상기 무효 데이터의 버스트 길이를 감지하는 어드레스 식별회로; 상기 무효 데이터의 버스트 길이를 참조하여 상기 덤프 신호의 출력 시점을 제어하는 버스트 읽기 제어 회로; 및 상기 버스트 읽기 제어 회로의 제어에 응답하여 레디 신호를 발생하는 레디 신호 발생기를 포함한다.

바람직한 실시예에 있어서, 상기 버스트 읽기 제어 회로는 상기 유효 데이터의 출력 시까지 상기 레디 신호를 디스에이블 상태로 유지하도록 상기 레디 신호 발생기를 제어한다.

바람직한 실시예에 있어서, 상기 메모리 셀 어레이는 노어형 셀 어레이인 것을 특징으로 한다.

상술한 제반 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 버스트 읽기 동작을 수행하는 본 발명의 반도체 메모리 장치는, 메모리 셀 어레이; 상기 메모리 셀 어레이에 저장된 데이터를 순차적으로 감지 증폭하는 감지증폭기 그룹; 상기 감지증폭기 그룹의 감지 데이터를 래치하며, 덤프 신호에 응답하여 상기 감지 데이터를 출력하는 래치 회로; 및 버스트 시작 어드레스로부터 상기 감지 데이터에 포함되는 무효 데이터의 길이를 검출하고, 상기 감지 데이터 중 유효 데이터만이 순차적으로 출력되도록 상기 검출 결과에 따라 상기 덤프 신호의 발생 시점을 제어하되, 상기 유효 데이터의 출력 시까지 레디 신호를 디스에이블 상태로 유지하는 버스트 모드 제어부를 포함한다.

바람직한 실시예에 있어서, 상기 감지 데이터는 유효 데이터와 상기 무효 데이터를 포함한다.

바람직한 실시예에 있어서, 상기 버스트 모드 제어부는, 상기 버스트 시작 어드레스로부터 상기 무효 데이터의 버스트 길이를 감지하는 어드레스 식별회로; 상기 무효 데이터의 버스트 길이를 참조하여 상기 덤프 신호 및 상기 레디 신호의 출력 시점을 제어하는 버스트 읽기 제어 회로; 및 상기 레디 신호를 발생하는 레디 신호 발생기를 포함한다.

상술한 제반 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 본 발명의 반도체 메모리 장치의 버스트 데이터 출력 방법은, 버스트 시작 어드레스로부터 최초 출력되는 버스트 길이 데이터에 포함되는 무효 데이터의 길이를 검출하 는 단계; 메모리 셀 어레이로부터 저장된 데이터를 감지하는 단계; 상기 감지 단계에 의한 감지 데이터를 래치 회로에 저장하는 래치 단계; 상기 무효 데이터의 길이를 참조하여 상기 감지 데이터 중 유효 데이터만이 순차적으로 출력되도록 상기 래치 회로를 제어하는 출력 단계를 포함한다.

바람직한 실시예에 있어서, 상기 유효 데이터의 출력시까지 레디 신호를 디스에이블 상태로 유지한다.

바람직한 실시예에 있어서, 상기 래치 회로는 제 1 래치 및 제 2 래치를 포함한다.

바람직한 실시예에 있어서, 상기 래치 단계는, 상기 감지 데이터를 래치하는 제 1 래치 단계; 및 상기 제 1 래치 단계에 의해서 래치된 상기 감지 데이터를 반복 래치하는 제 2 래치 단계를 포함한다.

바람직한 실시예에 있어서, 상기 출력 단계에서는 상기 제 2 래치에 저장된 유효 데이터의 출력 시점을 제어한다.

이상의 본 발명에 따르면, 버스트 읽기 모드에서 워드 바운드리의 발생에 따르는 레디 신호(RDY)의 디스에이블 구간을 버스트 모드당 1회로 한정할 수 있어, 시스템의 인터럽트 로드(Interrupt Load)를 경감할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 메모리 장치는 버스트 시작 어드레스로부터 감지된 시작 어드레스 그룹 정보(AG_Data)를 참조하여 최초 래치되는 버스트 데이터 중에서 유효 데이터만을 출력할 수 있다. 또한, 레디 신호(RDY)의 디스에이블 구간을 상술한 유효 데이터가 출력되는 시점까지 유지하여 버스트 모드당 1회의 디스에이블 구간을 갖는 메모리 장치를 제공할 수 있다.

셀 어레이(100)는 복수의 노어형 플래시 메모리 셀을 포함한다. 노어형 플래시 메모리의 셀 어레이는 일반적으로 하나의 비트 라인에 복수의 메모리 셀이 병렬로 배열되는 구조를 갖는다. 독출 동작 시에는 워드 라인으로 독출 전압(Vread : 약 5V)이 인가되고, 비트 라인으로는 약 1V 정도의 바이어스 전압이 인가된다. 데이터가 저장되는 프로그램 상태에 따라서, 선택된 셀은 온셀 또는 오프셀로 판정된다. 이는 비트 라인에 흐르는 전류의 크기를 통해서 감지된다. 비트 라인을 통한 데이터의 감지는 후술하게 되는 감지증폭기(120)에 의해 수행된다.

Y-선택회로(110)는 독출 동작 시에는 어드레스에 응답하여 비트 라인들을 감지증폭기(120)로 연결한다. 버스트 읽기 동작 시, 버스트 어드레스는 외부로부터 입력되는 버스트 시작 어드레스를 참조하여 내부적으로 카운트-업(Count-up)되어 지속적으로 생성된다. Y-선택회로(110)는 버스트 어드레스(Burst Address)에 응답하여 순차적으로 비트 라인을 선택한다. Y-선택회로(110)는 행 어드레스에 의해 선택된 워드 라인에 포함되는 모든 셀들의 저장 데이터가 지속적으로 감지증폭기(120)에서 센싱되도록 비트 라인을 선택한다.

감지증폭기(120)는 상술한 버스트 어드레스에 응답하여 연결되는 비트 라인 의 신호를 감지하여 온셀 또는 오프셀 여부를 판단한다. 또는 멀티 레벨 셀(MLC)의 경우 프로그램 상태에 따른 문턱 전압(Threshold Voltage)의 위치에 대응하는 신호를 감지하게 될 것이다. 본 발명의 실시예는 셀 어레이(100)의 섹터당 4 워드에 해당하는 수의 감지증폭기(120)가 구비되어 동시 읽기 동작을 지원할 수 있는 노어형 플래시 메모리 장치에 관해서 설명하기로 한다. 셀 어레이(100)의 섹터 당 구비되는 감지증폭기(120)의 수에 따라 버스트 길이(Burst Length)를 포함하는 버스트 읽기 동작의 제반 설정들이 결정된다. 감지증폭기(120)에 의해서 감지된 셀의 감지 신호는 이중 래치(130)에 의해 데이터로 저장된다.

이중 래치(130)는 본 발명의 레디 신호(RDY)의 로우 레벨 구간(또는 디스에이블 구간)을 1회로 제한하기 위해 최초로 출력되는 4 워드에 포함되는 유효 데이터의 출력 시점을 조정하기 위한 구성이다. 이중 래치(130)는 종래의 경우에는 1단의 래치 회로로 구성되어 감지증폭기(120)로부터 전달되는 센싱 데이터를 곧바로 출력단으로 전달하였다. 버스트 읽기 모드를 지원하기 위해서 종래의 1단으로 구성된 래치는 센싱된 데이터의 지속적 래치와 출력이 이루어져야 했다. 이는 이니셜 리드 동작에 의해 최초로 출력되는 워드 바운드리를 포함하는 최초 버스트 데이터의 경우에도 마찬가지였다. 따라서, 이니셜 리드(Initial Read) 동작에 의해서 감지증폭기(120)로 센싱되는 4 워드 데이터중 소정의 유효 데이터의 출력 이후에 워드 바운드리에 해당하는 무효 데이터가 연속하여 출력될 수밖에 없었다.

그러나 본 발명의 이중 래치(130)는 감지증폭기(120)에 의해서 센싱된 데이터를 래치하는 제 1 래치 동작과 제 1 래치 동작에 의해 래치된 데이터에 대한 추 가적인 제 2 래치 동작이 포함된다. 이러한 이중적인 래치 동작을 통해서, 이니셜 리드(Initial Read) 동작 이후 지속적으로 이루어지는 센싱 데이터의 래치동작과 최초 버스트 데이터의 유효 데이터만을 출력단으로 전달하는 동작이 동시에 충족될 수 있다. 즉, 하나의 래치 구성시에 래치된 4 워드 데이터를 신속히 출력해야 현재 센싱된 4 워드 데이터의 래치가 지속적으로 이루어질 수 있다. 이런 상태에서는 최초 읽기(Initial Read) 동작에 의해서 출력될 최초 4 워드 데이터에 대한 조작이 용이하지 못하다. 그러나 제 2 래치 동작을 위해 추가된 래치 세트를 구비하면 무효 데이터를 포함하는 최초 4 워드에 대해서 출력 제어가 가능하다. 따라서, 이니셜 리드(Initial Read)에 의해서 출력되는 최초 4 워드 데이터로부터 유효 데이터만이 출력되도록 제어가능하다. 이러한 동작은 이중 래치(130)를 통해서 구현된다. 이중 래치(130)는 감지증폭기(120)로부터 센싱된 4 워드 데이터를 일차적으로 래치한 뒤에 출력 시점을 워드 바운드리에 해당하는 클록만큼 지연하여 유효 데이터만을 출력한다. 이러한 동작은 버스트 읽기 제어 회로(150)에 의해서 제어된다.

입출력 버퍼(140)는 메모리 장치의 데이터 입출력단을 구성하는 데이터 입출력 회로이다. 본 발명에서는 한 클록 동안 1 워드 사이즈의 데이터가 입출력되는 ×16 구조에 대해서 설명하고 있으나 본 발명은 이에 국한되지 않는다.

버스트 읽기 제어 회로(150)는 시스템의 클록 신호(CLK) 및 유효 어드레스 신호(nAVD)를 감지하여 자동으로 버스트 읽기 모드로 동작하도록 메모리 장치의 제반 구성들을 제어한다. 유효 어드레스 신호(nAVD)가 로우 레벨인 구간에서 클록 신호(CLK)의 상승 에지가 이르게 되면, 자동적으로 버스트 읽기 모드로 돌입하게 된 다. 이때 버스트 읽기 제어 회로(150)는 상술한 상승 에지에 동기되어 입력되는 버스트 시작 어드레스의 LSB(Least Significant Bit : 이하 LSB) 두 비트를 검출하여 판별된 시작 어드레스 그룹 정보(AG_Data)를 입력받는다. 버스트 읽기 제어 회로(150)는 시작 어드레스 그룹 정보(AG_Data)를 전달받아 이니셜 리드(Initial Read)에 소요되는 시간 동안 레디 신호(RDY)를 로우 레벨로 출력되도록 레디 신호(RDY) 발생기(180)를 제어한다. 또한, 상술한 레디 신호(RDY)의 로우 레벨 구간이 최초 버스트 데이터의 출력시에도 워드 바운드리에 해당하는 클록만큼 출력되도록 레디 신호 발생기(180)를 제어한다. 이러한 버스트 읽기 제어 회로(150)의 동작에 의해서 레디 신호(RDY)는 버스트 읽기 모드시, 최초 1회의 로우 레벨 구간 만을 갖게 된다. 버스트 읽기 제어 회로(150)는 또한 상술한 시작 어드레스 그룹 정보(AG_Data)를 참조하여 이중 래치(130)의 출력 시점을 제어하는 래치 제어신호(L_CNTL)를 생성한다. 래치 제어신호(L_CNTL)는 후술하게 되는 도 3에서 설명되겠지만, 각각 (L1_EN, L2_EN, Dump)를 포함한다.

어드레스 식별회로(160)는 입력되는 버스트 시작 어드레스(ADD)의 LSB 두 비트를 패치하여 버스트 시작 어드레스가 속한 어드레스 그룹을 식별한다. 어드레스 그룹은 버스트 읽기 모드에서 최초 액세스 되는 어드레스의 종류를 의미한다. 따라서, 어드레스 그룹에 따라 워드 바운드리의 길이가 결정되며, 레디 신호(RDY)의 로우 레벨 구간의 길이도 결정된다. 예를 들면, 버스트 시작 어드레스의 LSB가 [00]인 경우에는 4N, [01]인 경우에는 4N+1, [10]인 경우에는 4N+2, [11]인 경우에는 4N+3 그룹에 해당함을 의미한다. 어드레스 식별회로(160)는 외부 어드레스(ADD)의 LSB 두 비트를 검출하여 상술한 버스트 읽기 제어 회로(150)에 그 결과를 전달한다. 어드레스 식별회로(160)는 외부 어드레스(ADD)의 LSB 두 비트를 전달받아 시작 어드레스 그룹 정보(AG_Data)로 버스트 읽기 제어 회로(150)에 전달한다. 어드레스 식별회로(160)는 비교기나, 디코더 회로를 통해서 구현될 수 있다.

상술한 버스트 읽기 제어 회로(150)와 어드레스 식별회로(160)는 버스트 모드 제어부로 구성될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 잘 알려져 있다. 또는 후술하게 되는 레디 신호(RDY) 발생기(180)를 포함하여 버스트 모드 제어부로 구성할 수 있음은 물론이다.

버스트 어드레스 생성기(170)는 외부에서 입력된 버스트 시작 어드레스(ADD)로부터 이후에 연속하여 센싱하여 출력될 메모리 셀의 어드레스를 카운트-업(Count-up)하여 내부적으로 생성한다. 따라서 버스트 모드에서는 최초에 입력되는 버스트 시작 어드레스만 입력하면, 그 이후에는 내부적으로 어드레스가 자동 생성된다. 따라서 최초 버스트 시작 어드레스를 한 번만 입력하는 것으로도 지속적으로 데이터를 독출할 수 있다.

레디 신호(RDY) 발생기(180)는 버스트 읽기 제어 회로(150)의 RDY 인에이블 신호(RDY_EN)에 응답하여 RDY 핀으로 출력될 레디 신호(RDY)를 생성한다. 버스트 읽기 모드에서 결과적으로 RDY 신호 발생기(180)는 이니셜 리드(Initial Read) 구간 동안 형성되는 레디 신호(RDY)의 로우 레벨 구간이 최초 버스트 데이터의 유효 데이터 출력시점까지 연장된다. 이러한 설정은 레디 신호(RDY)가 버스트 모드당 한 번의 로우 레벨 구간을 갖도록 한다. 결과적으로, 시스템으로 워드 바운드리를 지 시하는 두 번째의 로우 레벨의 레디 신호(RDY)의 발생회수를 줄임으로 시스템 로드를 줄일 수 있다.

상술한 구성을 포함하는 본 발명의 실시예 따르면, 버스트 읽기 제어 회로(150)는 버스트 모드에서 버스트 시작 어드레스가 속하는 어드레스 그룹을 인지하여 워드 바운드리의 폭에 해당하는 클록 수를 결정한다. 그 이후에 입력된 어드레스에 해당하는 데이터들을 센싱하고 이중 래치 구조를 통하여 래치하여 한 단위의 버스트 읽기 모드에서 레디 신호(RDY)가 한 번만 로우 레벨로 천이될 수 있도록 제어한다.

도 3은 도 2에 도시된 이중 래치(130)의 구조를 간략히 보여주는 블록도이다. 본 발명의 이중 래치는 감지증폭기(120)에 의해서 센싱된 신호를 두 단계의 래치 동작을 통해서 출력한다. 두 번의 래치 동작에 의해서 이니셜 리드(Initial Read)에서 래치된 이니셜 데이터(워드 바운드리를 포함하는 버스트 단위 데이터)의 출력 제어가 용이해진다. 이러한 이니셜 데이터의 출력 시점 제어를 통해서 버스트 읽기 모드에서 발생하는 워드 바운드리의 출력을 제거할 수 있다. 따라서, 워드 바운드리에서 발생하는 레디 신호(RDY)의 로우 레벨 구간을 제거하여 시스템의 인터럽트 로드를 경감시킬 수 있다.

제 1 래치 세트(131)는 버스트 읽기 제어 회로(150)로부터 출력되는 제 1 래치 인에이블 신호(L1_EN)에 응답하여 감지증폭기(120)로부터 전달되는 센싱 데이터(SA_Data)를 래치한다. 본 도면에서는 시작 어드레스 그룹이 4N+1인 경우에 대하여 도시되었다. 즉, 이니셜 리드(Initial Read)에 의해 센싱된 이니셜 데이터에는 3 워드의 유효 데이터(W_2, W_3, W_4)와 최우측의 무효 데이터(W_4)로 이루어진다.

제 2 래치 세트(132)는 상술한 제 1 래치 세트(131)에 저장된 이니셜 데이터를 1 클록 주기 동안 복사(Copy)한다. 복사 동작은 버스트 읽기 제어 회로(150)로부터 출력되는 제 2 래치 인에이블 신호(L2_EN)에 응답하여 실시된다. 그리고 버스트 읽기 제어 회로(150)로부터 출력되는 덤프 신호(Dump)에 응답하여 순차적으로 출력하게 될 것이다. 이니셜 데이터의 출력시, 버스트 읽기 제어 회로(150)는 이미 외부로부터 입력된 버스트 시작 어드레스로부터 감지된 무효 데이터의 길이(=AG_Data)를 인지하고 있다. 따라서, 덤프 신호(Dump)를 4N+1의 어드레스 그룹에서는 1 클록 지연하여 출력하게 될 것이다. 제 2 래치 세트(132)는 래치동작이 완료된 시점으로부터 1 클록 지연된 이후부터 출력되므로 4 워드 중 유효 데이터에 해당하는 3 워드(W_2, W_3, W_4)만 출력될 것이다. 따라서 제 2 래치 세트(132) 최우측의 래치단의 무효 데이터(W_4)는 출력에서 제외된다. 이러한 제 2 래치 세트(132)의 제어 동작은 이니셜 리드(Initial Read) 동작에 의해 센싱된 4 워드 데이터(이니셜 데이터)에만 적용된다. 이니셜 데이터 이후에 연속적으로 센싱되는 버스트 단위의 4 워드 데이터들에 대해서는 제 1 래치 세트(131)의 데이터를 단순히 출력단 측으로 전달하는 역할만 담당하게 될 것이다.

이상의 이중 래치(130)에 의한 이니셜 데이터의 출력 제어에 의해서 본 발명의 메모리 장치는 이니셜 데이터에 포함되는 워드 바운드리의 출력을 제거할 수 있다. 대신 워드 바운드리에 해당하는 클록 수만큼 이니셜 데이터에 포함되는 유효 데이터의 출력 시점이 지연된다. 이러한 출력단의 구성 및 제어를 통해서 레디 신 호(RDY)의 로우 레벨 구간이 이니셜 리드 구간(T1′)과 유효 데이터의 출력이 지연된 구간(T2′)이 연속하여 발생한다. 결국, 이중 래치를 통해서 레디 신호(RDY)의 로우 레벨 구간을 버스트 모드당 1 회로 제한할 수 있음을 의미한다.

도 4a~4d는 본 발명에 따른 레디 신호(RDY)의 출력을 설명하기 위한 타이밍도이다. 도 4a~4d를 참조하면, 각 타이밍도는 버스트 시작 어드레스가 어드레스 그룹(4N, 4N+1, 4N+2, 4N+3) 각각에 해당하는 경우에 대해 데이터 출력(DQ) 및 레디 신호(RDY)의 출력을 간략히 보여준다.

도 4a는 입력되는 버스트 읽기 동작에서의 버스트 시작 어드레스(A0)가 어드레스 그룹(4N)일 경우에 대한 동작을 설명하는 타이밍도이다. 어드레스 유효 신호(nAVD)가 로우 레벨인 구간에서 클록 신호(CLK)의 상승 에지에 동기되어 버스트 시작 어드레스(A0)가 입력되면 버스트 읽기 모드에 돌입한다. 버스트 읽기 제어 회로(150)는 어드레스 식별회로(160)로부터 버스트 시작 어드레스(A0)가 속하는 어드레스 그룹(4N)에 대한 정보를 전달받는다. 이후에는 버스트 시작 어드레스로부터 생성되는 내부 어드레스를 통하여 최초 읽기 동작 동안 4 개의 유효 데이터를 센싱하여 제 1 래치 세트(131) 및 제 2 래치 세트(132)에 래치된다. 제 2 래치 세트(132)에 전달되는 최초 4 워드의 데이터 중 무효 데이터는 존재하지 않는다. 따라서 버스트 읽기 제어 회로(150)는 덤프 신호(Dump)를 제 2 래치 세트(132)의 모든 워드 크기의 래치를 순차적으로 출력하도록 전달한다. 즉 덤프 신호(Dump)는 클록 신호(CLK)에 동기되어 (1, 2, 3, 4)로 전달되어 4 워드의 유효 데이터가 출력될 것이다. 레디 신호(RDY)는 이니셜 리드 구간(T1′) 동안 로우 레벨로 출력된다. 그리고 첫 번째 워드(1_1)가 출력되는 시점에 레디 신호(RDY)는 하이 레벨로 천이될 것이다. 이는 이니셜 리드 동작에 소요되는 구간(T1′) 동안에만 레디 신호(RDY)가 로우 레벨로 출력되며, 워드 바운드리에 의한 추가적인 로우 레벨 구간은 존재하지 않는다. 결국, 버스트 시작 어드레스가 속하는 어드레스 그룹이 4N인 경우에는 추가적인 레디 신호(RDY)의 로우 레벨 구간은 존재하지 않는다.

도 4b는 버스트 시작 어드레스(Burst Start Address)가 어드레스 그룹(4N+1)인 경우에 대한 데이터 출력(DQ) 및 레디 신호(RDY) 출력을 간략히 보여주는 타이밍도이다. 도 4b를 참조하면, 버스트 시작 어드레스(A0)가 시작 어드레스 그룹(4N+1)에 속하는 경우 제 2 래치 세트(132)로부터 출력되는 데이터 중 워드 바운드리에 해당하는 클록 주기(T2′)만큼 레디 신호(RDY)의 로우 레벨 구간이 증가하게 된다. 제 2 래치 세트(132)에는 1 워드 크기의 무효 데이터가 존재하는 이니셜 데이터가 래치된다. 버스트 읽기 제어 회로(150)는 제 2 래치 세트의 출력을 한 클록 지연하여 출력되도록 덤프 신호(Dump)를 이니셜 데이터의 출력 구간에서 (지연, 1, 2, 3)으로 생성한다. 이와 동시에 버스트 읽기 제어 회로(150)는 이니셜 리드 구간(T1′)에 연속하여 한 클록 주기에 해당하는 구간(T2′)만큼 레디 신호(RDY)를 로우 레벨로 출력되도록 제어한다. 따라서, 워드 바운드리가 내부적으로 존재하더라도 제 2 래치 세트(132)의 출력 제어를 통해서 무효 데이터의 출력은 제거될 수 있다. 따라서 무효 데이터의 출력을 시스템으로 알려주기 위한 레디 신호(RDY)는 한 번의 로우 레벨로 출력가능하다.

도 4c 및 도 4d는 버스트 시작 어드레스가 각각 4N+2 및 4N+3인 경우에 대한 본 발명의 동작을 설명하는 타이밍도이다. 각각의 경우에 레디 신호(RDY)는 이니셜 리드 동작 구간(T1′)과 제 2 래치 세트(132)에 의해서 유효 데이터의 출력이 지연된 클록 수(T2′)만큼 레디 신호(RDY)의 로우 레벨 구간이 연속하여 출력된다. 도 4c는 이니셜 데이터에 포함되는 무효 워드에 대응하는 클록이 2 클록(2CLK)이며, 도 4d는 3 클록(3CLK)의 무효 워드가 포함된다. 각각의 경우에 대하여 버스트 읽기 제어 회로(150)는 제 2 래치 세트(132)의 덤프 신호(Dump)를 통해서 무효 데이터의 출력 소요 시간(T2′)만큼 지연하여 유효 데이터만을 출력시킨다. 동시에 지연되는 구간 동안 레디 신호(RDY)를 로우 레벨로 유지한다. 결과적으로 레디 신호(RDY)의 로우 레벨 구간은 이니셜 리드 구간(T1′)과 유효 데이터가 출력될 때까지의 지연 시간(T2′)이 연속된다. 결과적으로, 메모리 장치에서 시스템으로 전달하는 인터럽트(Interrupt) 횟수를 감소시켜 시스템의 로드를 경감시킬 수 있다. 이러한 이니셜 리드(Initial Read)에 의한 워드 바운드리의 출력 조정은 내부에 포함되는 본 발명의 제 2 래치 세트(132)를 통해서 구현된다.

이상의 타이밍도에서 도시된 바와 같이 감지증폭기의 센싱 신호를 래치하는 제 1 래치 세트(131)와 제 1 래치 세트(131)가 연속적으로 버스트 데이터를 센싱하도록 제 1 래치 세트(131)의 데이터를 반복하여 래치하는 제 2 래치 세트(132)를 포함한다. 이러한 래치 구조를 통해서, 레디 신호(RDY)는 버스트 단위 데이터의 출력 구간에서 1회만 로우 레벨로 천이된다. 따라서, 시스템은 레디 신호(RDY)의 로우 레벨 구간을 체크하여 워드 바운드리에 의한 무효 데이터를 검출하기 위한 인터럽트(Interrupt) 로드를 경감시킬 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 추가적인 래치 구성을 포함하여 버스트 읽기 동작시에 레디 신호(RDY)의 로우 레벨 구간을 1회로 제한할 수 있어 시스템의 인터럽트 로드를 감소시킬 수 있다.

Claims

버스트 읽기 동작을 수행하는 반도체 메모리 장치에 있어서:

메모리 셀 어레이;

상기 메모리 셀 어레이에 저장된 데이터를 순차적으로 감지 증폭하는 감지증폭기 그룹;

상기 감지증폭기 그룹의 감지 데이터를 래치하며, 덤프 신호에 응답하여 상기 감지 데이터를 출력하는 래치 회로;

버스트 시작 어드레스로부터 상기 감지 데이터에 포함되는 무효 데이터의 버스트 길이를 검출하는 어드레스 식별 회로; 및

상기 감지 데이터 중 유효 데이터를 출력하도록, 상기 무효 데이터의 버스트 길이를 참조하여 상기 덤프 신호를 생성하는 버스트 읽기 제어 회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 버스트 읽기 동작은 지정되는 버스트 길이의 데이터들이 적어도 1회 이상 출력되는 연속적 버스트 읽기 동작을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 래치 회로는,

상기 감지 데이터를 래치하는 제 1 래치; 및

상기 제 1 래치의 상기 감지 데이터를 래치하되, 상기 덤프 신호에 응답하여 상기 감지 데이터를 출력하는 제 2 래치를 포함하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 감지 데이터는 상기 버스트 읽기 동작에서 최초로 감지되어 래치되는 버스트 길이 단위의 데이터인 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 감지 데이터는 상기 유효 데이터와 상기 무효 데이터를 포함하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 무효 데이터는 워드 바운드리(Word Boundary)에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 제 2 래치는 상기 덤프 신호에 응답하여 상기 무효 데이터의 버스트 길이만큼 지연하여 상기 유효 데이터를 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 버스트 읽기 제어 회로의 제어에 따라 레디 신호를 외부로 제공하는 레디 신호 발생기를 더 포함하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 버스트 읽기 제어 회로는 상기 유효 데이터의 출력 시까지 상기 레디 신호를 디스에이블 상태로 유지하도록 상기 레디 신호 발생기를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀 어레이는 노어형 셀 어레이인 것을 특징으로 하는 반도체 메모리 장치.
레디 신호를 외부로 제공하며, 버스트 읽기 동작을 수행하는 반도체 메모리 장치에 있어서:

메모리 셀 어레이;

상기 메모리 셀 어레이에 저장된 데이터를 순차적으로 감지 증폭하는 감지증폭기 그룹;

상기 감지증폭기 그룹의 감지 데이터를 래치하며, 덤프 신호에 응답하여 상기 감지 데이터를 출력하는 래치 회로; 및

버스트 시작 어드레스로부터 상기 감지 데이터에 포함되는 무효 데이터의 버스트 길이를 검출하고, 상기 감지 데이터 중 유효 데이터만이 순차적으로 출력되도록 상기 무효 데이터의 버스트 길이를 참조하여 상기 덤프 신호를 생성하는 버스트 모드 제어부를 포함하되,

상기 버스트 모드 제어부는 상기 유효 데이터의 출력 시까지 레디 신호를 디스에이블 상태로 유지하는 것을 특징으로 하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 버스트 읽기 동작은 지정되는 버스트 길이의 데이터들이 적어도 1회 이상 출력되는 연속적 버스트 읽기 동작을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 12 항에 있어서,

상기 래치 회로는,

상기 감지 데이터를 래치하는 제 1 래치; 및

상기 제 1 래치의 상기 감지 데이터를 래치하되, 상기 덤프 신호에 응답하여 상기 감지 데이터를 출력하는 제 2 래치를 포함하는 반도체 메모리 장치.
제 13 항에 있어서,

상기 감지 데이터는 상기 버스트 읽기 동작에서 최초로 감지되어 래치되는 버스트 길이 단위의 데이터인 것을 특징으로 하는 반도체 메모리 장치.
제 14 항에 있어서,

상기 감지 데이터는 유효 데이터와 상기 무효 데이터를 포함하는 반도체 메모리 장치.
제 15 항에 있어서,

상기 무효 데이터는 워드 바운드리(Word Boundary)에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
제 13 항에 있어서,

상기 제 2 래치는 상기 덤프 신호에 응답하여 상기 무효 데이터의 버스트 길이만큼 지연하여 상기 유효 데이터를 순차적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 버스트 모드 제어부는,

상기 버스트 시작 어드레스로부터 상기 무효 데이터의 버스트 길이를 감지하는 어드레스 식별회로;

상기 무효 데이터의 버스트 길이를 참조하여 상기 덤프 신호 및 상기 레디 신호의 출력 시점을 제어하는 버스트 읽기 제어 회로; 및

상기 레디 신호를 발생하는 레디 신호 발생기를 포함하는 반도체 메모리 장치.
반도체 메모리 장치의 버스트 데이터 출력 방법에 있어서:

버스트 시작 어드레스로부터 최초 출력되는 버스트 길이 데이터에 포함되는 무효 데이터의 길이를 검출하는 단계;

메모리 셀 어레이로부터 저장된 데이터를 감지하는 단계;

상기 감지 단계에 의한 감지 데이터를 래치 회로에 저장하는 래치 단계;

상기 무효 데이터의 길이를 참조하여 상기 감지 데이터 중 유효 데이터만이 순차적으로 출력되도록 상기 래치 회로를 제어하는 출력 단계를 포함하는 버스트 데이터 출력 방법.
제 19 항에 있어서,

상기 유효 데이터의 출력시까지 레디 신호를 디스에이블 상태로 유지하는 것을 특징으로 하는 버스트 데이터 출력 방법.
제 19 항에 있어서,

상기 래치 회로는 제 1 래치 및 제 2 래치를 포함하는 것을 특징으로 하는 버스트 데이터 출력 방법.
제 21 항에 있어서,

상기 래치 단계는,

상기 감지 데이터를 래치하는 제 1 래치 단계; 및

상기 제 1 래치 단계에 의해서 래치된 상기 감지 데이터를 반복 래치하는 제 2 래치 단계를 포함하는 버스트 데이터 출력 방법.
제 21 항에 있어서,

상기 출력 단계는 상기 제 2 래치에 저장된 유효 데이터의 출력 시점을 제어하는 것을 특징으로 하는 버스트 데이터 출력 방법.