JP5239939B2 - 半導体メモリ - Google Patents
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Description
フラッシュメモリにはアドレス境界があり、アドレス境界は、メモリセルアレイの構成(ワード線及びビット線の構成)と、読み出したデータを制御するセンスアンプの構成に依存する。このアドレス境界をまたいで1度にメモリセルアレイからデータを読み出すことができず、アドレス境界を境にして、アドレス境界前のデータとアドレス境界後のデータとの2回に分けてデータを読み出すことになる。
また、フラッシュメモリは、バースト読み出しにおいて、読み出し開始における最初のアドレス境界において発生するワード境界ウエイトサイクルにより、データ出力待ち時間が発生する。なお、それ以降のアドレス境界においては、読み出したデータを出力している間に、次に出力するデータの読み出し、出力の準備を行うので、ワード境界ウエイトサイクルを発生させることなくデータを連続して出力する。
半導体メモリからデータを読み出す外部装置のインターフェイス回路は、ハンドシェイクを行うために複雑になると共に回路規模が増加して、高速化を妨げる問題がある。
半導体メモリ100は、入力バッファ1、アドレスラッチ2、バースト制御部3、アドレス制御部4、ローデコーダ5及びメモリセルアレイ6を含み構成されるメモリバンク7−0、7−1、…、7−n、カラムデコーダ8、センスアンプ・センスデータラッチ9、イネーブル制御部10、2ワードデータラッチ12−0〜12〜3を含み構成される8ワードデータラッチ11、ページセレクタ13、出力ラッチ14、データセレクタ15、データ出力制御部16、及び、レディ出力制御部17を具備する。
なお、半導体メモリ100のアドレス境界は16ワードごとにある。また、1ワードは、16ビット幅のデータである。また、半導体メモリ100において、バースト読み出し命令は、バースト読み出しの開始アドレスを示す外部アドレスと、当該外部アドレスが有効であることを示すアドレスバリッド信号ADVBとからなる。また、メモリバンク7−0、7−1、…、7−nは、同じ構成を有しており、以下、メモリバンク7−0、7−1、…、7−nのいずれか、あるいは、全てを代表して示す場合にはメモリバンク7という。
ここで、入力バッファ1は、イネーブル制御部10から活性化状態を示す「H」レベルのチップ選択信号CSが入力されることにより、外部クロック信号とアドレスバリッド信号ADVBとからアドレス有効信号ADVSを生成し、入力された外部クロック信号を内部クロック信号CLKとして出力し、入力された外部アドレス信号をアドレスADとして出力し、入力されるアドレス有効信号ADVSに基づいてアドレスラッチ2にアドレスADをラッチするタイミングを示すアドレスラッチ信号ALATを出力する。
バースト制御部3は、アドレスラッチ2から入力されるラッチアドレスLADをバースト読み出しの先頭アドレス(スタートアドレス、開始アドレス)とし、先頭アドレス(A0〜A22)の上位ビットをバーストアドレスBADとしてアドレス制御部4に出力する。ここで、先頭アドレスの上位ビットとは、8ワード単位の読み出しを対象とする場合、下位3ビットを省いた上位ビットであり、16ワード単位の読み出しを対象とする場合、下位4ビットを省いた上位ビットである。また、バースト制御部3は、バースト読み出しを行う場合、バーストアドレスBADを、後述するタイミングにて内部クロックに同期して「1」インクリメントして新たなバーストアドレスBADとして出力する。
また、バースト制御部3は、内部クロック信号CLKに同期して、ワードデータラッチ信号DL0〜DL3、ページコントロール信号PC、ウエイト信号WAITを生成して出力し、さらに、電源供給開始などにおける初期設定を行う際に設定されたアクセスモード(外部クロック信号に同期してデータを連続して出力するバーストアクセスモード、又は、外部クロック信号に同期せずに1ワードのデータを出力するランダムアクセスモード)に応じて、同期・非同期セレクト信号SELを生成して出力する。また、バースト制御部3は、開始アドレスの下位4ビットの値が「2〜7」のとき、16ワード境界信号を「H」レベルにし、開始アドレスと異なるブロックにアクセスして、アドレス境界を越えたときに「L」レベルにする。
また、アドレス制御部4は、選択したバーストアドレスBAD又はラッチアドレスLADの変化を検出すると、メモリバンク7からデータを読み出すのに要する時間(アクセス時間)が経過した後に、「H」レベルのラッチコントロール信号LCをセンスアンプ・センスデータラッチ9に出力して、センスアンプ・センスデータラッチ9にカラムデコーダ8から出力されたデータをラッチさせる。ここで、アクセス時間は、ローデコーダ5、メモリセルアレイ6、カラムデコーダ8、及び、センスアンプ・センスデータラッチ9が処理に要する時間に相当する。
センスアンプ・センスデータラッチ9は、アドレス制御部4から入力されるラッチコントロール信号LCに応じて、カラムデコーダ8から出力されるデータをラッチする。ここで、センスアンプ・センスデータラッチ9は、開始アドレスに応じて次のように、データをラッチする。
センスアンプ・センスデータラッチ9は、開始アドレスの下位4ビットが「0〜1」のとき、読み出されるブロックの中からアドレスの下位4ビットが「0〜7」に対応するデータをラッチし、開始アドレスの下位4ビットが「2〜3」のとき、読み出されるブロックの中からアドレスの下位4ビットが「2〜9」に対応するデータをラッチし、開始アドレスの下位4ビットが「4〜5」のとき、読み出されるブロックの中からアドレスの下位4ビットが「4〜11」に対応するデータをラッチし、開始アドレスの下位4ビットが「6〜7」のとき、読み出されるブロックの中からアドレスの下位4ビットが「6〜13」に対応するデータをラッチし、開始アドレスの下位4ビットが「8〜15」のとき、読み出されるブロックの中からアドレスの下位4ビットが「8〜15」に対応したデータをラッチする。
また、読み出すデータに対応するアドレスの下位4ビットが「2〜3」の場合バースト読み出し動作において、2ワードデータラッチ12−0には、アドレス下位4ビットの値が「8〜9」に対応したデータ、例えば、「D8、D9」がラッチされ、2ワードデータラッチ12−1には、アドレス下位4ビットの値が「2〜3」に対応したデータ、例えば、「D2、D3」がラッチされ、2ワードデータラッチ12−2には、アドレス下位4ビットの値が「4〜5」に対応したデータ、例えば、「D4、D5」がラッチされ、2ワードデータラッチ12−3には、アドレス下位4ビットの値が「6〜7」に対応したデータ、例えば、「D6、D7」がラッチされる。
また、読み出すデータに対応するアドレスの下位4ビットが「6〜7」の場合バースト読み出し動作において、2ワードデータラッチ12−0には、アドレス下位4ビットの値が「8〜9」に対応したデータ、例えば、「D8、D9」がラッチされ、2ワードデータラッチ12−1には、アドレス下位4ビットの値が「10〜11」に対応したデータ、例えば、「D10、D11」がラッチされ、2ワードデータラッチ12−2には、アドレス下位4ビットの値が「12〜13」に対応したデータ、例えば、「D12、D13」がラッチされ、2ワードデータラッチ12−3には、アドレス下位4ビットの値が「6〜7」に対応したデータ、例えば、「D6、D7」がラッチされる。
出力ラッチ14は、内部クロック信号CLKに同期して、例えば、内部クロック信号CLKの立ち上がりエッジに同期して、ページセレクタ13の出力するページデータPD[15:0]を記憶する。
データセレクタ15は、バースト制御部3が出力する同期・非同期セレクト信号SELにより、出力ラッチ14とページセレクタ13とが出力する1ワード幅のデータのいずれかを選択する。また、データセレクタ15は、アクセスモードがバーストアクセスモードのとき、出力ラッチ14が出力するデータを選択して出力し、アクセスモードがランダムアクセスモードのとき、ページセレクタ13が出力するページデータPD[15:0]を選択して出力する。
なお、ファーストレイテンシによるウエイトサイクル数は、非同期のメモリバンク7からデータを読み出すための時間、すなわち、データを読み出すときにメモリアクセス完了するまでの待ち時間が設定される。また、バースト読み出しにおいては、バースト読み出し命令が入力された最初のクロック有効エッジから、データ出力開始又はデータ出力が確定するクロックの有効エッジまでのクロックサイクル数として設定されている。
アドレスカウンタ33は、入力される内部クロック信号CLKに同期してアドレスラッチ2から入力されるラッチアドレスLADの下位3ビットを除いた上位ビットが記憶されると共に、バーストアドレスBADとして出力される。また、アドレスカウンタ33は、ファーストレイテンシカウンタ34のカウント値が「1」の場合と、ファーストレイテンシカウンタ34のカウント値が「0」であり、且つ、データカウンタ35のカウント値が「0」又は「8」の場合とに、入力される内部クロック信号CLKに同期してバーストアドレスBADを「1」インクリメントする。すなわち、アドレスカウンタ33は、バースト読み出し動作に係る最初のデータの読み出しが完了した場合と、読み出した8ワードデータラッチ11が保持している有効データがなくなると、カウント値のインクリメントを行う。
レイテンシカウンタ書込部37は、アドレスラッチ信号ALAT信号の立ち下りに同期して、ファーストレイテンシレジスタ31に記憶されているウエイト計数初期値を読み込み、読み込んだウエイト計数初期値をファーストレイテンシカウンタ34にカウント値の初期値として書き込む。
境界カウンタ書込部40は、アドレスバリッド信号ADVBが「L」レベルの場合に、入力される内部クロック信号CLKの立ち上がりに同期して、16ワード境界カウンタ36の初期値を書き込む。ここで、境界カウンタ書込部40が16ワード境界カウンタ36に書き込む初期値は、開始アドレスの下位4ビットの示す値が0〜7の場合、2回目に読み出すデータのうちの有効データ数をファーストレイテンシレジスタ31に記憶されているウエイト計数初期値から減算した値であり、開始アドレスの下位4ビットの示す値が8〜15の場合、1回目に読み出すデータのうちの有効データの数をファーストレイテンシレジスタ31に記憶されているウエイト計数初期値から減算した値である。なお、減算した結果が負の値になる場合、境界カウンタ書込部40は、「0」を初期値として16ワード境界カウンタ36に書き込む。
ページラッチ信号生成部42は、出力するワードデータラッチ信号DL0〜DL3により、メモリセルアレイ7から読み出されてセンスアンプ・センスデータラッチ9にラッチされているワードデータを8ワードデータラッチ11にラッチさせる制御を行う。なお、2ワードデータラッチ12−0は、ワードデータラッチ信号DL0が「L」レベルのとき、ラッチしているデータを出力し、ワードデータラッチ信号DL0が「H」レベルのとき、センスアンプ・センスデータラッチ9から入力されるSAD[31:0]を出力する。
また、ページラッチ信号生成部42は、以下に示す条件3又は条件4が満たされる場合、ワードデータラッチ信号DL0〜DL3を入力される内部クロック信号CLKの立ち上がりに同期して「L」レベルから「H」レベルに遷移させる。条件3は、ファーストレイテンシカウンタ34のカウント値及び16ワード境界カウンタ36のカウント値が共に「0」であり、且つ、データカウンタ35のカウント値が「1」又は「9」である。条件4は、「L」レベルのアドレスバリッド信号ADVBが入力されることである。
また、ウエイト信号生成部44は、「H」レベルの出力制御信号OCが入力され、且つ、ファーストレイテンシカウンタ34のカウント値と16ワード境界カウンタ36のカウント値とが共に「0」になると、出力端子からアウトプットデータOUT[15:0]を出力することを示す「H」レベルのアウトプットコントロール信号OPCを出力する。
以下、上述した半導体メモリ100のバースト読み出しの動作について、図3及び図4を用いて説明する。なお、図3及び図4では、アクセスモードがバーストアクセスモードであり、ファーストレイテンシが6サイクルを例として説明する。
図3は、開始アドレスの下位4ビットが「14」の場合におけるバースト読み出し動作の概略を示したタイミングチャートである。
時刻t100からの1クロックサイクルにおいて、入力バッファ1には、下位4ビットが「4」を示す外部アドレス信号が入力される。また、入力バッファ1は、入力されたアドレスバリッド信号ADVBが「H」レベルから「L」レベルに遷移することにより、アドレスラッチ信号ALATを立ち上げ、立ち上げた後に続く内部クロック信号CLKの立ち上がりに同期してアドレスラッチ信号ALATを立ち下げる。
アドレス制御部4は、アドレスカウンタ33が出力したバーストアドレスBADの変化を検出し、バーストアドレスBADをデコードして、ローアドレスRADをメモリバンク7それぞれが有するローデコーダ5に出力すると共に、カラムアドレスCAD「C8」をカラムデコーダ8に出力する。
ページラッチ信号生成部42は、「L」レベルのアドレスバリッド信号ADVBが入力されると、内部クロック信号CLKの立ち上がりに同期して、ワードデータラッチ信号DL0〜DL3を「H」レベルにする。また、ページコントロール信号生成部43は、開始アドレスの下位3ビット「110」をページ選択カウンタの初期値として記憶し、対応する「P6」のページコントロール信号PCを出力する。
また、時刻t101からの1クロックサイクルにおいて、外部から入力されるアドレスバリッド信号ADVBは、「H」レベルになる。すなわち、入力されている外部アドレスは、無効な値になる。
データカウンタ書込部39は、アドレスバリッド信号ADVBが「L」レベルの場合に、内部クロック信号CLKの立ち上がりに同期してデータカウンタ35に「1」(有効データ数−1)を書き込み記憶させる。
時刻t102において、ファーストレイテンシカウンタ34は、内部クロック信号CLKに同期して、カウント値のデクリメントを行い、カウント値を「5」から「4」にする。以降、時刻t106まで、内部クロック信号CLKの立ち上がりに同期して、デクリメントする(「4」→「3」→「2」→「1」→「0」)。
アドレス制御部4は、アドレスカウンタ33が出力したバーストアドレスBADの変化を検出し、バーストアドレスBADをデコードして、ローアドレスRADをメモリバンク7それぞれが有するローデコーダ5に出力すると共に、「C16」を示すカラムアドレスCADをカラムデコーダ8に出力する。
ページコントロール信号生成部43は、ファーストレイテンシカウンタ34のカウンタ値と16ワード境界カウンタ36のカウンタ値との和が「1」以下の場合に、「1」インクリメントして、カウンタ値を「6」から「7」に更新し、ページ選択カウンタに応じてページコントロール信号PCを「P6」から「P7」に変化させる。ページコントロール信号生成部43は、以後、内部クロック信号CLKが立ち上がるごとにカウント値を「1」デクリメントして、ページ選択カウンタのカウンタ値に対応するページコントロール信号PCを「P7」、「P0」、…、と変化させてページセレクタ13に出力する。
ページセレクタ13は、ページコントロール信号生成部43から「P7」のページコントロール信号PCが入力され、8ワードデータラッチ11から入力されているデータ「D15−D8」の下位から8番目のデータ「D15」をページデータPD[15:0]として出力する。
データ出力制御部16は、ウエイト信号生成部44から「H」レベルのアウトプットコントロール信号OPCが入力されている場合に、データセレクタ15を経由して出力ラッチ14に保持されているデータ「D14」をアウトプットデータOUT[15:0]として外部に出力する。
16ワード境界カウンタ36は、ファーストレイテンシカウンタ34のカウント値が「0」の場合に、内部クロック信号CLKの立ち上がりに同期してカウント値を「1」デクリメントしてカウント値を「0」に更新する。
データカウンタ35は、ファーストレイテンシカウンタ34のカウント値と、16ワード境界カウンタ36のカウント値とが共に「0」の場合に、カウント値を「1」デクリメントして、カウント値を「0」に更新する。なお、データカウンタ35は、以後、内部クロック信号CLKが立ち上がるごとにカウント値を「1」デクリメントする。
アドレス制御部4は、内部クロック信号CLKの立ち上がりに同期してラッチコントロール信号LCを「L」レベルにして、センスアンプ・センスデータラッチ9に読み出したデータ「D16−D23」をラッチさせる。
ページセレクタ13は、ページコントロール信号生成部43から入力されるページコントロール信号「P0」により、8ワードデータとして入力されているデータ「D16−D23」から下位から1番目のデータ「D16」を選択し、ページデータPD[15:0]としてデータ「D16」を出力する。
アドレスカウンタ33は、ファーストレイテンシカウンタ34のカウント値が「0」であり、且つ、データカウンタ35のカウント値が「0」の場合に、内部クロック信号CLKに同期してバーストアドレスBADを「1」インクリメントして更新し、更新したバーストアドレスBADをアドレス制御部4に出力する。
アドレス制御部4は、アドレスカウンタ33が出力したバーストアドレスBADの変化を検出し、バーストアドレスBADをデコードして、ローアドレスRADをメモリバンク7それぞれが有するローデコーダ5に出力すると共に、「C24」を示すカラムアドレスCADをカラムデコーダ8に出力する。
ページセレクタ13は、ページコントロール信号生成部43の出力するページコントロール信号PCが「P1」に変化したのに応じて、8ワードデータWLD[127:0]「D16−D23」からデータ「D17」を選択して出力する。
データ出力制御部16は、ウエイト信号生成部44から「H」レベルのアウトプットコントロール信号OPCが入力されている場合に、データセレクタ15を経由して出力ラッチ14に保持されているデータを順にアウトプットデータOUT[15:0]として外部に出力する(「D17」→「D18」→「D19」)。
ページセレクタ13は、ページコントロール信号生成部43の出力するページコントロール信号PCが変化するのに応じて、8ワードデータWLD[127:0]「D16−D23」からデータ「D18」、「D19」、「D20」と順に選択して、出力する。
また、時刻t115から時刻t117までにおいて、ページセレクタ13は、ページコントロール信号生成部43の出力するページコントロール信号PCが変化するのに応じて、8ワードデータWLD[127:0]「D16−D23」からデータ「D21」、「D22」、「D23」と順に選択して、出力する。
出力ラッチ14は、ページセレクタ13が順に出力するページデータPD[15:0]を内部クロック信号CLKの立ち上がりに同期してラッチして順に出力する(「D20」→「D21」→「D22」)。
データ出力制御部16は、ウエイト信号生成部44から「H」レベルのアウトプットコントロール信号OPCが入力されている場合に、データセレクタ15を経由して出力ラッチ14に保持されているデータを順にアウトプットデータOUT[15:0]として外部に出力する(「D20」→「D21」→「D22」)。
ページラッチ信号生成部42は、ファーストレイテンシカウンタ34のカウント値が「0」であり、且つ、データカウンタ35のカウント値が「9」の場合に、ワードデータラッチ信号DL0〜DL3を「H」レベルにして、8ワードデータラッチ11をスルー状態にする。8ワードデータラッチ11は、センスアンプ・センスデータラッチ9から入力されるセンスアンプデータSAD[127:0]「D24−D31」をページセレクタ13に8ワードデータWLD[127:0]として出力する。
ページセレクタ13は、ページコントロール信号生成部43が出力するページコントロール信号PC「P0」に応じて、8ワードデータWLD[127:0]「D16−D23」のうち下位から1番目のデータ「D24」をページデータPD[15:0]として出力する。
アドレス制御部4は、アドレスカウンタ33が出力したバーストアドレスBADの変化を検出し、バーストアドレスBADをデコードして、ローアドレスRADをメモリバンク7それぞれが有するローデコーダ5に出力すると共に、「C32」を示すカラムアドレスCADをカラムデコーダ8に出力する。
ページセレクタ13は、ページコントロール信号生成部43の出力するページコントロール信号PCが「P1」に変化したのに応じて、8ワードデータWLD[127:0]「D16−D23」のうち下位から2番目のデータ「D25」を選択して出力する。
次に、図4は、開始アドレスの下位4ビットが「6」の場合におけるバースト読み出し動作の概略を示したタイミングチャートである。
図3に示した半導体メモリ100の動作と異なる動作は、境界カウンタ書込部40による16ワード境界カウンタ値の算出と、16ワード境界信号の変化と、ワードデータラッチ信号DL0〜DL2の変化とである。この違いは、開始アドレスの下位4ビットの値が「2〜7」に該当するためである。
また、図4において、開始アドレスが図3の場合と異なるので、データカウンタ35の初期値と、カラムアドレスCADと、開始アドレス「A6」に対応した読み出されるデータ「D8−13、D6−7」が異なるが、信号が変化するタイミングは、上述の16ワード境界信号、ワードデータラッチ信号DL0〜DL2により制御される8ワードデータラッチ11を除いて同様である。
以下、信号の変化のタイミングが図3と異なる点についてのみ説明する。
時刻t210において、ページラッチ信号生成部42は、ファーストレイテンシカウンタ34のカウント値と16ワード境界カウンタ36のカウント値とが共に「0」であり、且つ、データカウンタ35のカウント値が「9」であり、16ワード境界信号が「L」レベルの場合に、ワードデータラッチ信号DL3を「H」レベルにして、2ワードデータラッチ12−3のみをスルー状態にする。8ワードデータラッチ11は、2ワードデータラッチ12−0〜12−2に保持されているデータ「D8−D13」と、センスアンプ・センスデータラッチ9から入力されたデータ「D14−D15」とをページセレクタ13に出力する。
時刻t211において、ページラッチ信号生成部42は、ファーストレイテンシカウンタ34のカウント値が「0」であり、かつ、データカウンタ35のカウント値が「8」の場合に、ワードデータラッチ信号DL3を「L」レベルにして、8ワードデータラッチ11にデータ「D8−D15」をラッチさせる。
時刻t218において、バースト制御部3は、ファーストレイテンシカウンタ34のカウント値が「0」であり、且つ、データカウンタ35のカウント値が「1」の場合に、16ワード境界信号を「L」にする。
これにより、半導体メモリ100は、バースト読み出しの動作において、データの読み出し完了を待つことによるワード境界ウエイトサイクルが発生することなく、データを出力することができる。
有効なデータを連続して出力し、無効なデータが出力されるクロックサイクルが生じなくなることで、半導体メモリ100からデータを受信する外部装置は、半導体メモリとの間でのデータの授受において、出力されているデータが有効か否かを判断する必要がなくなるので、データの授受に関するハンドシェイク回路を簡素化でき、データの転送速度の高速化に対応することが可能となる。
一方、境界カウンタ書込部40は、最初のアドレス境界までの読み出したデータを内部クロック信号CLKに同期して連続したクロックサイクルで外部へ出力する間に、最初のアドレス境界直後のデータを読み出せない場合、すなわち、第1のサイクル数が第2のサイクル数より小さい場合、第1のサイクル数と第2のサイクル数との差をカウント値として16ワード境界カウンタ36に書き込む。
また、レイテンシカウンタ書込部37は、バースト読み出し命令が入力されてから、当該命令に対応する最初のデータがメモリ素子から読み出されるのに要する時間(アクセス時間)に対するクロックサイクル数をファーストレイテンシカウンタ34にカウント値として書き込む。
「1st」は、最初の16ワード境界前の1回目に読み出されるブロックにおいて有効なデータのワード数であり、「2nd」は、最初の16ワード境界前の2回目に読み出されるブロックにおいて有効なデータのワード数である。
また、「境界前」は、最初の16ワード境界前のブロックにおける有効なデータのワード数、すなわち「1st」と「2nd」との和である。
図5に示されるとおり、ファーストレイテンシが6サイクル、開始アドレスの下位4ビットが「14」の場合(図3)、総ウエイトサイクル数は、8サイクルである。また、ファーストレイテンシが6サイクル、開始アドレスの下位4ビットが「6」の場合(図4)、総ウエイトサイクル数は、8サイクルである。
1…入力バッファ、2…アドレスラッチ、3…バースト制御部
4…アドレス制御部、5…ローデコーダ、6…メモリセルアレイ
7、7−0、7−1、7−n…メモリバンク
8…カラムデコーダ、9…センスアンプ・センスデータラッチ
10…イネーブル制御部、11…8ワードデータラッチ
12−0…2ワードデータラッチ
12−1…2ワードデータラッチ
12−2…2ワードデータラッチ
12−3…2ワードデータラッチ
13…ページセレクタ、14…出力ラッチ、15…データセレクタ
16…データ出力制御部、17…レディ出力制御部
31…ファーストレイテンシレジスタ、32…有効データレジスタ
33…アドレスカウンタ、34…ファーストレイテンシカウンタ
35…データカウンタ、36…16ワード境界カウンタ
37…レイテンシカウンタ書込部、38…有効データレジスタ書込部
39…データカウンタ書込部、40…境界カウンタ書込部
41…アドレス変化検知部、42…ページラッチ信号生成部
43…ページコントロール信号生成部、44…ウエイト信号生成部
51…サイクルカウント部、52…サイクル制御部
BAD…バーストアドレス、LAD…ラッチアドレス
AD…アドレス、RAD…ローアドレス、CAD…カラムアドレス
CLK…内部クロック信号
ADVB…アドレスバリッド信号、ALAT…アドレスラッチ信号
Claims (4)
- 備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを、入力されるクロック信号に同期して順次出力するバースト読み出し機能を有する半導体メモリであって、
前記バースト読み出し命令が入力されると、該バースト読み出し命令に対応する開始アドレスから最初のアドレス境界までの前記メモリ領域から読み出した第1のデータを出力する際に要するクロックサイクル数と、予め設定されているファーストレイテンシとに応じてウエイトサイクルを設定すると共に、設定した該ウエイトサイクルを前記クロック信号に同期してカウントするサイクルカウント部と、
前記バースト読み出し命令が入力されると、前記第1のデータの前記メモリ領域からの読み出しと、前記最初のアドレス境界直後に記憶されている第2のデータの前記メモリ領域からの読み出しとを連続して行い、前記サイクルカウント部のカウントが終了すると、前記第1のデータと前記第2のデータとを前記クロック信号に同期して連続したクロックサイクルで外部へのデータ出力を開始させるサイクル制御部と、
を備え、
前記アドレス境界は、
前記メモリセルアレイの構成により、1回の前記データの読み出しに含めることができないアドレスの境界である
ことを特徴とする半導体メモリ。 - 前記サイクルカウント部は、
前記ファーストレイテンシを前記クロック信号に同期してカウントするファーストレイテンシカウンタと、
前記ファーストレイテンシのサイクル数と、前記第1のデータの出力に要するサイクル数とに基づいて、前記バースト読み出しに対応する前記データを外部へ出力するタイミングを前記クロック信号に同期してカウントする境界レイテンシカウンタと、
を備え、
前記ファーストレイテンシカウンタと前記境界レイテンシカウンタとを順に動作させて、前記バースト読み出し命令が入力されてから、該命令に対応したデータの出力を開始するまでのウエイトサイクルをカウントし、
前記境界レイテンシカウンタがカウントする値は、
前記第1のデータを出力する際に要するサイクル数が、前記第2のデータを前記メモリ領域から読み出す時間に対応するサイクル数以上の場合、「0」であり、前記第1のデータを出力する際に要するサイクル数が、前記第2のデータを読み出すサイクル数より小さい場合、前記第1のデータを出力する際に要するサイクル数と前記第2のデータを前記メモリ領域から読み出す時間に対応するサイクル数との差である、
ことを特徴とする請求項1に記載の半導体メモリ。 - 前記ファーストレイテンシは、前記クロック信号の周期と前記メモリセルアレイのデータ読み出し時間に応じて設定される
ことを特徴とする請求項2に記載の半導体メモリ。 - 前記境界レイテンシカウンタは、前記バースト読み出し命令に含まれるアドレスの下位ビットに応じて前記境界レイテンシが設定される
ことを特徴とする請求項2又は請求項3に記載の半導体メモリ。
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