KR100798792B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 데이터를 전달하는 장치간 데이터 전달 동기를 맞추는 반도체 메모리 장치에 관한 것이다. 이를 위해 본 발명은, 인가되는 데이터를 복수의 라인에 전달하는 복수의 데이터전달수단, 메모리셀의 컬럼을 선택하는 컬럼선택신호를 입력받아 상기 복수의 데이터전달수단을 제어하는 제1 제어수단, 상기 복수의 라인에 인가된 데이터를 다중화하는 다중화수단 및 상기 컬럼선택신호에 상기 메모리셀의 컬럼 어드레스의 정보를 갖는 컬럼어드레스신호를 동기시켜 상기 다중화수단을 제어하는 제2 제어수단을 포함하는 반도체 메모리 장치를 제공한다.
다중화, 데이터 전달, 리드데이터, 컬럼어드레스 신호, 컬럼선택 신호

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 리드 전송 경로를 나타낸 블록도.
도 2는 도 1의 리드 전송 경로에 존재하는 회로의 타이밍도.
도 3은 종래기술의 문제점을 나타내는 타이밍도.
도 4는 본 발명의 일실시예에 다른 리드 전송 경로를 나타낸 블록도.
도 5는 도 4의 데이터 전달부의 실시예를 나타낸 도면.
도 6은 도 5의 감지증폭기의 실시예를 나타낸 도면.
도 7은 도 4의 데이터 선택부(102)의 실시예를 나타낸 도면.
도 8은 도 4의 데이터 래치부(103)의 실시예를 나타낸 도면.
도 9는 도 4의 제2 제어부(105)의 실시예를 나타낸 도면.
도 10은 도 9의 신호 생성부의 실시예를 나타낸 도면 및 실시예에 따른 동작 타이밍도.
도 11은 도 4의 리드 전송 경로에 존재하는 회로들의 출력신호를 나타낸 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 데이터 전달부 102 : 데이터 선택부
103 : 데이터 래치부 104 : 제1 제어부
105 : 제2 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 리드 데이터의 전달에 관한 것이다.
대표적인 반도체 메모리 장치인 디램(dynamic random access memory, DRAM)은 x4, x8 및 x16동작모드를 제공한다. 이 것은 디램의 사용 용도에 따라서 데이터를 한 시점에 4개 또는 8개의 입/출력 핀(I/O pin)으로 출력하거나, 한 시점에 16개의 입/출력 핀으로 출력하는 동작모드를 말한다. 그리고, 일반적으로 디램은 x16동작모드에 맞게 내부회로를 설계하고, 사용용도에 맞게 x4, x8 또는 x16동작모드를 제공한다.
x16동작모드에 맞게 설계된 디램에서 x8동작모드로 데이터를 출력한다는 것은 16개의 내부 입/출력 라인 중에 절반인 8개 라인을 선택해서 사용하겠다는 것이다.
이러한 동작을 제공하기 위해서는 리드 데이터의 전송 경로(read data path) 내에 8개씩 묶은 두 개의 라인그룹, 예컨데 제1 및 제2 글로벌 입/출력 라인 그룹 이 필요하다, 그리고. 이 두 글로벌 입/출력 라인 그룹에서 전달되는 데이터를 선택하기 위한 다중화 회로(multiplexer)가 필요하며, 이 다중화 회로를 제어하기 위해서 추가의 컬럼 어드레스 신호(column address sigmal) - 리드 커맨드(read command) 입력시 함께 입력되는 어드레스 신호 - 가 필요하다.
도 1은 종래기술에 따른 리드 전송 경로를 나타낸 블록도이다.
도 1을 참조하면, 종래기술에 따른 리드 전송 경로에는 두 개의 로컬 입/출력 라인(LIO0, LIO1), 두 개의 로컬 입/출력 라인(LIO0, LIO1)에서 인가되는 데이터(LIOD0, LIOD1)를 감지하고 증폭하는 두 개의 감지증폭기(11A, 11B), 두 개로 묶인 글로벌 입/출력 라인(GIO0, GIO1), 두 개의 글로벌 입/출력 라인(GIO0, GIO1)에서 전달되는 데이터(GIOD0, GIOD1)를 선택하는 다중화부(12) 및 선택된 데이터(SELD)를 래치하고, 래치된 데이터(DQD)를 DQ에 전달하는 래치부(13)가 존재한다. 그리고, 두 개의 감지증폭기(11A, 11B)와 래치부(13)를 제어하는 제1 제어부(14)와 다중화부(12)를 제어하는 제2 제어부(15)가 더 존재한다.
여기서, 두 개로 설명한 로컬 입/출력 라인(LIO0, LIO1)과 감지증폭기(11A, 11B)는 복수개로 구비된다. 즉, 복수의 로컬 입/출력 라인(LIO0, LIO1)과 그에 개별 대응하는 복수개의 감지증폭기를 설명의 편의를 위해 축약한 것에 해당한다.
한편, 리드 동작에 따른 데이터의 흐름을 설명하면 다음과 같다.
리드 커맨드(read command)가 디램에 입력되면 메모리 셀(memory cell)에 저장된 데이터(LIOD0, LIOD1)가 로컬 입/출력 라인(LIO0, LIO1)을 타고 감지증폭기(11A, 11B)에 인가된다.
그리고, 버스트(burst) 동작에 따라 생성된 컬럼선택 신호(YI) - 라이트 커맨드(write command)에 대응하여 생성되는 신호로써, 메모리 셀의 컬럼을 선택하는 신호 - 에 응답하여 개별 감지증폭기(11A 또는 11B)의 제어신호(IOSTBP0 또는 IOSTBP1)가 생성되고, 이에 응답하여 로컬 입/출력 라인(LIO0, LIO1)의 데이터(LIOD0, LIOD1)가 글로벌 입/출력 라인(GIO0 또는 GIO1)에 인가된다.
이어서, 글로벌 입/출력 라인(GIO0 또는 GIO1)의 데이터(GIOD0, GIOD1)는 다중화부(12)에 도달되고, 이 데이터(GIOD0, GIOD1)는 컬럼 어드레스 신호(Y9) - 리드 커맨드(read commad)에 대응하여 생성되는 신호로써, 메모리 셀의 컬럼 어드레스의 정보를 갖는 신호 - 에 응답하여 생성된 다중화 제어신호(GY9)에 응답하여 선택된 데이터(SELD)가 래치부(13)에 전달된다.
그리고, 래치부(13)에 전달된 데이터(SELD)는 컬럼선택 신호(YI)에 응답하여 생성된 래치제어 신호(PINSTB)에 응답하여 DQ에 전달된다.
이러한 동작을 타이밍(timing)도를 참조하면 설명하면 다음과 같다.
도 2는 도 1의 리드 전송 경로에 존재하는 회로의 타이밍도이다. 이때, 버스트 랭스 = 2이고, 리드 커맨드가 4번 들어 왔을 경우로 가정한다. 또한, 도 1의 도면부호를 인용하여 설명한다.
도 2를 참조하면, 각 리드 커맨드(READ1~READ4)의 입력에 따라 컬럼 어드레스 신호(Y9)가 레벨 천이하고, 리드 커맨드(READ1~READ4) 입력시 함께 입력되는 라이트 커맨드에 의해 컬럼선택 신호(YI)가 토글링(toggling)을 시작한다.
컬럼 어드레스 신호(Y9)가 논리레벨 로우일 때, 제1 글로벌 입/출력 라 인(GIO0)에 데이터(GIOD0)가 실리고, 컬럼 어드레스 신호(Y9)가 논리레벨 하이일 때, 제2 글로벌 입/출력 라인(GIO1)에 데이터(GIOD1)가 실린다. 이러한 동작은 감지증폭기(11A, 11B)의 제어신호(IOSPBP0, IOSTBP1)에 의해 제어된다.
이때, 글로벌 입/출력 라인(GIOO, GIO1)에 실린 데이터(GIOD0, GIOD1)의 파형 중, 점선은 의미없는 레벨로써, 이전값을 래치하고 있는 것을 의미한다.
이후, 다중화부(12)에서 다중화 제어신호(GY9)에 응답하여 두 글로벌 입/출력 라인(GIO0, GIO1)의 데이터(GIOD0, GIOD1)중 하나를 선택하여 래치부(13)에 전달한다. 이어서, 래치부(13)에서 래치 제어신호(PINSTB)에 응답하여 데이터(DQD)를 DQ에 전달한다.
한편, 메모리 셀에 저장되어 있던 데이터를 리드하는 시점은 컬럼선택 신호(YI)에 의해 결정된다. 따라서, 컬럼선택 신호(YI)의 타이밍(timing)은 데이터의 리드 시점을 맞추기 위해 자주 변화되고, 이에 따라 컬럼선택 신호(YI)에 응답하여 생성되는 제어신호(IOSTBP0, IOSTBP1, PINSTB)의 타이밍도 변하게 된다.
즉, 로컬 입/출력 라인(LIO0, LIO1)에서 글로벌 입/출력 라인(GIO0, GIO1)으로 전달되는 데이터(LIODO, LIOD1)의 전달 타이밍과. 래치부(13)에서 DQ로 전달되는 데이터(DQD)의 전달 타이밍이 변하게 되는 것이다.
그런데, 감지증폭기(11)와 래치부(13)에 의해 데이터의 전달 타이밍이 변화되는 상황에서, 그 가운데 위치하는 다중화부(12)의 전달 타이밍은 변하지 않음으로 인해 여러 문제점이 야기되고 있다.
즉, 컬럼선택 신호(YI)를 소스(source)신호로 사용하는 제1 제어부(14)와 컬 럼 어드레스 신호(Y9)를 소스신호로 사용하는 제2 제어부(15)가 상호 연동하지 못하므로 인해 위의 장치(11~13)들의 동기가 맞지 않게 되는 것을 의미한다.
이를 보여주는 도면으로써, 도 3은 종래기술의 문제점을 나타내는 타이밍도이다.
도 3을 참조하면, 데이터의 리드 시점을 맞추기 위해 활성화 시점이 지연된 컬럼선택 신호(YI')에 따라 리드 데이터(GIOD0', GIOD1)도 글로벌 입/출력 라인(GIO0, GIO1)에 실리는 시점이 그만큼 지연되어 실린다. 이어서 다중화 제어신호(GY9)에 따라 데이터(GIOD0', GIOD1')를 선택한다. 이때, 선택된 데이터(SED')와 글로벌 입/출력 라인(GIOO, GIO1)에서 전달되는 데이터(GIOD0', GIOD1')의 파형이 차이(A) - 점선은 의미없는 레벨로써, 이전값을 래치하고 있는 것을 의미한다 - 가 남을 볼 수 있다. 이와 같이 두 데이터([GIOD0', GIOD1')], SED')의 파형이 차이가 나는 것은 감지증폭기(11)의 동작과 다중화부(12)의 동작의 동기가 서로 차이가 남으로 인해 발생되는 것이다.
이어서, 다중화부(12)에서 출력된 데이터(SELD')가 래치 제어신호(PINSTB')에 의해 DQ에 전달된다. 이때, 래치 제어신호(PINSTB')도 컬럼선택 신호(YI)를 소스신호로 사용하기 때문에 일정 지연되어 데이터(SELD')를 DQ에 전달한다. 때문에, 다중화부(12)에서 출력되는 데이터(SELD')와 래치부(13)에서 출력되는 데이터(DQD')의 파형이 차이(B)가 나게 된다. 이 또한, 다중화부(12)의 동작과 래치부(13)의 동작의 동기가 서로 차이가 나서 발생되는 문제이다. 여기서, 앞서 설명한 파형이 차이가 난다고 하는 것은 데이터 전달에 있어서, 라이징(rising)과 폴 링(falling) 시점의 변화의 차이가 있다는 것을 의미한다.
종래기술의 문제점을 정리해 보면 다음과 같다.
첫째로는 감지증폭기(11)와 다중화부(12)의 동작 동기가 서로 어긋날 수 있다는 것이고, 둘째로는 다중화부(12)와 래치부(13)의 동작 동기가 서로 어긋날 수 있다는 것이다.
이 두 가지 요인은 감지증폭기(11), 다중화부(12) 및 래치부(13) 각각을 제어하는 제어부(14, 15)의 소스신호(YI, Y9)가 각기 다르기 때문에 발생되는 문제점으로, 이 문제점을 개선할 필요성이 요구되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 데이터를 전달하는 장치간 데이터 전달 동기를 맞추는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.
그리고, 감지증폭기 - 로컬 입/출력 라인에서 글로벌 입/출력 라인으로 데이터를 감지 및 증폭하여 전달하는 장치 - 와 다중화부 - 글로벌 입/출력 라인의 데이터를 다중화하여 래치부(파이프 래치회로)에 전달하는 장치 - 간 데이터 전달 동기를 맞추는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.
또한, 다중화부와 래치부간 데이터 전달 동기를 맞추는 반도체 메모리 장치를 제공하는 것을 제3 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 인가되는 데이터를 복수의 라인에 전달하는 복수의 데이터전달수단, 메모리셀의 컬럼을 선택하는 컬럼선택신호를 입력받아 상기 복수의 데이터전달수단을 제어하는 제1 제어수단, 상기 복수의 라인에 인가된 데이터를 다중화하는 다중화수단 및 상기 컬럼선택신호에 상기 메모리셀의 컬럼 어드레스의 정보를 갖는 컬럼어드레스신호를 동기시켜 상기 다중화수단을 제어하는 제2 제어수단을 포함하는 반도체 메모리 장치를 제공한다.
그리고, 제1 데이터 입/출력 라인, 제2 데이터 입/출력 라인, 제어신호에 응답하여 상기 제1 데이터 입/출력 라인의 데이터와 상기 제2 데이터 입/출력 라인의 데이터 중 어느 하나를 선택하여 출력하는 선택 수단 및 컬럼 선택 신호와 컬럼 어드레스 신호를 이용하여 상기 제어신호를 출력하는 제어신호 생성부를 포함하는 데이터 출력장치를 제공한다.
종래와 같은 문제점은 데이터를 전달하는 장치간 동기가 맞지 않아서 발생되는 것으로써, 본 발명에서는 잔 변동이 많은 컬럼선택 신호(YI)와 상호 연동되는 제어신호를 생성하여 데이터를 전달하는 장치에 제공한다.
즉, 데이터를 전달하는 장치의 제어신호를 컬럼선택 신호(YI)에 동기시켜 데이터를 전달하는 장치간 동기를 맞추는 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 다른 리드 전송 경로를 나타낸 블록도이다.
도 4를 참조하면, 리드 전송 경로는 인가되는 데이터(LIOD0, LIOD1)를 복수의 라인(GIO0, GIO1) - 설명의 편의를 위해 제1 글로벌 입/출력 라인그룹(GIO0)과 제2 글로벌 입/출력 라인(GIO1)으로 한정함 - 에 전달하는 데이터전달부(101), 메모리셀의 컬럼을 선택하는 컬럼선택 신호(YI)를 입력받아 데이터전달부(101)를 제어하는 제1 제어부(104), 복수의 라인(GIO0, GIO1)에 인가된 데이터(GIOD0, GIOD1)를 다중화하는 다중화부(102), 컬럼선택 신호(YI)에 메모리셀의 컬럼 어드레스의 정보를 갖는 컬럼 어드레스 신호(Y9)를 동기시켜 다중화부(102)를 제어하는 제2 제어부(105) 및 컬럼선택 신호(YI)에 대응하여 생성된 데이터출력 신호(PINSTB)에 응답하여 다중화된 데이터(SELD)를 출력하는 데이터출력부(103)를 포함한다.
이들 각 구성요소를 더욱 자세하게 설명하면 다음과 같다.
도 5는 도 4의 데이터 전달부(101)의 실시예를 나타낸 도면으로, 도 4의 도면부호를 인용하여 설명한다.
도 5를 참조하면, 데이터 전달부(101)는 복수의 로컬 입/출력 라인(LIO0, LIO1)에 대응하는 개수로 구비된 감지증폭기(IOSA2, IOSA3)를 포함한다.
이 감지증폭기(IOSA2, IOSA3)는 제1 제어부(104)에서 출력되는 감지증폭기 제어신호(IOSTBP0, IOSTBP1)에 의해 제어되는 장치로써, 복수의 로컬 입/출력 라인(LIO0, LIO1)에서 전달되어 오는 데이터(LIOD0, LIOD1)를 감지 및 증폭하여 글로 벌 입/출력 라인그룹(GIO0, GIO1)에 전달한다. 이를 위해 감지증폭기(IOSA2)는 도 6과 같이 설계된다.
도 7은 도 4의 데이터 선택부(102)의 실시예를 나타낸 도면으로, 도 4의 도면부호를 인용하여 설명한다.
도 7을 참조하면, 데이터 선택부(102)는 두 그룹으로 나뉜 글로벌 입/출력 라인그룹(GIO0, GIO1)에서 각각 전달되어 오는 데이터(GIOD0, GIOD1)를 다중화 제어신호(GY9)로 선택하여 출력(SELD)한다.
때문에, 데이터 선택부(102)는 제1 글로벌 입/출력 라인그룹(GIO0)의 출력 데이터(GIOD0)와 인버터(INV1)에 의해 반전된 다중화 제어신호(GY9)를 입력으로 하는 제1 앤드게이트(AND1), 제2 글로벌 입/출력 라인그룹(GIO1)의 출력 데이터(GIOD1)와 다중화 제어신호(GY9)를 입력으로 하는 제2 앤드게이트(AND2) 및 제1 앤드게이트(AND1)와 제2 앤드게이트(AND2)의 출력을 입력으로 하는 오어게이트(OR1)로 구현된다.
도 8은 도 4의 데이터 래치부(103)의 실시예를 나타낸 도면으로, 도 4의 도면부호를 인용하여 설명한다.
도 8을 참조하면, 데이터 래치부(103)는 데이터 선택부(102)의 출력 데이터(SELD)를 래치 제어신호(PINSTB)에 응답하여 래치한다.
이를 위해, 데이터 래치부(103)는 래치 제어신호(PINSTB)에 응답하여 데이터 선택부(102)의 출력 데이터(SELD)를 전달하는 트랜스미션 게이트(TG1) 및 트랜스미션 게이트(TG1)의 출력을 래치하는 래치회로(51)로 구현할 수 있다.
도 9는 도 4의 제2 제어부(105)의 실시예를 나타낸 도면으로, 도 4의 도면부호를 인용하여 설명한다.
도 9를 참조하면, 제2 제어부(105)는 컬럼선택 신호(YI)와 컬럼 어드레스 신호(Y9)를 입력으로 하는 신호 생성부(61)와 신호 생성부(61)의 출력(YI9)을 비동기 지연시켜 다중화 제어신호(GY9)로 출력하는 지연부(62)를 구비한다.
여기서, 신호 생성부(61)는 컬럼선택 신호(YI)와 컬럼 어드레스 신호(Y9)를 상호 연동시키기 위한 장치로써, 컬럼 어드레스 신호(Y9)를 컬럼선택 신호(YI)에 동기시켜 다중화 제어소스신호(YI9)로 출력한다.
이를 위해 신호 생성부(61)는 다음과 같은 회로로 구현된다.
도 10은 도 9의 신호 생성부(61)의 실시예를 나타낸 도면 및 실시예에 따른 동작 타이밍도이다.
도 10을 참조하면, 신호 생성부(61)는 에지 검출기(edge detector)로써, 복수의 인버터(INV2~INV8)와 복수의 피모스 트랜지스터(P1~P6)와 복수의 엔모스 트랜지스터(N1~N6) 및 래치회로(52)로 구현할 수 있다.
이와 같은 신호 생성부(61)의 동작은 기본적으로 컬럼선택 신호(YI)를 게이트 입력으로 하는 인에이블 트랜지스터(N1, P1~P3)가 턴온(turn on)되어야 신호 생성부(61)가 동작하고, 이 동작 시기에 컬럼 어드레스 신호(Y9)의 논리레벨에 따라 다중화 제어소스신호(YI9)의 논리레벨을 결정짓는다. 그리고, 신호 생성부(61)가 비동작 할때는 래치회로(52)에 의해 다중화 제어소스신호(YI9)의 논리레벨은 고정된다.
이때, 신호 생성부(61)의 인에이블(enable)은 컬럼선택 신호(YI)에 의해 이루어지기 때문에 다중화 제어소스신호(YI9)의 라이징(rising) 및 폴링(falling) 에지는 컬럼선택 신호(YI)에 의해 결정된다.
그리고, 신호 생성부(61)의 다른 실시예로써, 컬럼선택 신호(YI)를 제어신호로 컬럼 어드레스 신호(Y9)를 전달하는 트랜스미션 게이트와 트랜스미션 게이트의 출력신호를 래치하는 래치회로로 구현할 수 있다.
도 11은 도 4의 리드 전송 경로에 존재하는 회로들의 출력신호를 나타낸 타이밍도이다.
도 11을 참조하면, 각 리드 커맨드(READ1~READ4)의 입력에 따라 컬럼 어드레스 신호(Y9)가 레벨 천이하고, 리드 커맨드(READ1~READ4) 입력시 함께 입력되는 라이트 커맨드에 의해 컬럼선택 신호(YI)가 토글링(toggling)을 시작한다.
컬럼 어드레스 신호(Y9)가 논리레벨 로우일 때, 제1 글로벌 입/출력 라인(GIO0)에 데이터(GIOD0)가 실리고, 컬럼 어드레스 신호(Y9)가 논리레벨 하이일 때, 제2 글로벌 입/출력 라인(GIO1)에 데이터(GIOD1)가 실린다.
이때, 글로벌 입/출력 라인(GIOO, GIO1)에 실린 데이터(GIOD0, GIOD1)의 파형 중, 점선은 의미없는 레벨로써, 이전값을 래치하고 있는 것을 의미한다.
이후, 다중화 제어신호(GY9)에 응답하여 두 글로벌 입/출력 라인그룹(GIO0, GIO1)의 데이터(GIOD0, GIOD1)중 하나를 선택하여 데이터 래치부(103)에 전달한다.
이때의 다중화 제어신호(GY9)는 컬럼선택 신호(YI)에 동기된 컬럼 어드레스 신호(Y9)에 의해 발생된 신호로써, 컬럼선택 신호(YI)가 변동될 경우 함께 변동되 어, 글로벌 입/출력 라인그룹(GIO0, GIO1)의 데이터(GIOD0, GIOD1)중 하나를 올바르게 선택한다.
이어서, 데이터 래치부(103)에서 래치 제어신호(PINSTB)에 응답하여 데이터(DQD)를 DQ에 전달한다.
이때도 마찬가지로 컬럼선택 신호(YI)에 의해 발생되는 래치 제어신호(PINSTB)와 다중화 제어신호(GY9)가 상호 연동하기 때문에 데이터 래치부(103)의 데이터(DQD)는 DQ에 올바르게 전달된다.
본 발명의 실시예를 정리해 보면, 데이터 전달에 관여하는 장치 - 데이터 전달부(101)와 데이터 선택부(102) 및 데이터 래치부(103) - 간의 데이터 전달, 선택 및 래치 동작에 있어서, 각 장치들의 제어신호를 컬럼선택 신호(YI)에 동기시킨다.
이를 위해 데이터 선택부(102)의 제어신호는 기존에 컬럼 어드레스 신호(Y9)만을 소스 신호로 사용하던 것을, 본 발명에서는 컬럼선택 신호(YI)와 컬럼 어드레스 신호(YI)를 함께 입력받아 생성한다. 이때, 데이터 선택부(102)의 제어신호는 컬럼선택 신호(YI)와 상호 연동되기 때문에 데이터 전달부(101)와 데이터 선택부(102) 및 데이터 래치부(103)간 데이터 전달의 오류는 발생하지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서 신호 생성부(61)는 여타의 논리회로를 통해 구현할 수 있음은 자명한 것임을 알 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명은 데이터를 전달하는 장치간 데이터 전달 동기를 맞추는 반도체 메모리 장치를 제공한다. 자세하게는 데이터 전달부와 데이터 선택부간 데이터 전달 동기를 맞추고, 데이터 선택부와 데이터 래치부간 데이터 전달 동기를 맞추는 반도체 메모리 장치를 제공한다.
이를 통해 데이터 전달의 타이밍 마진을 확보하고 데이터의 왜곡을 제거할 수 있어서 반도체 메모리 장치의 안정성 및 신뢰성을 확보 할 수 있는 효과를 갖는다.

Claims (9)

  1. 인가되는 데이터를 복수의 라인에 전달하는 복수의 데이터전달수단;
    메모리셀의 컬럼을 선택하는 컬럼선택신호를 입력받아 상기 복수의 데이터전달수단을 제어하는 제1 제어수단;
    상기 복수의 라인에 인가된 데이터를 다중화하는 다중화수단; 및
    상기 컬럼선택신호에 상기 메모리셀의 컬럼 어드레스의 정보를 갖는 컬럼어드레스신호를 동기시켜 상기 다중화수단을 제어하는 제2 제어수단
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 컬럼선택신호에 대응하여 생성된 데이터래치신호에 응답하여 다중화된 데이터를 래치하는 데이터래치수단을 더 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 제어수단은 상기 컬럼선택신호와 상기 컬럼어드레스신호를 입력으로 상기 다중화수단의 제어신호를 생성하는 신호생성수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제2 제어수단은 상기 신호생성수단에서 출력된 상기 제어신호를 비동기 지연시키는 지연수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 신호생성수단은 상기 컬럼어드레스신호를 상기 컬럼선택신호에 동기시켜 출력하는 에지 검출기인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 데이터래치수단은 상기 컬럼선택신호를 입력으로 하여 상기 컬럼어드레스신호를 전달하는 트랜스미션게이트와 트랜스미션게이트의 출력신호를 래치하는 래치회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 데이터전달수단은 데이터를 감지 및 증폭하는 감지증폭기인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 데이터 입/출력 라인;
    제2 데이터 입/출력 라인;
    제어신호에 응답하여 상기 제1 데이터 입/출력 라인의 데이터와 상기 제2 데이터 입/출력 라인의 데이터 중 어느 하나를 선택하여 출력하는 선택 수단; 및
    컬럼 선택 신호와 컬럼 어드레스 신호를 이용하여 상기 제어신호를 출력하는 제어신호 생성부
    를 포함하는 데이터 출력장치.
  9. 제8항에 있어서,
    상기 제어신호 생성부는 상기 컬럼 어드레스 신호를 상기 컬럼선택신호에 동기시켜 출력하는 에지 검출기인 것을 특징으로 하는 데이터 출력장치.
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