JP6363978B2 - 半導体記憶装置及びその制御方法 - Google Patents
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また、第1の態様に係る半導体記憶装置によれば、第1の半導体メモリは、第1のデータの送信待機状態への設定が完了することにより、第1の状態通知信号を第1の制御回路及び第2の制御回路に入力し、第2の半導体メモリは、第2のデータの送信待機状態への設定が完了することにより、第2の状態通知信号を第1の制御回路及び第2の制御回路に入力する。従って、第1の制御回路及び第2の制御回路は、第1の状態通知信号及び第2の状態通知信号が双方とも入力されたか否かによって、第1のデータ及び第2のデータの送信待機状態への設定がともに完了したか否かを判定することが可能となる。
また、第12の態様に係る半導体記憶装置の制御方法によれば、第1の半導体メモリは、第1のデータの送信待機状態への設定が完了することにより、第1の状態通知信号を第1の制御回路及び第2の制御回路に入力し、第2の半導体メモリは、第2のデータの送信待機状態への設定が完了することにより、第2の状態通知信号を第1の制御回路及び第2の制御回路に入力する。従って、第1の制御回路及び第2の制御回路は、第1の状態通知信号及び第2の状態通知信号が双方とも入力されたか否かによって、第1のデータ及び第2のデータの送信待機状態への設定がともに完了したか否かを判定することが可能となる。
図2を参照して、メモリシステム1の起動時の処理として、メモリコントローラ41Aは、メモリマップ情報82AをデータS4Aとして、モード設定情報83をデータS5として、メモリアレイ71Aからそれぞれ読み出す。同様にメモリコントローラ41Bは、メモリマップ情報82BをデータS4Bとして、モード設定情報83をデータS5として、メモリアレイ71Bからそれぞれ読み出す。メモリコントローラ41A,41Bは、取得したメモリマップ情報82A,82Bに基づいて、自身が担当するメモリ空間101A,101Bの範囲を設定し、また、取得したモード設定情報83に基づいて、境界を跨ぐシーケンシャルアクセスが発生した場合に実行すべき動作モード(この場合は第1動作モード)を設定する。
上記と同様に、メモリシステム1の起動時の処理として、メモリコントローラ41Aは、メモリマップ情報82A及びモード設定情報83をメモリアレイ71Aから読み出し、メモリコントローラ41Bは、メモリマップ情報82B及びモード設定情報83をメモリアレイ71Bから読み出す。メモリコントローラ41A,41Bは、メモリマップ情報82A,82Bに基づいて、自身が担当するメモリ空間101A,101Bの範囲を設定し、また、モード設定情報83に基づいて、境界を跨ぐシーケンシャルアクセスが発生した場合に実行すべき動作モード(この場合は第2動作モード)を設定する。
このように本実施の形態に係る半導体記憶装置3によれば、判定回路61A(第1の判定回路)及び判定回路61B(第2の判定回路)がメモリアレイ71A(第1のメモリアレイ)及びメモリアレイ71B(第2のメモリアレイ)の双方へのアクセスが必要と判定した場合、メモリコントローラ41A(第1の制御回路)及びメモリコントローラ41B(第2の制御回路)は、コンテンツデータS2A(第1のデータ)及びコンテンツデータS2B(第2のデータ)の送信待機状態への設定がともに完了した後に、コンテンツデータS2A,S2Bをホスト装置2へ順に送信する。従って、ホスト装置2へのコンテンツデータS2Aの送信を開始する時点では、コンテンツデータS2Bの送信待機状態への設定は既に完了している。そのため、コンテンツデータS2Aの送信を開始した後には、メモリアレイ71BからコンテンツデータS2Bを読み出すための長期間の初動レイテンシは発生せず、コンテンツデータS2Aの送信が完了すると直ちにコンテンツデータS2Bの送信を開始することができる。その結果、メモリダイ31A(第1のメモリダイ)及びメモリダイ31B(第2のメモリダイ)の境界を跨ぐシーケンシャルアクセスが発生した場合であっても、半導体記憶装置3からホスト装置2へコンテンツデータS2A,S2Bをシームレスに送信することが可能となる。
上記実施の形態では、モード設定情報83はメモリアレイ71A,71Bのオプション領域に予め格納されていたが、これに代えて、リードコマンドS1内にモード設定情報83を含めても良い。
上記実施の形態では、2個のメモリダイ31A,31Bを用いたスタック構成について説明したが、スタック構成されるメモリダイの個数は2個に限定されず、3個以上のメモリダイを用いたスタック構成を採用することもできる。
2 ホスト装置
3 半導体記憶装置
31A,31B メモリダイ
41A,41B メモリコントローラ
42A,42B 半導体メモリ
61A,61B 判定回路
71A,71B メモリアレイ
82A,82B メモリマップ情報
83 モード設定情報
Claims (12)
- 第1のメモリアレイを含む第1の半導体メモリと、当該第1のメモリアレイへのアクセスを制御する第1の制御回路とを有する第1のメモリダイと、
第2のメモリアレイを含む第2の半導体メモリと、当該第2のメモリアレイへのアクセスを制御する第2の制御回路とを有する第2のメモリダイと、
を備え、
前記第1の制御回路及び前記第2の制御回路は、ホスト装置からのリードアクセスに対して、前記第1のメモリアレイ及び前記第2のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第1のメモリアレイ及び前記第2のメモリアレイの双方へのアクセスが必要かを判定する第1の判定回路及び第2の判定回路をそれぞれ有し、
前記第1の判定回路及び前記第2の判定回路が前記第1のメモリアレイ及び前記第2のメモリアレイの双方へのアクセスが必要と判定した場合、
前記第1の制御回路は、ホスト装置から受信したリードコマンドに応じた第1のデータを前記第1のメモリアレイから読み出すことにより、当該第1のデータを送信待機状態に設定し、
前記第2の制御回路は、前記リードコマンドに応じた第2のデータを前記第2のメモリアレイから読み出すことにより、当該第2のデータを送信待機状態に設定し、
前記第1の半導体メモリは、前記第1のデータの送信待機状態への設定が完了することにより、第1の状態通知信号を前記第1の制御回路及び前記第2の制御回路に入力し、
前記第2の半導体メモリは、前記第2のデータの送信待機状態への設定が完了することにより、第2の状態通知信号を前記第1の制御回路及び前記第2の制御回路に入力し、
前記第1の制御回路及び前記第2の制御回路は、前記第1のデータ及び前記第2のデータの送信待機状態への設定がともに完了した後に、前記第1のデータ及び前記第2のデータをホスト装置へ順に送信する、半導体記憶装置。 - 前記第1の判定回路は、前記リードコマンドから抽出されたアドレス情報と、前記半導体記憶装置の全メモリ空間のうち前記第1のメモリアレイに割り当てられた第1のメモリ空間を示す第1のメモリマップ情報とに基づいて、前記第1のメモリアレイ及び前記第2のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第1のメモリアレイ及び前記第2のメモリアレイの双方へのアクセスが必要かを判定し、
前記第2の判定回路は、前記アドレス情報と、前記半導体記憶装置の全メモリ空間のうち前記第2のメモリアレイに割り当てられた第2のメモリ空間を示す第2のメモリマップ情報とに基づいて、前記第1のメモリアレイ及び前記第2のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第1のメモリアレイ及び前記第2のメモリアレイの双方へのアクセスが必要かを判定する、請求項1に記載の半導体記憶装置。 - 前記アドレス情報は、先頭ページアドレス及び読出ページ数を含み、
前記第1の判定回路は、前記先頭ページアドレスが前記第1のメモリ空間に属し、かつ、前記先頭ページアドレス及び前記読出ページ数から特定した最終ページアドレスが前記第1のメモリ空間に属さない場合に、前記第1のメモリアレイ及び前記第2のメモリアレイの双方へのアクセスが必要と判定し、
前記第2の判定回路は、前記先頭ページアドレスが前記第2のメモリ空間に属さず、かつ、前記最終ページアドレスが前記第2のメモリ空間に属する場合に、前記第1のメモリアレイ及び前記第2のメモリアレイの双方へのアクセスが必要と判定する、請求項2に記載の半導体記憶装置。 - 前記第1の制御回路及び前記第2の制御回路は、第1の動作モードを実行可能であり、
前記第1の動作モードにおいて前記第1の制御回路及び前記第2の制御回路は、前記第1のメモリアレイからの前記第1のデータの読み出しと、前記第2のメモリアレイからの前記第2のデータの読み出しとを、並行して実行する、請求項1〜3のいずれか一つに記載の半導体記憶装置。 - 前記第1の動作モードにおいて前記第1の制御回路及び前記第2の制御回路は、前記第1のメモリアレイからの前記第1のデータの読み出しと、前記第2のメモリアレイからの前記第2のデータの読み出しとを、同時に開始する、請求項4に記載の半導体記憶装置。
- 前記第1の制御回路及び前記第2の制御回路はさらに、第2の動作モードを実行可能であり、
前記第2の動作モードにおいて前記第1の制御回路及び前記第2の制御回路は、前記第1のメモリアレイからの前記第1のデータの読み出しと、前記第2のメモリアレイからの前記第2のデータの読み出しとを、時系列順に実行する、請求項4又は5に記載の半導体記憶装置。 - 前記第2の動作モードにおいて前記第2の制御回路は、前記第1のデータの送信待機状態への設定が完了すると直ちに、前記第2のメモリアレイからの前記第2のデータの読み出しを開始する、請求項6に記載の半導体記憶装置。
- 前記第1の制御回路及び前記第2の制御回路は、前記第1のメモリアレイ内及び前記第2のメモリアレイ内に記憶されたモード設定情報に基づいて、前記第1の動作モード及び前記第2の動作モードの一方を選択する、請求項6又は7に記載の半導体記憶装置。
- 前記第1の制御回路及び前記第2の制御回路は、前記リードコマンド内に記述されたモード設定情報に基づいて、前記第1の動作モード及び前記第2の動作モードの一方を選択する、請求項6又は7に記載の半導体記憶装置。
- 前記第1の制御回路及び前記第2の制御回路は、第2の動作モードを実行可能であり、
前記第2の動作モードにおいて前記第1の制御回路及び前記第2の制御回路は、前記第1のメモリアレイからの前記第1のデータの読み出しと、前記第2のメモリアレイからの前記第2のデータの読み出しとを、時系列順に実行する、請求項1〜3のいずれか一つに記載の半導体記憶装置。 - 前記第2の動作モードにおいて前記第2の制御回路は、前記第1のデータの送信待機状態への設定が完了すると直ちに、前記第2のメモリアレイからの前記第2のデータの読み出しを開始する、請求項10に記載の半導体記憶装置。
- 第1のメモリアレイを含む第1の半導体メモリと、当該第1のメモリアレイへのアクセスを制御する第1の制御回路とを有する第1のメモリダイと、
第2のメモリアレイを含む第2の半導体メモリと、当該第2のメモリアレイへのアクセスを制御する第2の制御回路とを有する第2のメモリダイと、
を備える半導体記憶装置の制御方法であって、
(A)前記第1の制御回路及び前記第2の制御回路が、ホスト装置からのリードアクセスに対して、前記第1のメモリアレイ及び前記第2のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第1のメモリアレイ及び前記第2のメモリアレイの双方へのアクセスが必要かを判定するステップと、
(B)前記ステップ(A)において前記第1のメモリアレイ及び前記第2のメモリアレイの双方へのアクセスが必要と判定された場合に、前記第1の制御回路が、ホスト装置から受信したリードコマンドに応じた第1のデータを前記第1のメモリアレイから読み出すことにより、当該第1のデータを送信待機状態に設定し、前記第2の制御回路が、前記リードコマンドに応じた第2のデータを前記第2のメモリアレイから読み出すことにより、当該第2のデータを送信待機状態に設定するステップと、
(C)前記第1の半導体メモリが、前記第1のデータの送信待機状態への設定が完了することにより、第1の状態通知信号を前記第1の制御回路及び前記第2の制御回路に入力し、前記第2の半導体メモリが、前記第2のデータの送信待機状態への設定が完了することにより、第2の状態通知信号を前記第1の制御回路及び前記第2の制御回路に入力するステップと、
(D)前記ステップ(B)における、前記第1のデータ及び前記第2のデータの送信待機状態への設定がともに完了した後に、前記第1の制御回路及び前記第2の制御回路が、前記第1のデータ及び前記第2のデータをホスト装置へ順に送信するステップと、
を備える、半導体記憶装置の制御方法。
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