(1) (1) 5的229 巧、發明說明 (發明說明應敘明：發明所屬之枯 取Hn KT項域、先前技術、内容、實施方式及圖式簡單爷明、 七明的技術領域 平况明） 本發明係關於多數晶Η _ 曰片中内建有可與時鐘脈衝同步地# 行脈衝串輸出之同步型 ^ 之+導體記憶裝置之同步型半導髀# 憶裝置模組及其控制方 ^ 哭。 去、使用該等模組及方法之資訊機 背景技術 近年來歲乎大4分之電子機器都内建著半導體記憶裝 置(以下稱記憶體）。電子機器係依據記憶於記憶體之資料 %订各種貝料處理。尤其在執行此資料處理之中央運算 處理裝置（以下稱CPU)顯著地高速化發展下，其處理能力 以時鐘脈衝波換算時’已超過i GHZ，記憶體與CPU間之資 料轉送速度已經達到系統全面處理能力之瓶頸之地步。 為應付此種狀況，已有人在記憶體中採用以各種特殊條 件’施行南速化存取，俾使記憶體之存取時間盡可能地接 近CPU速度之方法。 例如’作為可與犄鐘脈衝同步地起作用之同步型半導體 記憶裝置之同步快閃記憶體之脈衝串讀出法（以下稱同步 脈衝串項出）即屬之。同步脈衝串讀出係僅指定預備讀出 之一連串資料之前導位址，僅利用由外部輸入至記憶體之 時鐘脈衝’在記憶裝置内部，對接在其後之位址施行增量 處理。 因此，預備讀出之一連串資料雖有連續於前導位址之限 制’但相對地’與則導位址所指定之資料之讀出速度相比 569229 (2) 發明說明續頁 ，卻可特別加速其後續之資料之讀出速度。 如 大 電 j 個 已 圖 之 詳 號 時 效 變 晶 有 訊 此動作不僅在技術上適合於高速動作，而且也適合於 近年來用量一直在增加之數位相機及矽音響等整批轉送 量資料之用途。 又，在上述高速化存取方法受到重視之同時，以行動 話機為代表之電子機器之小型輕量化之發展也相當顯著 為達成安裝面積之高密度化，其小型化的程度已達到一 封裝體内同時封裝多數半導體晶片，連封裝體之外形也 達到與晶片尺寸同等之水準。 肩8係表示以往之同步快閃記憶體之内部構成之區塊 。又，此同步快閃記憶體在此係使用2M字X 16位元構成 32M位元之記憶體。 首先，說明圖8之各外部訊號及各控制模態，然後再 細說明有關記憶體之各區塊構成。 圖8中，A0〜A20為位址訊號，DO〜D15為輸出入資料訊 。時鐘訊號CLK為同步快閃記憶體之主時鐘脈衝，與該 鐘訊號CLK之上升邊同步時，其他外部訊號就會變成有 。位址確定訊號ADV#利用其低位準而使位址訊號A0〜A20 成有效。 晶片啟動訊號CE#係利用其呈現低位準狀態來顯示該 片已處於動作狀態之訊號，可藉此使其他外部訊號變成 效。晶片啟動訊號CE#處於高位準時，其他輸入之外部 號都變成無效。又，輸出啟動訊號OE#及寫入啟動訊號WE# 係用於施行資料之輸出入控制之訊號。 (3)569229 發明說朋續頁 在此假設即使晶片啟動訊號CE#由低 時，有關晶片傳送脈衝串動作之設定内 ，但實際情況並不％此假設所特別限制 啟動訊號CE#由低位準轉為高位準時， 讀出動作等内部運算動作也會繼續進行 為止。 另一方面，同步快閃記憶體利用外部 可執行資料之讀出、寫入、消除等記憶 設定動作。其控制指令之意義係由上述 輸出入資料訊號DO〜D15之組合加以界定 係利用與時鐘訊號之上升邊同步被取入 以解讀，以執行對應於該解讀結果之各 將此控制指令之種類加以分類時，大 令與寫入指令寻數種。此等分類之各指 細分。例如’讀出指令可細分為廠商代 閃記憶體識別用之資訊之ID碼之讀出指 之没疋狀悲及執行結果之狀態暫存器之 記憶單元陣列之資訊之讀出指令等各種 又，作為各種設定指令，可細分為表 資料量之脈衝串長度之設定、表示發出 輸出為止之時間（時鐘脈衝數）之等待時 頁核怨之切換設定、在快閃記憶體内部 交錯模態或循序模態等脈衝$模態之設 ，脈衝串長度通常設定於 位準轉移為高位準 容等仍然被保持著 。且假設即使晶片 消除動作及脈衝_ ’直到該動作完成 訊號輸入指令時， 體動作及其他各種 位址訊號A0〜A20與 。控制指令之輸入 而被解碼之方式加 種動作。 致上可分為讀出指 令並可進一步加以 碼、裝置代碼等快 令、儲存各種動作 讀出指令、記憶於 指令。 不連績向速項出之 讀出指令後至資料 間之設定、脈衝串/ 之位址產生方法之 定等之各指令。又 3」或「32」等。 569229 (4) 發明說 在此’所謂頁模態，與脈衝串模態同樣，係為施行高速 讀出而設之模態。但與脈衝串模態不同之處在於所讀出之 位址可以不連續。 脈衝串模態係不依存於外部所使用之CPU之結構，而專 為發揮最大之高速存取效果而設之模態。所謂交錯模態， 係在施行脈衝串模態之讀出時，輸出對應於依照某一規則 之不連續之内部位址之資料之方式。所謂循序模態，係輸 出對應於連續之内部位址之資料之方式。又，在此，主要 係說明脈衝串模態中，與時鐘脈衝同步之同步脈衝串讀出 模態與循序脈衝串模態之處理情形。 其次’ ό羊細έ兄明圖8之各區塊構成之情形。 在圖8中，半導體記憶裝置10具有記憶單元陣列1〇〇 (Memory Array)、列解碼器 1〇1 (row Decoder)、行解碼器 1〇2 (Column Decoder)、位址鎖存電路 1〇3 (Address Latch)、行選擇 電路及感測放大器104(Column Gating/Sensing)、資料暫存器1〇5 (Data Register)、位址輸入緩衝器 ill (Address Input Buffer)、位 址暫存器 112(Address Register)、位址計數器 ii4(Address Counter) 、輸入緩衝器 121 (Input Buffer)、輸出緩衝器 122 (Output Buffer) 、輸出多路調制電路123 (Output Multiplexer)、内部控制電路 131 (Controller)、控制邏輯電路 132 (Control Logic)、1/0(輸出入） 邏輯電路 133(1/0 Logk)、ID(識別碼）暫存器 134(ID Register)、 狀態暫存器 135 (Status Register)。 記憶單元陣列100在列（Row)方向及行（Column)方向具有配 置成矩陣狀之多數記憶單元。 569229 (5) 發明說明續頁 列解碼器101係用於依照列位址訊號之解碼結果，選擇 地依序驅動記憶單元陣列100之多數字元線（未予圖示）之一 條。 行解碼器102係用於將行位址訊號之解碼結果輸出至行 選擇電路及感測放大器104。 位址鎖存電路103係用於暫時鎖存由後述位址輸入緩衝 器111取入之輸入位址訊號，同時在列方向及行方向分別 解碼該鎖存之位址訊號，將列方向之位址輸出至列解碼器 101，將行方向之位址輸出至行解碼器102。 行選擇電路及感測放大器104係由行選擇電路與感測放 大器所構成。行選擇電路（開關電路）結合於記憶單元陣列 100之多數資料線（未予圖示），係用於依照來自行解碼器102 之解碼結果，依序選擇資料線，而將其連接控制至資料暫 存器105。且同樣情形，行選擇電路係用於依照來自行解 碼器102之解碼結果，依序選擇資料線，而將其連接控制 至感測放大器（放大電路）。感測放大器（放大電路）係利用 放大自記憶單元經由選擇資料線被讀出之微小電位差之方 式進行感測，以作為記憶單元之資訊。 資料暫存器105係依照來自内部控制電路131之控制訊 號，取入來自輸入緩衝器121之資料D0〜D15，將其輸出至 行選擇電路及感測放大器104，且取入來自行選擇電路及 感測放大器104側之資料，將其輸出至輸出多路調制電路 123。 位址輸入緩衝器111係用於暫時保持由位址輸入端子被 569229 (6) 發明說明續頁 供應之位址訊號AO〜A20。 位址暫存器112係用於取入位址輸入緩衝器111所保持之 位址訊號A0〜A20。
位址計數器114係在同步快閃記憶體施行同步脈衝串讀 出動作時，預置位址暫存器112之輸出，以作為初始值。 位址計數器114可依照指令所指定之動作模態，即，依照 通常之字單位之存取模態或同步脈衝串讀出模態，向位址 鎖存電路103輸出由上述預置資料將位址訊號依序增量之 值0 在位址計數器114設有比較電路（未予圖示），利用比較電 路，將依序增量之位址與最終位址作比較，並輸出增量之 位址訊號，直到該比較結果一致為止。與最終位址一致時 ，經由控制邏輯電路132，將該一致資訊輸出至内部控制 電路13 1。此時，最終位址可單純地由保持於位址暫存器112 之位址（施行同步脈衝串讀出之前導位址）加上脈衝_長度 之值加以求出。
輸入緩衝器121係用於暫時保持由資料輸出入端子被輸 入之輸入資料訊號D0〜D15。 輸出緩衝器122係用於暫時保持由後述輸出多路調制電 路123輸出之輸出資料訊號D0〜D15。 輸出多路調制電路123係依照指令所指定之動作模態， 選擇後述ID暫存器134及狀態暫存器135、資料暫存器105中 之一種資料，而將其輸出至輸出緩衝器122。 内部控制電路131係依照指令所指定之動作模態，執行 -10- 569229 (7) 發明說明績頁 指令所指定之動作所需要之内部算法。 控制邏輯電路132係用於辨別經由輸入緩衝器121被輸入 之貧料為指令或資料’在有效之指令被寫入時’將其控制 資訊輸出至内部控制電路131。 又，控制邏輯電路132可被輸入晶片啟動訊號CE#、輸出 啟動訊號0E#、寫入啟動訊號WE#等外部控制訊號、經由 輸入位址暫存器112被供應之指令資料（構成指令之位址部） 、與經由輸入緩衝器121被輸入之指令資料（構成指令之資 料部），並依照該等訊號位準之變化及時間等，產生用於 控制同步快閃記憶體之動作模態及上述電路區塊之動作之 内部控制訊號。因此，在控制邏輯電路132，於内部與控 制電路同時具有模態暫存器（Mode Register)。 另外，在制邏輯電路132可依照指令指定之動作模態， 將裝置代碼輸出至ID暫存器134，將動作完畢之時點之内 部控制電路131之動作狀態及現在之動作模態之設定狀態 等輸出至狀態暫存器135。又，控制邏輯電路132可將選擇 輸出資料用之選擇控制訊號及是否要輸出至輸出緩衝器 122之控制訊號輸出至輸出多路調制電路123。 輸出入邏輯電路133 (I/O邏輯電路）依照晶片啟動訊號CE# 、輸出啟動訊號0E#、寫入啟動訊號WE#等外部控制訊號 之位準變化及時間等，施行輸入緩衝器121與輸出緩衝器122 之控制，藉以切換是否使内部資料總線與輸出入資料訊號 DO〜D15相連接。 ID暫存器134記憶著識別快閃記憶體之識別資訊之廠..商 -11 - 569229 發明說明續頁 (8) 代碼及裝置代碼。 狀態暫存器135除了言己憶著對應於依照指令所指定之動 作模態之動作完畢之時，點之動作結果及内部控制電路"1 ‘ 之動作狀態以外，也記憶著禁止寫入等各種設定狀態等。· 旧9係表示脈衝串長度=4、等待時間=2時之以往之同步 快閃記憶體之讀出時間圖。 最初，使晶片啟動訊號CE#處於低位準後’在時鐘訊號 CLK之脈衝時間丁丨之上升邊，位址確定訊號A0,成為低位 準，位址訊號A0〜A20之第〆位址ADDR1被輸入，使輸出啟 動訊號0E#成為低位準’而開始施行脈衝串讀出。在經過 等待時間所指定之2個時鐘脈衝份之建立期間之後’在時 鐘訊號CLK之脈衝時間T3之上升邊’資料Λ唬D〇 D15之貝 料DATA1被輸出，其後，分別與時錄訊號CLK之脈衝時間T4 、Τ5、Τ6…同步地，各資料DATA2、資料DATA3、貝料DATA4 …分別依序連續地被高速輸出。 在以往之同步快閃記憶體中，記憶體陣列之1列中所含 之行數（記憶單元陣列1〇〇内之資料線之條數）係行選擇電路 及感測放大器104 —次所能感測之資料置’而利用輸出多 路調制電路123切換一次感測之資科重後，將其脈衝串輸 出（連續輸出），故不能設定超過此資料虿私度之脈衝串長 度。因此，欲脈衝串讀出上述脈衝事長度以上之資料4， 必須再度輸入位址，在此位址輸入期間，連續的資料輸出 便會中斷。又，基於相同之理由，對於橫跨記憶單元陣列 之不同列之資料，因需要施行感測動作，故不能連續存取。 -12- 569229 (9) 發明說明續頁 又，如前所述，儘管一個封裝體内封裝多數半導體晶片 之封裝體形態已有所增大，但在以往之快閃記憶體中，卻 未考慮到此種封裝於一個封裝體之優點。即，即使將多數 · 快閃記憶體封裝於一個封裝體（以下將此種封裝形態之記 、 憶體稱為非揮發性半導體記憶裝置模組），多數快閃記憶 體也不會依存於封裝體内部之構造，總之，只要能夠與單 一快閃記憶體同等地加以使用，使用起來就較為方便。即 使將多數快閃記憶體内建於一個封裝體，也必須考慮到與 單一快閃記憶體同等地使用之問題。 例如，如特開平3-260997號公報「ROM(唯讀記憶體）資料 之高速讀出法」所揭示一般，將2個以上之記憶體並聯連 接，並使晶片啟動訊號CE#分別獨立時，如欲連續地讀出 橫跨不同晶片間而被分配之資料》則必須對各晶片稍微錯 開時間，以施行位址輸入。 不管在任何情形，欲橫跨多數記憶體晶片而連續地讀出 資料時，都必須施行多數次之位址輸入，無法利用1次之 位址輸入，高速地讀出大量之資料。 發明之揭示 本發明係有鑒於上述情況，經多方研發而成，其目的在 . 於提供如下之同步型半導體記憶裝置模組及其控制方法、 使用該等模組及方法之資訊機器：即使作為連續存取對象 之多數記憶單元橫跨存在於二個記憶體晶片時，也可利用 1次之位址輸入，與單一快閃記憶體同等地使用二個記憶 體晶片，接續在對一方之記憶體晶片之存取之後，可連續 -13 - 569229 (ίο) 發明說明續頁 且高速地由他方之記憶體晶片讀出資料。 本發明之裝置係在將可與時鐘脈衝同步地施行資料之 續讀出動作之同步型半導體記憶裝置搭載於多數個晶片 同步型半導體記憶裝置模組中，多數之同步型半導體記 裝置分別包含資訊保持手段，其係至少保持晶片識別資 、晶片選擇狀態設定指令及存取開始位址者；位址運算 段，其係運算存取結束位址，同時依序運算由存取開始 址至該存取結束位址之更新位址者；及資料連續讀出控 手段，其係依據更新位址，利用晶片識別資訊及晶片選 狀態設定指令，切換多數之同步型半導體記憶裝置之選 狀態/非選擇狀態，同時，可由從選擇狀態變成非選擇 態之同步型半導體記憶裝置，橫跨至從非選擇狀態變成 擇狀態之另一同步型半導體記憶裝置，無間斷地連續讀 資料者；藉此達成上述目的。 又，較理想之情況為：本發明之同步型半導體記憶裝 模組之位址運算手段包含位址初始化手段，其係與外部 鐘訊號同步而以外部控制訊號與位址訊號及資料訊號為 入訊號，利用被輸入之該位址訊號及資料訊號，設定存 開始位址及脈衝串長度，同時將位址更新次數初始化者 位址更新手段，其係由存取開始位址依序更新位址，同 計數位址更新次數者；及最終位址算出手段，其係由脈 串長度及存取開始位址，算出存取最終位址者。 另外，較理想之情況為：本發明之同步型半導體記憶 置模組之位址運算手段包含第一判定手段，其係在更新 連 之 憶 訊 手 位 制 擇 擇 狀 選 出 置 時 m 取 y 時 衝 裝 位 569229 (η) 發明說明續頁 址與一個列位址之最終行位址一致時，將第一判定訊號輸 出至資料連續讀出控制手段者；第二判定手段，其係在更 新位址與前述存取最終位址一致，且更新次數與脈衝串長 度一致時，將第二判定訊號輸出至資料連續讀出控制手段 者；資料連續讀出控制手段包含晶片選擇狀態切換手段， 其係依據第一判定訊號，僅將晶片選擇設定指令指定之資 訊與晶片識別資訊一致之晶片切換為晶片選擇狀態者；動 作結束控制手段，其係依據第二判定訊號，施行動作結束 處理者；資料輸出控制手段，其係對晶片選擇狀態之晶片 ，依序讀出對應於由存取開始位址依序被更新之更新位址 之資料，非為晶片選擇狀態時，不施行資料讀出者。 另外，較理想之情況為：本發明之同步型半導體記憶裝 置模組之資料連續讀出控制手段係控制内部位址，使内建 於第一同步型半導體記憶裝置之記憶單元陣列之一個列位 址之最終行位址之次一位址，成為與内建於第二同步型半 導體記憶裝置之記憶單元陣列之列位址同一之列位址之前 導行位址，並使内建於第二同步型半導體記憶裝置之記憶 單元陣列之一個列位址之最終行位址之次一位址，成為與 内建於第一同步型半導體記憶裝置之記憶單元陣列之該列 位址之次一列位址之前導行位址。 另外，較理想之情況為：在本發明之同步型半導體記憶 裝置模組中，搭載N個（N為自然數）可與時鐘脈衝同步地脈 衝串讀出之同步型半導體記憶裝置，資料連續讀出控制手 段可控制内部位址，對第1〜N-1個之任意之i(i為自然數）個 -15 - 569229 (12) 發明說明續頁 中，使内建於第i個同步型半導體記憶裝置之記憶單元陣 列之一個列位址之最終行位址之次一位址，成為與内建於 第i + 1個同步型半導體記憶裝置之記憶單元陣列之該列位 址同一列位址之前導行位址，並使内建於第N個同步型半 導體記憶裝置之記憶單元陣列之一個列位址之最終行位址 之次一位址，成為與内建於第i個同步型半導體記憶裝置 之記憶單元陣列之該列位址之次一列位址之前導行位址。 另外，較理想之情況為：在本發明之同步型半導體記憶 裝置模組中之同步型半導體記憶裝置之記憶單元係非揮發 性。 另外，較理想之情況為：在本發明之同步型半導體記憶 裝置模組中之同步型半導體記憶裝置之記憶單元係快閃記 憶體單元。 另外，較理想之情況為：在本發明之同步型半導體記憶 裝置模組冲，對應於多數同步型半導體記憶裝置之同一訊 號之外部端子係全部互相共通被連接。 另外，較理想之情況為··在本發明之同步型半導體記憶 裝置模組之資訊保持手段，設定施行連續讀出之字長。 本發明之同步型半導體記憶裝置模組之控制方法係第一 步驟，其係包含輸入脈衝串長度設定指令、晶片選擇設定 指令、由存取開始至資料輸出為止之延遲時間（等待時間） 設定指令、及存取開始位址者；第二步驟，其係僅將此晶 片選擇設定指令指定之資訊與晶片識別資訊一致之晶片切 換於可輸出讀出資料之有效模態者；第三步驟，其係將輸 569229 (13) 發明說明續頁 入存取開始位址設定於存取開始位址，並將位址更新次 初始化者；第四步驟，其係由脈衝串長度及存取開始位 算出存取最終位址者；第五步驟，其係在有效模態之時 輸出對應於現在之更新位址之資料，在非有效模態之等 模態時，不施出資料者；第六步驟，其係判定現在之更 位址與存取最終位址是否一致、及位址更新次數與脈衝 長度是否一致，此等均一致時，施行動作結束處理者； 七步驟，其係判定現在之更新位址與存取最終位址是否 致、及位址更新次數與該脈衝串長度是否一致，有其中 一方不一致時，判定現在之更新位址是否為一個列位址 之最終行位址者；第八步驟，其係在第七步驟中判定為 最終行位址時，將現在之行位址與位址更新次數增量， 返回第五步驟以後之處理者；第九步驟，其係在第七步 中判定為最終行位址時，將行位址移至前導位址，將位 更新次數增量，並施行晶片選擇狀態之判定者；第十步驟 其係在第九步驟中判定為有效模態時，將列位址增量而 移至等待模態，再返回第五步驟以後之處理者；第十一 驟，其係在第九步驟中判定為等待模態時，轉移至有效 態，再返回第五步驟以後之處理者；藉此達成上述目的 本發明之資訊機器係利用申請專利範圍第1至9項中任 項之同步型半導體記憶裝置模組施行脈衝串讀出動作， 藉此達成上述目的。 茲依據上述之構成，說明其作用如下： 最初，依據更新位址，切換多數之同步型半導體記憶 數 址 待 新 串 第 之 上 非 再 驟 址 轉 步 模 〇 並 裝 -17- 569229 (14) 發明說明讀頁
置之選擇狀態/非選擇狀態，同時可由從選擇狀態變成非 選擇狀態之同步型半導體記憶裝置，橫跨至從非選擇狀態 變成選擇狀態之另一同步型半導體記憶裝置，無間斷地連 續高速讀出資料。且可實現脈衝串長度比一個記憶體晶片 中之情形更長之非揮發性半導體記憶裝置模組。例如，脈 衝串長度最長可達非揮發性半導體記憶裝置模組之總位元 ，即，在設置2個2M字X 16位元構成之32M位元之記憶體時 ，可延長至32M X 2位元。 又，由3個以上之任意個數之記憶體晶片所構成時，可 依照與2個之情形同樣之方法，循序切換至選擇狀態，故 可藉此實現更長脈衝串長度之非揮發性半導體記憶裝置模 組，對於在影像、聲音之類之多媒體處理及系統程式之提 升時等需要讀出大量資料之際特別有效。 此外，預先設定或利用來自外部之指令輸入設定選擇多 數個記憶體晶片之順序時，即可自動地依照順序切換於晶 片選擇狀態，故可簡化有關CPU之記憶體存取之處理，減 輕CPU之負荷。 如以上所述，對於多數記憶體晶片，無需個別地加以控 制，可將多數記憶體晶片所構成之模組視為一個記憶裝置 ，僅需要在最初輸入並設定存取開始位址與脈衝串長度， 即可施行連續性的高速資料讀出。 又，將上述多數記憶體晶片疊層安裝於一個封裝體内時 ，也可減少記憶體之安裝面積，降低系統之製造成本。 另外，只要保持與一個記憶體晶片時相同之接腳數及接 -18- 569229 (15) 發明說明績頁 腳之配置，即可容易地應付記憶體容量之增大，對用戶而 言，非常有利，且在安裝於多數封裝體所構成之非揮發性 半導體記憶裝置中，也可期待同樣的效果。 圖式之簡單說明 圖1係表示本發明之實施形態之具有2個同步快閃記憶體 之同步型半導體記憶裝置模組之構成之區塊圖。 圖2係表示圖1之同步快閃記憶體之内部構成之區塊圖。 圖3係表示將分別輸入於晶片1與晶片2之位址分配於列 方向及行方向時之記憶體變換圖表之一例及當時之脈衝串 存取順序之圖。 圖4係表示同步脈衝串讀出動作時之圖2之内部控制電路 控制脈衝串位址運算電路及控制模態切換之一例之流程 圖。 圖5係表示圖1之同步型半導體記憶裝置模組之動作（其 一） 之時間圖。 圖6係表示圖1之同步型半導體記憶裝置模組之動作（其 二） 之時間圖。 圖7係表示本發明之另一實施形態之具有3個同步快閃記 憶體之同步型半導體記憶裝置模組之構成之區塊圖。 圖8係表示以往之同步快閃記憶體之内部構成之區塊 圖。 圖9係表示脈衝串長度=4、等待時間=2時之以往之同步 快閃記憶體之讀出時間圖。 圖10係表示使本發明之同步型半導體記憶裝置模組適用 569229 (16) 發明說明續頁 於資訊機器時之資訊機器之基本構成之區塊圖。 發明之最佳實施形態 以下，一面參照圖式，一面說明有關本發明之實施形態 之同步型半導體記憶裝置模組及其控制方法。 圖1係表示本發明之實施形態之具有2個同步快閃記憶體 之同步型半導體記憶裝置模組之構成之區塊圖。 圖1中，2個同步快閃記憶體晶片分別具有相同之2M字X 16位元構成之32M位元容量之記憶單元，該等之輸出入資 料訊號DO〜D15、位址輸入訊號A0〜A20、晶片啟動訊號CE# 、輸出啟動訊號OE#、寫入啟動訊號WE#、時鐘訊號CLK、 位址確定訊號ADV#全部共通被連接著。 2個同步快閃記憶體除了 ID碼讀出、狀態暫存器讀出、 記憶單元陣列讀出等之指令外，並可利用脈衝串長度之設 定、等待時間之設定、脈衝串/頁之切換設定、交錯模態 或循序模態等脈衝李模態之設定等各設定用之外部指令之 輸入，在不相互交換控制訊號之情況下，依照外部輸入之 指令，獨立地分別執行在記憶體内部施行讀出動作之際之 算法。即，可以使内建於模組之2個同步快閃記憶體施行 與由外部控制一個同步快閃記憶體時相同之動作。 以往之晶片之動作狀態有所謂備用狀態之待機狀態與所 謂讀出狀態或寫入狀態之動作狀態。有別於此，本發明之 同步快閃記憶體具有選擇狀態（Active Mode)與非選擇狀態 (Wait Mode)。在此，所謂選擇狀態，係指該晶片輸出資料 之狀態之意；所謂非選擇狀態，係指該晶片不輸出資料之 -20- 569229 (17) 發明說明續頁 狀態之意。以下，將晶片選擇狀態又稱為選擇模態，將選 擇狀態稱為有效模態，將非選擇狀態稱為等待模態。
I 爵'2係表示圖1之同步快閃記憶體之内部構成之區塊圖。 又，對於具有與圖8同樣之作用效果之構件，附以同一號 碼而省略其說明。 在圖2中，與圖8之構成相異之點在於：配設作為位址運 算手段之脈衝串位址運算電路113 (Burst Address Arithmetic Circuit)，以取代圖8之位址計數器114之點、與新設構成資 訊保持手段之一部分之指令暫存器136(Command Register)之 點。又，内部控制電路131A具有作為資料連續讀出控制手 段之機能，係用於控制此脈衝串位址運算電路113，以執 行同步脈衝串讀出動作。 以下，作為本發明之特徵部分，說明脈衝串位址運算電 路113及指令暫存器136，同時說明内部控制電路131A控制 脈衝串位址運算電路113之動作情形。 脈衝串位址運算電路113係包含位址初始化手段113 A，其 係與外部時鐘訊號同步而以外部控制訊號與位址訊號及資 料訊號為輸入訊號’利用被輸入之位址訊號及貧料訊號’ 設定存取開始位址及脈衝串長度，同時將位址更新次數初 始化者；位址更新手段113B，其係由存取開始位址依序更 新位址，同時計數位址更新次數者；及最終位址算出手段 113C，其係由脈衝串長度及存取開始位址，算出存取最終 位址者；第一判定手段113D，其係在更新位址與一個列位 址之最終行位址一致時，將表示此狀態之第一判定訊號輸 -21- 569229 發明說明讀頁 (18) 出至資料連續讀出控制手段者；第二判定手段113E，其係 在更新位址與存取最終位址一致，且更新次數與脈衝串長 度一致時，將表示此狀態之第二判定訊號輸出至資料連續 讀出控制手段者。 即，位址初始化手段113A及位址更新手段113B施行指令 所指定之動作模態之動作，例如同步脈衝串讀出動作時， 以來自位址暫存器112之位址輸出為初始資料（存取開始位 址），而將其預置於其内部暫存器113F(構成資訊保持手段 之一部分），同時將由此預置之初始值使位址訊號增量之 值依序向位址鎖存電路103輸出，同時計數其次數。 最終位址算出手段113C具有利用後述方法算出之最終位 址之運算電路（未予圖示），依照計算内部控制電路131A所 產生之最終位址用之算法，將對應之控制訊號，由控制邏 輯電路132輸入至最終位址算出手段113C。 第二判定手段113E具有比較電路（未予圖示），可將位址 訊號增量後依序輸出，直到依序增量之位址與前述之運算 電路運算之最終位址一致為止，其輸出位址與最終位址一 致時，為了執行動作結束處理，經由控制邏輯電路132， 將該一致資訊（結束資訊）輸出至内部控制電路13 1A。 第一判定手段113D係用於在輸出之位址與選擇中之字元 線之最終位址（同一列位址之最終行位址）一致時，也經由 控制邏輯電路132，將該一致資訊（列位址更新或/及晶片選 擇狀態更新資訊）輸出至内部控制電路131A，以作為第一 判定訊號。 -22- 569229 (19) 發明說明續頁 其次，指令暫存器136係用於記憶包含脈衝串長度之設 定、等待時間之設定、脈衝串/頁之切換設定、交錯模態 或循序模態等脈衝串模態之設定等與以往之同步快閃記憶 體共通之設定，同時也記憶在本發明中所擴張之指令所指 定之晶片選擇之設定狀態，即選擇模態之設定狀態。可利 用此晶片選擇狀態，區別該晶片是否輸出資料。即，選擇 狀態之晶片會輸出資料，非選擇狀態之晶片不會輸出資料 。例如，對於晶片屬於晶片1及晶片2中哪一同步快閃記憶 體，只要預先設定各晶片固有之號碼，即可容易加以識別 。有關依據此方式之内部控制電路131A之本發明之控制動 作，容後再予詳述。 内部控制電路131A具有晶片選擇狀態切換手段131B，其 係利用第一判定訊號，僅將晶片選擇設定指令指定之資訊 與前述晶片識別資訊一致之晶片切換為晶片選擇狀態者； 動作結束控制手段131C，其係依據第二判定訊號，施行動 作結束處理者；資料輸出控制手段13 1D，其係控制晶片選 擇狀態之晶片，使其依序讀出對應於由存取開始位址依序 被更新之更新位址之資料，非為晶片選擇狀態時（等待模 態），不施行資料讀出者。 茲就橫跨上述2個同步快閃記憶體（晶片1及晶片2)而連 續讀出資料之動作，更詳細地加以說明之。 圖3係表示將分別輸入於晶片1與晶片2之位址分配於列 方向及行方向時之記憶體變換圖表之一例及當時之脈衝串 存取順序之圖。在圖3中，各晶片1與晶片2分別由在列方 -23 - 569229 (20) 發明說明續頁 向及行方向配置成mXn(m、η為自然數）個矩陣狀之記憶單 元所構成。由一個列位址最多可連續讀出η個資料，即一 次之感測動作可讀出η個資料，因此，每一晶片之最長脈 衝串長度為η。 在圖3中，由晶片1内之存取開始位址（前導位址FA)依序 更新（例如增量）位址後被存取，完成同一列位址之最終行 資料之讀出。此時，由第一判定手段113D檢知最終行位址 而由晶片選擇狀態切換手段131Β切換晶片之選擇狀態。其 次，轉移至變成選擇狀態之晶片2之同一列位址之前導行 資料，並在完成其最終行資料之讀出時，利用第一判定手 段113D及晶片選擇狀態切換手段131Β，繼續施行由晶片1 之次一列位址之前導行資料之讀出。由第二判定手段113Ε 檢知最終位址後，由動作結束控制手段13 1C執行動作結束 。故可藉此顯示由晶片1内之存取開始位址，經晶片2内之 位址，至晶片1内之最終位址LA，連續高速存取記憶單元 之動作情形。 其次，用圖3說明橫跨2個同步快閃記憶體而連續讀出資 料之位址運算情形。 讀出動作由存取開始位址之前導位址FA(pO，q0)之輸入 座標（二維的記憶單元位置）開始，p〇表示列位址之意，q〇 表示行位址之意。當前導位址FA(p0，q0)被輸入時，在選 擇狀態之晶片1與非選擇狀態之晶片2雙方之晶片，對應之 字元線p0被選擇’利用前導位址F A與所設定之脈衝_長度 b計算最終位址。 -24- 569229 (21) 發明說明續頁 在此，為簡化計算，假設晶片1與晶片2之每1晶片之最 長脈衝串長度n均為同數’設定脈衝_長度b為2η之整數倍 ，前導位址為FA(pO，qO)，被設定之脈衝串長度為b時， · 最終位址LA(pi ’ q1)可用下列方式計算： 即，在循序脈衝串模態之情形，各晶片選擇字元線之次 數在前導位址FA(P0、q〇)之行位址q〇=0時，為b/2n，在qO# 〇時，為 b/(2n+l” 因此’最終位址LA (pi，ql)可用下列之式⑴計算： q〇二〇時， 馨 (pi J ql)=【（p〇+b)/(2n-l)，n-1 】 q〇孕0時， (pi，ql)=【（P〇+b)/(2n)，q〇-l】 又，由外部輸入之前導位址FA係被收納於構成資訊保持 手段之一部分之位址暫存器112。最終位址LA依照經由控 制邏輯電路132被内部控制電路131A指示之上述式（n，、 、），被 脈衝串位址運算電路113計算後，被保存於構成資訊保持 手段之一部分之脈衝串位址運算電路113内之暫存器。 _ 存取中之現在之更新位址（以下稱當前位址）CA(p，⑴係 以耵導位址FA為初始值，而與時鐘訊號CLK之上升邊同牛 地被增量至最終位址L A，由脈衝串位址運算電路丨丨3被輪 ， 出至位址鎖存電路103。此時，當前位址CA(p，被鎖存 於内建在胍衝串位址運算電路113之暫存器（未予圖 . )，被 興所計算之最終位址LA作比較。 在脈衝串位址運算電路113所輸出之當前位址cA(p， -25 - 569229 (22) 發明說明續頁 達到最終位址LA以前，與時鐘訊號CLK之上升邊同 依序選擇之字元線上之資料由選擇側之晶片1被讀 ，在非選擇側之晶片2，則僅在時鐘訊號CLK之上升 位址之計數（相當於脈衝串長度之計數動作）。 脈衝串位址運算電路113在此電路自己所輸出之 址CA(p，q)達到最終位址以前，檢出與最初選擇之 上之最終位址（pO，n-1) —致時，經由控制邏輯電ί 將該資訊輸出至内部控制電路131Α，以作為第一判 。此時，各内部控制電路131Α之晶片選擇狀態切 131Β即施行選擇狀態與非選擇狀態之切換。其結果 側之晶片1模態被切換為非選擇狀態，非選擇側之J 態被切換為選擇狀態，繼續由選擇側之晶片2施行 輸出。 又，在此有一部分未予圖示，即最初處於選擇狀 片1由選擇狀態被切換為非選擇狀態時，在施行其 擇模態之切換之同時，會連續地施行讀出，故將列 量，選擇其次之位址之字元線而處於待機狀態，僅 訊號CLK之上升邊施行位址之計數（相當於脈衝率長 數動作）。 其次，選擇側之晶片2在到達被選擇之字元線上 位址（ρΟ，η-1)之前輸出資料。 又，在本實施形態中，為簡化計算，將晶片1與J 脈衝串長度η均設為同數，並將設定脈衝_長度b設 整數倍。但也可利用具有任意不同之最長脈衝串長 步地被 出。又 邊施行 當前位 子元線 士 132， 定訊號 換手段 ，選擇 I片2模 資料之 怨之晶 次之選 位址增 在時鐘 度之計 之最終 I 片 2之 為2n之 度η、η -26- 569229 (23) 發明說明續頁 之2個晶片’將設定脈衝串長度b任意設定。即使此設定脈 衝串長度b小於晶片之最長脈衝_長度η、nf時，也可施行 與以往同樣之讀出。使用上述方法時，可與各晶片1與晶 片2之最長脈衝串長度無關地，且毫不中斷地持續讀出資 料至最多非揮發性半導體記憶裝置模組之總位元，即，在 2M字X 16位元構成之32M位元之記憶體之情形係到32M X 2 位元為止。 其次，詳細說明内部控制電路13 1A對晶片全體之控制動 作。在内部控制電路13 1A中，除了利用所謂微碼之内建程 式，執行位址運算及模態切換之動作外，並執行晶片全體 之控制。 圖4係表示同步脈衝串讀出動作時之圖2之内部控制電路 控制13 1A脈衝串位址運算電路及控制模態切換之一例之流 程圖。又，各處理動作係與該時鐘訊號CLK之上升邊同步 地進行。 如圖4所示，首先，在步驟S1，當晶片啟動訊號CE#變成 低位準時，即開始指令輸入循環。 其次，在步驟S2，寫入因位址訊號及資料訊號之輸入而 產生之脈衝串長度設定指令、晶片選擇設定指令、等待時 間之設定、脈衝率/頁之切換設定、交錯模態/循序模態等 脈衝举模態之設定等各設定指令（此種設定在以下稱模態 預置）。 所謂晶片選擇設定指令，係對各晶片設定前述選擇狀態 (Active Mode)與非選擇狀態（Wait Mode)之模態之指令，預先 -27- 569229 發明說明續頁 (24) 在各晶片設定號碼時，可利用僅將與指令輸入時指定之號 碼一致之晶片切換於選擇狀態（Active Mode)之方式加以設定 。例如，在記憶單元陣列讀出指令之情形，如果在以往之 快閃記憶體中，係利用2個循環指令，以最初之循環，輸 入指示輸出入資料訊號DO〜D15中由DO〜D7讀出動作之FF( 16 進制數），利用其次之循環，輸入目的之資料之前導位址 。但在本實施形態之情形，首先，作為另外2個循環指令 ，以最初之循環，輸入例如EE( 16進制數），作為晶片選擇 之設定指令，利用其次之循環，輸入晶片選擇碼，例如輸 入A0(16進制數）時，使晶片1成為選擇狀態晶片，輸入Al(16 進制數）時，使晶片2成為選擇狀態晶片。又，在本實施形 態中，外部指令之指令循環係以2個循環界定指令之定義 ，但並未特別限制於此。可利用增加指令循環之方式，設 定更多之指令。 此外，如果能利用最初之循環，例如輸入F0( 16進制數） 時，將晶片1設定為選擇側晶片，輸入FF( 16進制數）時，將 晶片2設定為選擇側晶片時’也可利用1個循壤指令’將晶 片選擇之設定指令與記憶單元陣列之讀出指令彙總起來。 另外，雖未特別限制於此，但在此，各種設定都假設可 保持至同步快閃記憶體復位或電源斷電為止。又，各種設 定指令即使在同步快閃記憶體因指令之輸入而處在動作中 之時，在輸入動作之中斷指令後，也可隨時輸入。在此之 前所說明者為初始設定之情形，此後則為由位址輸入至資 料讀出之動作。 569229 (25) 發明 在其次之步驟S3中，前導位址FA(pO，qO)被輸入，假設 當前位址為CA(p，W時，代入P=P〇，crq0。又，位址^ ^ 次數be係以bc=l為初始值。所謂位址增量次數^ ’係指脈 衝串位址運异電路113與時鐘訊號clk之上升邊同步地將位 址增量之㉟，計數其次數之值，此值係被鎖存於内建於肘 衝串位址運算電路113之暫存器（未予圖示）。 、义 在v驟S4中，内部控制電路131八使脈衝串位址運算電路 U3计异最終位址LA(pl，ql)。計算式因脈衝串位模態而異 在本μ施形態之循序脈衝串模態之情形，只 條件，昜炊 > 仃。上述 瑕、、、位址LA(pl，ql)可由前述之式⑴求得。 /驟S5中，内部控制電路131A判定處於何種晶片選 狀恕(有效模態或等待模態)。 、擇 當=步驟S5中，判定為有效模態時，在步驟S6-i中，輪出 :=址Μ，W之資料，又，在步驟S5中，判定為等待 接:，在步驟S6_2中，不施行任何動作而移轉至步驟S7。 ^著L在步驟S7中’施行當前位址CMP，心與最終位址 否一否致、及位址增量次數以與設定步脈衝_長度b是 最、心：各判定。上述判定之結果，當前位址CA(P，qm b—致/LA一致，且位址增量次數be與設定步脈衝串長度 :夺’即在該處作動作結束處理；如未_致時，轉移 、-人之步驟S8」。 字元線：Γ:中’ #彳定當前位址ca(p，q)是否為被選擇之 之字-取終位址LA。如當前位址CA(P ’ q)非為被選擇 疋線上之最終位址LA時’在步驟S8_2中1用脈衝串 -29- 569229 發明說明續頁 (26) 位址運算電路113，將行位址與位址增量次數be增量。當 前位址CA(p，q)為被選擇之字元線上之最終位址LA時，將 處理轉移至其次之步驟S9〜S12之動作模態切換。 在步驟S9中，與步驟S5同樣，判定晶片選擇狀態（有效 模態或等待模態），判定為有效模態時，在步驟S10中，將 鎖存於脈衝串位址運算電路113内之列位址p增量（p+1)，而 選擇其次之位址之字元線。 在步驟S11中，變換模態而轉移至等待模態，以施行其 次之選擇模態切換時之準備。 又，在步驟S9中，判定為等待模態時，在步驟SI 1中， 變換模態而轉移至有效模態，而連續施行資料之讀出。 在步驟S12中，行位址q被復位，將當前位址CA(p，q)之 行位址移至前導位址，再返回步驟S5之處理。 圖5及圖6係表示圖1之同步型半導體記憶裝置模組之動 作之時間圖。以下，與圖4之流程圖作比較，並加以說明 。全部輸入均與時鐘訊號CLK之上升邊同步地被取入於晶 片内，輸出則在與時鐘訊號CLK之上升邊同步時才有效。 如圖5所示，首先，在時刻tl以前，晶片啟動訊號CE#為 高位準，此非揮發性半導體記憶裝置模組處於所謂備用模 態之待機狀態。 在時刻tl，變成低位準之晶片啟動訊號CE#被輸入，非 揮發性半導體記憶裝置模組處於動作狀態，指令及外部訊 號、其他之輸入均成為有效。首先，時刻tl、t2相當於上 述模態預置之指令中步驟S1 (晶片啟動訊號CE#成為有 -30- 569229 (27) 發明說明續頁 效），及步驟S2(模態預置）。在此，係利用時刻tl、12之2個 循環指令施入初始設定。有一部分未予圖示，即時刻tl、t2 可依必要之設定種類之次數，反覆輸入。即，模態預置之 指令部分可利用反覆步驟S2之處理之方式加以設定。只要 是屬於時刻tl、t2之2個循環指令，都可使用例如在時刻tl 輸入指令之種類，在時刻t2輸入所希望之設定值等之方 法0
其次之時刻t3、t4係讀出指令設定時刻，相當於步驟S3 。與時刻tl、tl同樣，利用時刻t3、t4之2循環指令輸入讀 出指令與前導位址。 另夕卜，時刻t5係晶片1之資料輸出開始之步驟，相當於 步驟S5、S6。其後，在資料輸出完成以前，每1時鐘脈衝 反覆步驟S5〜S8之循環。 接著，如圖6所示，時刻t6、t7係自動模態變換（晶片2之 資料輸出開始）之步驟，用於施行步驟S9〜S12之循環。
最後之時刻t8係資料輸出完成之步驟，此時，在步驟S7 之判定中，為「YES」，上述一連串之處理即告結束。 以上，在本實施形態中，係在同一構成之多數個同步快 閃記憶體晶片被安裝於同一封裝體内，其外部端子全部共 通連接所構成之非揮發性半導體記憶裝置模組中，與外部 時鐘訊號同步而輸入外部控制訊號與位址訊號及資料訊號 ^依據被輸入之位址訊號及資料訊號，位址初始化手段 11 3 A指定存取開始位址及脈衝亊長度，同時將位址更新次 數初始化。最終位址算出手段113C由存取開始位址及脈衝 -31 - 569229 (28) 發明說明讀頁 串長度，算出存取最終位址。依據來自資料輸出控制手段 131D之指示，位址更新手段113B依序更新位址，且計數其 更新次數，將更新之位址輸出至位址鎖存電路103，以執 行脈衝串讀出動作。第一判定手段113D係在更新之位址與 一個列位址之最終行位址一致時，將告知此狀態之第一判 定訊號轉送至晶片選擇狀態切換手段13 1B。晶片選擇狀態 切換手段131B利用第一判定訊號，僅將晶片選擇設定指令 指定之資訊與晶片識別資訊一致之晶片切換為晶片選擇狀 態。成為晶片選擇狀態之另一晶片之位址更新手段113B依 序更新位址，且計數其更新次數，將其更新之位址輸出至 位址鎖存電路103，以執行脈衝串讀出動作。另外，第二 判定手段113E將告知更新之位址與存取最終行位址一致， 且更新次數與上述脈衝率一致之第二判定訊號轉送至動作 結束控制手段131C，藉以結束動作。 依據以上所述，即使連續存取對象之多數記憶單元橫跨 存在於二個記憶體晶片時，可利用一次之位址輸入，與單 一快閃記憶體同等地使用大容量之二個記憶體晶片，可接 續在一方之記憶體晶片之後，連續且高速地由他方之記憶 體晶片言買出資料。 又，在圖1中，係就2個同步快閃記憶體晶片1、2所構成 之情形加以說明，但也可利用3個同步快閃記憶體晶片1〜3 加以構成，此情形如圖7所示。圖7之情形也可利用與圖1 之情形相同之方法，依序將晶片切換為選擇狀態，實現更 長之步脈衝長度之非揮發性半導體記憶裝置模組。同樣情 -32- 569229 (29) 發明說明續頁 形，也可利用3個以上之任意數之同步快閃記憶體晶片構 成非揮發性半導體記憶裝置模組。 又，在本實施形態中，係說明可利用指令選擇2個晶片1 與晶片2之方式。但作為另一記憶體存取方法，例如也可 使用預先將前導位址固定設定在晶片1，在設定步脈衝串 長度b長於晶片之最長步脈衝率長度η時，連續地對晶片2 存取之方式。此時，需要讀出之前導資料存在於晶片2時 ，等待時間雖會延長，但因不需發出並執行初始設定選擇 模態之晶片選擇指令，故可利用此折衷方式分別使用。 另外，在本實施形態中，作為脈衝串模態，係就循序方 式加以說明，但也可利用内部控制電路131Α之控制，以變 換輸出被行選擇電路及感測放大器104所感測，並鎖存於 資料暫存器105之資料之順序方式，容易地使其適應於交 錯方式。 另夕卜，在本實施形態中，有一部分並未特別加以說明， 即上述方法並不限定於2個同步快閃記憶體晶片，即使在 由3個以上之任意個數之記憶體晶片所構成時，也可利用 預先對全部記憶體晶片，設定處於選擇狀態之優先順位， 計數時鐘訊號之上升邊，依照計數數切換選擇狀態之晶片 。如此一來，即可實現更長脈衝事長度之非揮發性半導體 記憶裝置模組。 另外，在本實施形態中，係利用非揮發性半導體記憶裝 置，特別是利用同步快閃記憶體構成模組，但本發明並不 限定於此，也可容易地適用於記憶單元陣列為揮發性半導 569229 (30) 發明說明續頁 體記憶裝置，例如適用於動態RAM (隨機存取1 態 RAM。 另外，在本實施形態中，係就同步型半導體 組之情形加以說明，但也可容易地將本發明之 體記憶裝置模組組裝於行動電話裝置及電腦等 ，發揮本發明之效果。例如，如圖'ί 〇所示，： 具有RAM及ROM (同步型半導體記憶裝置模組） 手段、操作輸入手段、顯示初期晝面及資訊處 液晶顯示裝置等之顯示手段、及接受來自操作 操作指令，依據特定之資訊處理程式及其資料 訊記憶手段施行資訊之脈衝串讀出動作等’一 資訊處理之CPU (中央運算處理裝置）時，即可 發明之同步型半導體記憶裝置模組適用於資 (RAM及 ROM)。 如以上所述，本發明可依據更新位址切換多 半導體記憶裝置之選擇狀態/非選擇狀態，同 選擇狀態變成非選擇狀態之同步型半導體記憶 至從非選擇狀態變成選擇狀態之另一同步型半 置，而無間斷地連續讀出資料。且可實現脈衝 個記憶體晶片之情形長之非揮發性半導體記憶 ，脈衝串長度最多為非揮發性半導體記憶裝置 元，即，在2M字X 16位元構成之32M位元之記t 形時，可延長至32M X 2位元。 又，由3個以上之任意個數之記憶體晶片所 〖己憶體）及靜 記憶裝置模 同步型半導 之資訊機器 賢訊機器200 等資訊記憶 理結果等之 輸入手段之 ，一面對資 面施行各種 容易地將本 訊記憶手段 數之同步型 時可由從該 裝置，橫跨 導體記憶裝 串長度比一 裝置。例如 模組之總位 S、體2個之情 構成時，可 -34- 569229 發明說明續頁 (31) 依照與2個之情形同樣之方法，循序切換至選擇狀態，故 可藉此實現更長脈衝串長度之非揮發性半導體記憶裝置模 組，對於在影像、聲音之類之多媒體處理及系統程式之提 升時等需要讀出大量資料之際特別有效。
此外，預先設定或利用來自外部之指令輸入設定選擇多 數個記憶體晶片之順序時，即可自動地依照順序切換於晶 片選擇狀態，故可簡化有關CPU之記憶體存取之處理，減 輕CPU之負荷。 如以上所述，對於多數記憶體晶片，無需個別地加以控 制，可將多數記憶體晶片所構成之模組視為一個記憶裝置 ，僅需要在最初輸入並設定存取開始位址與脈衝串長度， 即可施行連續性的高速資料讀出。 又，將上述多數記憶體晶片疊層安裝於一個封裝體内時 ，也可減少記憶體之安裝面積，降低系統之製造成本。 另外，由於可在保持與一個記憶體晶片時相同之接腳數 及接腳之配置之狀態下，容易地應付記憶體容量之增大之 需要，對用戶而言，非常有利，且在安裝於多數封裝體所 構成之非揮發性半導體記憶裝置中，也可期待同樣的效 果。 產業上之可利用性 在多數晶片中内建有可與時鐘脈衝同步地施行脈衝_輸 出之同步型半導體記憶裝置之同步型半導體記憶裝置模組 之技術領域中，即使作為連續存取對象之多數記憶單元橫 跨存在於二個記憶體晶片時，也可利用1次之位址輸入， 與單一快閃記憶體同等地使用大容量之二個記憶體晶片。 -35 -