KR100482029B1 - 엠아이엠 캐패시터 형성방법 - Google Patents

엠아이엠 캐패시터 형성방법 Download PDF

Info

Publication number
KR100482029B1
KR100482029B1 KR10-2002-0043799A KR20020043799A KR100482029B1 KR 100482029 B1 KR100482029 B1 KR 100482029B1 KR 20020043799 A KR20020043799 A KR 20020043799A KR 100482029 B1 KR100482029 B1 KR 100482029B1
Authority
KR
South Korea
Prior art keywords
film
metal film
forming
insulating film
mask pattern
Prior art date
Application number
KR10-2002-0043799A
Other languages
English (en)
Other versions
KR20040009753A (ko
Inventor
김석수
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2002-0043799A priority Critical patent/KR100482029B1/ko
Priority to US10/624,676 priority patent/US6818499B2/en
Publication of KR20040009753A publication Critical patent/KR20040009753A/ko
Application granted granted Critical
Publication of KR100482029B1 publication Critical patent/KR100482029B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 MIM 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 하부 금속막의 재증착에 의한 전극들간의 브릿지(bridge) 발생을 방지하기 위한 MIM 캐패시터 형성방법을 개시한다. 반도체 기판 상에 제1금속막과 절연막을 차례로 형성하는 단계; 상기 절연막을 패터닝하여 상기 제1금속막을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 표면 및 절연막 상에 유전체막 및 제2금속막을 차례로 형성하는 단계; 상기 제2금속막 상에 캐패시터 형성영역을 한정하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 장벽으로 하면서 상기 절연막을 식각정지층으로 하여, 상기 제2금속막과 유전체막을 식각해서 상부전극을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 절연막과 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함한다.

Description

엠아이엠 캐패시터 형성방법{METHOD FOR FORMING MIM CAPACITOR}
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 하부 금속막의 원치않는 식각 및 식각된 금속막의 재증착에 의한 전극들간의 브릿지 (bridge) 발생을 방지하기 위한 방법에 관한 것이다.
아날로그 캐패시터(analog capacitor)는 통상 폴리실리콘막-절연막-폴리실리콘막 구조 대신에 금속막-절연막-금속막(Metal-Insulator-Metal : 이하, MIM) 구조로 형성된다. 이것은 RF 대역의 아날로그 회로에 사용되는 캐패시터는 높은 양호도 (Quality Factor) 값이 요구되는데, 이를 실현하기 위해서는 전극 재료로서 공핍 (Depletion)이 거의 없고, 저항이 낮은 금속 전극의 사용이 필수적이기 때문이다.
이하, 종래의 MIM 캐패시터 형성방법을 첨부된 도 1a 및 도 1c를 참조해서 설명하도록 한다.
도 1a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(1)을 마련한 상태에서, 상기 기판(1) 상에 제1금속막(2)과 유전체막(3) 및 제2금속막(4)을 차례로 형성한다.
도 1b를 참조하면, 제2금속막(4) 상에 공지의 공정에 따라 마스크 패턴(도시안됨)을 형성한 후, 상기 마스크 패턴을 이용해서 제2금속막과 유전체막을 연속적으로 식각하고, 이를 통해, 상기 제1금속막(2) 상에 MIM 캐패시터의 상부전극(4a)을 형성한다.
도 1c를 참조하면, 마스크 패턴을 제거한 상태에서, 공지의 포토리소그라피 공정에 따라 제1금속막(2)을 패터닝하여 MIM 캐패시터의 하부전극(2a)을 형성하고, 이 결과로서, MIM 캐패시터(10)의 형성을 완성한다.
그러나, 종래의 MIM 캐패시터 형성방법에 따르면, 상부전극용 금속막과 유전체막을 동시에 식각하며, 상기 유전체막을 완전히 식각하기 위해서는 어느 정도의 과도 식각을 수행해야 하는데 이 과정에서, 도 1b에 도시된 바와 같이, 하부전극용 금속막의 표면이 식각된 후에 재증착(Re-diposition)되는 현상이 발생될 수 있으며, 이로 인해, 하부전극과 상부전극간의 브릿지(bridge)가 발생되는 바, 신뢰성 및 제조수율의 저하가 야기된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부 금속막의 원치않는 식각 및 식각된 금속막의 재증착에 의한 전극들간의 브릿지 발생을 방지할 수 있는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 제1금속막과 절연막을 차례로 형성하는 단계; 상기 절연막을 패터닝하여 상기 제1금속막을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 표면 및 절연막 상에 유전체막 및 제2금속막을 차례로 형성하는 단계; 상기 제2금속막 상에 캐패시터 형성영역을 한정하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 장벽으로 하면서 상기 절연막을 식각정지층으로 하여, 상기 제2금속막과 유전체막을 식각해서 상부전극을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 절연막과 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.
본 발명에 따르면, 하부전극용 제1금속막 상에 절연막을 형성한 상태로 유전체막의 식각을 진행하기 때문에 상기 제1금속막의 원치 않는 식각을 방지할 수 있으며, 이에 따라, 전극들간의 브릿지 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(21)을 마련한 상태에서, 상기 기판(21) 상에 하부전극용 제1금속막(23)을 증착한다. 그런다음, 상기 하부전극용 제1금속막(23) 상에 절연막(25)을 증착한다.
여기서, 상기 절연막(25)은 이후에 설명되겠지만, 후속 공정인 상부전극용 제2금속막 및 유전체막의 식각시에 식각 정지층으로 이용함으로써 상기 하부전극용 제1금속막의 원치 않는 식각이 이루어지는 것을 방지하며, 이를 통해, 하부전극과 상부전극간의 브릿지 발생을 방지하기 위해 형성 해준 것이며, 바람직하게, 산화막 또는 질화막으로 형성된다.
계속해서, 상기 절연막 상에 트렌치 형성용 제1마스크 패턴(27)을 형성한다.
도 2b를 참조하면, 절연막(25) 상에 형성된 제1마스크 패턴을 이용해서 상기 절연막(25)을 식각하여 하부전극용 제1금속막(23)을 노출시키는 트렌치(28)를 형성한다. 그런다음, 상기 제1마스크 패턴을 게거한 상태에서, 상기 트렌치(28) 표면 및 절연막(25) 상에 유전체막(29)과 상부전극용 제2금속막(31)을 차례로 형성한다.
이어서, 상기 상부전극용 제2금속막(31) 상에 캐패시터 형성영역을 한정하는 제2마스크 패턴(33)을 형성한다.
도 2c를 참조하면, 상기 제2마스크 패턴을 식각 장벽으로 이용하면서 상기 절연막(25)을 식각 정지층으로 이용하여 상기 상부전극용 제2금속막과 유전체막을 식각하고, 이를 통해, MIM 캐패시터의 상부전극(31a)을 형성한다.
이때, 상기 하부전극용 제1금속막(23) 상에는 절연막(25)이 형성되어 있으므로, 제2금속막과 유전체막을 식각하는 공정에서 상기 하부전극용 제1금속막(23)의 원치 않는 식각은 일어나지 않으며, 따라서, 식각된 금속막의 재증착도 일어나지 않는바, 상, 하부전극들간의 브릿지는 발생되지 않는다.
도 2d를 참조하면, 공지의 포토리소그라피 공정에 따라 상기 절연막(25)과 하부전극용 제1금속막(23)을 식각하여 하부전극(23a)을 형성하고, 이 결과로서, 하부전극(23a), 유전체막(29) 및 상부전극(31a)의 적층 구조로 이루어진 본 발명에 따른 MIM 캐패시터(40) 형성을 완성한다.
이상에서와 같이, 본 발명은 하부전극용 금속막 상에 절연막을 형성한 상태로 유전체막의 식각을 진행하기 때문에 상기 하부전극용 금속막의 원치 않는 식각을 방지할 수 있으며, 이에 따라, 전극들간의 브릿지 발생을 방지하여 소자 특성 및 제조수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 및 도 1c는 종래의 엠아이엠(MIM) 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 엠아이엠(MIM) 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
-도면의 주요부분에 대한 부호의 설명-
21 : 반도체 기판 23 : 제1금속막
23a : 하부전극 25 : 절연막
27 : 제1마스크 패턴 28 : 트렌치
29 : 유전체막 31 : 제2금속막
31a : 상부전극 33 : 제2마스크 패턴
40 : MIM 캐패시터

Claims (2)

  1. 반도체 기판 상에 제1금속막과 절연막을 차례로 형성하는 단계;
    상기 절연막을 패터닝하여 상기 제1금속막을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치 표면 및 절연막 상에 유전체막 및 제2금속막을 차례로 형성하는 단계;
    캐패시터 형성영역을 한정하는 마스크 패턴을 상기 제2금속막 상에 형성하되, 상기 제1금속막이 노출된 영역보다 넓게 형성하는 단계;
    상기 마스크 패턴을 식각 장벽으로 하면서 상기 절연막을 식각정지층으로 하여, 상기 제2금속막과 유전체막을 식각해서 상부전극을 형성하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 절연막과 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 절연막은 산화막 또는 질화막으로 이루어진 것을 특징으로 하는 MIM 캐패시터 형성방법.
KR10-2002-0043799A 2002-07-25 2002-07-25 엠아이엠 캐패시터 형성방법 KR100482029B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0043799A KR100482029B1 (ko) 2002-07-25 2002-07-25 엠아이엠 캐패시터 형성방법
US10/624,676 US6818499B2 (en) 2002-07-25 2003-07-23 Method for forming an MIM capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0043799A KR100482029B1 (ko) 2002-07-25 2002-07-25 엠아이엠 캐패시터 형성방법

Publications (2)

Publication Number Publication Date
KR20040009753A KR20040009753A (ko) 2004-01-31
KR100482029B1 true KR100482029B1 (ko) 2005-04-13

Family

ID=32709653

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0043799A KR100482029B1 (ko) 2002-07-25 2002-07-25 엠아이엠 캐패시터 형성방법

Country Status (2)

Country Link
US (1) US6818499B2 (ko)
KR (1) KR100482029B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460718B1 (ko) * 2002-09-06 2004-12-08 아남반도체 주식회사 금속 절연체 금속 캐패시터 제조 방법
KR100556535B1 (ko) * 2003-08-18 2006-03-06 동부아남반도체 주식회사 반도체 소자의 캐패시터 제조 방법
KR100706227B1 (ko) * 2004-12-03 2007-04-11 삼성전자주식회사 다층구조를 갖는 금속-절연체-금속 커패시터 및 그 제조방법
KR101100755B1 (ko) * 2004-12-30 2011-12-30 매그나칩 반도체 유한회사 아날로그 회로의 캐패시터 및 그의 제조 방법
JP4928748B2 (ja) * 2005-06-27 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2008016490A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置
KR102152256B1 (ko) 2014-02-11 2020-09-04 에스케이하이닉스 주식회사 직류-직류 변환기 및 그 형성 방법
CN113745402B (zh) * 2020-05-29 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980033984A (ko) * 1996-11-04 1998-08-05 김광호 딘 필름 커패시터 및 그 제조방법
JP2000228497A (ja) * 1999-02-04 2000-08-15 Samsung Electronics Co Ltd 半導体集積回路のキャパシタ製造方法
JP2002064148A (ja) * 2000-08-17 2002-02-28 Hitachi Ltd 半導体集積回路装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3149817B2 (ja) 1997-05-30 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
US6569746B2 (en) * 1997-10-30 2003-05-27 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
KR100305680B1 (ko) * 1999-08-26 2001-11-01 윤종용 반도체 집적회로의 커패시터 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980033984A (ko) * 1996-11-04 1998-08-05 김광호 딘 필름 커패시터 및 그 제조방법
JP2000228497A (ja) * 1999-02-04 2000-08-15 Samsung Electronics Co Ltd 半導体集積回路のキャパシタ製造方法
JP2002064148A (ja) * 2000-08-17 2002-02-28 Hitachi Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
US6818499B2 (en) 2004-11-16
US20040137693A1 (en) 2004-07-15
KR20040009753A (ko) 2004-01-31

Similar Documents

Publication Publication Date Title
KR100482029B1 (ko) 엠아이엠 캐패시터 형성방법
KR100477541B1 (ko) 엠아이엠 캐패시터 형성방법
KR100482025B1 (ko) 반도체 소자의 제조방법
KR100333726B1 (ko) 반도체소자제조방법
KR100313957B1 (ko) 커패시터 제조방법
KR100694996B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100399963B1 (ko) 반도체 장치의 전하저장전극 형성방법
KR20040045695A (ko) 엠아이엠 캐패시터 형성방법
KR100218338B1 (ko) 실린더형 캐패시터 제조방법
KR100515008B1 (ko) 복합 반도체 소자의 제조방법
KR0148333B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100431712B1 (ko) 반도체 장치 제조 방법
KR100688724B1 (ko) 고용량 ｍｉｍ 구조 커패시터 제조방법
KR100199353B1 (ko) 캐패시터의 전하저장전극 제조방법
KR100876879B1 (ko) 캐패시터의 스토리지 노드 형성방법
KR100707676B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100512163B1 (ko) 커패시터의제조방법
KR100359786B1 (ko) 반도체 소자의 제조방법
KR100529624B1 (ko) 반도체 소자의 금속-절연체-금속 커패시터 제조 방법
KR19990012265A (ko) 에피층을 이용하여 셀 영역의 단차를 억제한 디램과 로직의복합소자 제조방법
KR19980046574A (ko) 반도체 장치의 제조 방법
KR19990055768A (ko) 반도체 소자의 제조방법
KR20040002008A (ko) 반도체 소자의 커패시터 제조 방법
KR19990065183A (ko) 반도체장치의 커패시터 및 그 제조방법
KR20050079546A (ko) 반도체소자의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140217

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150206

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160204

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee