KR100305680B1 - 반도체 집적회로의 커패시터 제조방법 - Google Patents

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Abstract

MDL의 로직회로나 아날로그 회로의 MIM 커패시터 제조시 ① 유전막의 스텝 커버리지 불량으로 인해 야기되던 누설 전류 발생과 상·하부전극 간의 쇼트 유발을 막을 수 있도록 하고, ② 유전막의 특정 부분에 전계가 집중적으로 걸리는 것을 막을 수 있도록 하여, 수율 향상과 신뢰성 향상을 동시에 이룰 수 있도록 한 반도체 집적회로의 커패시터 제조방법이 개시된다.
이를 구현하기 위하여 본 발명에서는, 제 1 층간 절연막이 구비된 반도체 기판 상에 도전성막을 형성하는 단계와; 상기 도전성막 상에 산화막 대비 식각 선택비가 큰 재질의 캡핑 금속막을 형성하는 단계와; 상기 제 1 층간 절연막의 표면이 소정 부분 노출되도록 상기 캡핑 금속막과 상기 도전성막을 선택식각하여 '도전성막/캡핑 금속막' 적층 구조의 하부전극을 형성하는 단계와; 상기 하부전극을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와; 상기 하부전극의 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막과 상기 캡핑 금속막을 선택식각하여 비어 홀을 형성하되, 상기 홀 내측의 하부 가장자리부를 따라서는 테이퍼진 형상의 상기 캡핑 금속막이 잔존되도록 하는 단계; 및 상기 비어 홀 내부를 포함한 상기 제 2 층간 절연막 상의 소정 부분에 걸쳐 유전막을 개제하여 상부전극을 형성하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.

Description

반도체 집적회로의 커패시터 제조방법{method for fabricating capacitor of semiconductor integrated circuit}
본 발명은 반도체 집적회로(IC)의 커패시터 제조방법에 관한 것으로, 특히 MDL(Merged DRAM and Logic)의 로직 회로나 아날로그 회로에 사용되는 MIM(Metal Insulator Metal) 구조를 갖는 반도체 집적회로의 커패시터 제조방법에 관한 것이다.
반도체 집적회로는 신호 처리 방식에 따라 크게, 입력신호 변화에 의해 출력신호가 온/오프(on/off)형으로 변화되는 디지털(digital)형 집적회로(일명, 로직 회로라 한다)와, 입력신호 변화에 의해 출력신호가 선형적으로 변화되는 아날로그(analog)형 집적회로(일명, 아날로그 회로라 한다)로 구분된다.
상기 집적회로들은 디지털형이나 아날로그형에 구분없이 모두 커패시터에 축적된 전하의 유·무에 따라 정보의 기억이 이루어지므로, 이들 회로들이 정상적인 동작 특성을 유지하기 위해서는 소자 제조시 전압이나 온도 변화에 따라 커패시턴스가 변화되지 않도록 커패시터를 제작해 주어야 한다.
따라서, 현재는 MDL의 로직 회로나 아날로그 회로의 커패시터 제조시 일반 MOS FETs 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스(bias)에 의존하지 않는 PIP(Polysilicon-Insulator-polysilicon) 구조나 MIM(Metal-Insulator-Metal) 구조로 가져가고 있다.
이들 박막(thin film) 커패시터 중, MIM 구조는 단위 면적당 커패시턴스를 PIP 커패시터에 비해 크게 확보하기 어렵다는 단점을 가지기는 하나 전압 변화에 따른 커패시턴스의 변화율을 나타내는 VCC(Voltage Coeffecient of Capacitance)와 온도 변화에 따른 커패시턴스의 변화율을 나타내는 TCC(Temperature Coeffecient of Capacitance)가 PIP 커패시터에 비해 매우 양호한 특성(예컨대, PIP 커패시터의 경우에는 VCC가 220ppm(part per million)/V 정도의 값을 가지고 TCC가 120ppm/℃ 정도의 값을 가지는 반면, MIM 커패시터의 경우는 VCC가 60ppm/V 정도의 값을 가지고 TCC가 70ppm/℃ 정도의 값을 가짐)을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 더 유리하다는 잇점을 지녀 최근에는 로직 회로나 아날로그 회로의 커패시터를 MIM 구조로 가져가고 있는 추세이다.
도 1a 내지 도 1f에는 종래 널리 사용되어 오던 MDL의 로직 회로나 아날로그 회로의 MIM 커패시터 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 1a에 도시된 바와 같이, 트랜지스터와 임의의 배선 라인 등과 같은 하부 구조(미 도시)가 형성되어 있는 반도체 기판(10) 상에 제 1 층간 절연막(12)을 형성한다.
도 1b에 도시된 바와 같이, 제 1 층간 절연막(12) 상에 Al 합금 재질의 제 1 도전성막(14)을 형성하고, 그 위에 TiN 재질의 캡핑 금속막(capping metal)(16)을 200 ~ 600Å의 두께로 형성한 다음, 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 캡핑 금속막(16)과 제 1 도전성막(14)을 순차 식각하여 '제 1 도전성막(14)/캡핑 금속막(16)' 적층 구조의 하부전극(Ⅰ)을 형성한다.
도 1c에 도시된 바와 같이, 하부전극(Ⅰ)이 형성되어 있는 제 1 층간 절연막(12) 상에 제 2 층간 절연막(18)을 형성하고, 이를 CMP 혹은 에치백처리하여 상기 절연막(18)을 평탄화한다. 이어, 하부전극(Ⅰ)을 이루는 제 1 도전성막(14)의 표면이 소정 부분 노출되도록 제 2 층간 절연막(18)과 캡핑 금속막(16)을 선택식각하여 상기 절연막(18) 내에 비어 홀(h)을 형성한다. 이 과정에서 제 1 도전성막(14)도 일부 함께 식각되므로, 비어 홀(h) 형성이 완료되면 도시된 바와 같이 비어 홀(h) 바텀면의 제 1 도전성막(14)이 일부 리세스(recess)된 구조를 가지게 된다.
도 1d에 도시된 바와 같이, 비어 홀(h) 내부를 포함한 제 2 층간 절연막(18) 상에 유전막(20)을 형성하고, 상기 유전막(20) 상에 'Ti/TiN' 적층 구조의 얇은 장벽 금속막(22)을 형성한다.
도 1e에 도시된 바와 같이, 비어 홀(h) 내부가 충분히 채워지도록 상기 결과물 상에 W 재질의 제 2 도전성막을 형성하고, 장벽 금속막(22)의 표면이 노출될 때까지 이를 CMP(또는 에치백) 처리하여 상기 비어 홀(h) 내에 W 재질의 도전성 플러그(24)를 형성한다.
도 1f에 도시된 바와 같이, 도전성 플러그(24)를 포함한 장벽 금속막(22) 상에 Al 합금 재질의 제 3 도전성막(26)을 형성하고, 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 층간 절연막(18)의 표면이 소정 부분 노출되도록 제 3 도전성막(26)과 장벽금속막(22) 및 유전막(20)을 순차 식각하여 상부전극(Ⅱ)으로 사용되어질 소정 사이즈의 도전성막을 패터닝해 주므로써, 본 공정 진행을 완료한다.
그 결과, 유전막(20)을 사이에 두고, 그 상단에는 '도전성 플러그(24)/도전성막(26)' 적층 구조의 상부전극(Ⅱ)이 형성되고, 그 하단에는 '도전성막(14)/캡핑 금속막(16)' 적층 구조의 하부전극(Ⅰ)이 형성되어 있는 MIM 구조의 커패시터가 완성된다. 이때, 상기 캡핑 금속막(16)으로는 기 언급된 바와 같이 TiN 재질의 막질이 사용되며, 유전막(20)과 하부전극(Ⅰ) 간의 접촉면 가장자리부는 각진 구조를 갖는다.
그러나, 상기 공정을 적용하여 MDL의 로직 회로나 아날로그 회로의 커패시터를 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생하게 된다.
비어 홀(h)을 형성하기 위한 식각 공정 진행시, 하부전극(Ⅰ)을 이루는 캡핑 금속막(16)까지 수직 식각(vertical etch)되므로, 상기 식각 공정이 완료되면 비어 홀(h)의 바텀면(bottom surface)과 측면(side surface)이 그 하단부에서 수직으로 만나게 된다.
따라서, 이 상태에서 유전막(20)을 증착하게 되면 바텀면과 측면이 만나는 경계면 즉, 비어 홀(h)의 하단 가장자리부를 따라서는 다른 부분에 비해 유전막(20)이 얇게 형성되는 스텝 커버리지(step coverage) 불량이 발생하게 된다. 도 1f의 ⓐ에는 비어 홀(h) 내의 바텀면 가장자리부(edgy part)를 따라 상기에 언급된 불량이 발생된 경우를 확대 도시한 요부상세도가 제시되어 있다.
이와 같이 유전막(20)의 스텝 커버리지 불량이 야기될 경우, 소자 구동시 누설전류가 발생하게 될 뿐 아니라 그 정도가 심할 경우에는 후속 공정 진행시 상부전극과 하부전극 간의 쇼트(short)가 유발되어져 커패시터가 파손(fail)되는 결과가 초래되므로, 반도체 제품의 수율 저하가 뒤따르게 된다.
뿐만 아니라 비어 홀(h)의 하단부가 수직 식각된 상태하에서 유전막(20)의 증착이 이루어지게 되면 소자 구동시 이 부분(도 1f의 ⓐ로 표시된 부분)에 고전계(high electric field)가 집중적으로 걸리는 '전계 집중 현상'이 야기되어져 신뢰성 불량까지도 유발될 수 있으므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은 MIM 커패시터 제조시, 하부전극을 이루는 캡핑 금속막을 산화막 대비 식각 선택비가 큰 'Ti/TiN' 적층 구조나 'Ti/TiW' 적층 구조로 가져가 주어 비어 홀을 형성하기 위한 식각 공정 진행시 그 하단 가장자리부를 테이퍼진 라운드 구조로 만들어 주므로써, 균일한 두께의 유전막 확보가 가능하도록 하여 유전막의 스텝 커버리지 불량으로 인해 야기되던 수율 저하를 막고, 유전막의 특정 부분에 전계가 집중적으로 걸림으로 인해 야기되던 신뢰성 저하를 막을 수 있도록 한 반도체 집적회로의 커패시터 제조방법을 제공함에 있다.
도 1a 내지 도 1f는 종래 기술로서, MDL의 로직 회로나 아날로그 회로의 MIM 커패시터 제조방법을 도시한 공정수순도,
도 2a 내지 도 2f는 본 발명으로서, MDL의 로직 회로나 아날로그 회로의 MIM 커패시터 제조방법을 도시한 공정수순도,
도 3은 도 2c의 ⓑ 부분을 확대 도시한 요부상세도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 제 1 층간 절연막이 구비된 반도체 기판 상에 도전성막을 형성하는 단계와; 상기 도전성막 상에 산화막 대비 식각 선택비가 큰 재질의 캡핑 금속막을 형성하는 단계와; 상기 제 1 층간 절연막의 표면이 소정 부분 노출되도록 상기 캡핑 금속막과 상기 도전성막을 선택식각하여 '도전성막/캡핑 금속막' 적층 구조의 하부전극을 형성하는 단계와; 상기 하부전극을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와; 상기 하부전극의 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막과 상기 캡핑 금속막을 선택식각하여 비어 홀을 형성하되, 상기 홀 내측의 하부 가장자리부를 따라서는 테이퍼진 형상의 상기 캡핑 금속막이 잔존되도록 하는 단계; 및 상기 비어 홀 내부를 포함한 상기 제 2 층간 절연막 상의 소정 부분에 걸쳐 유전막을 개제하여 상부전극을 형성하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.
이때, 상기 캡핑 금속막은 콜리메이터가 구비된 스퍼터 장치를 이용하여 'Ti/TiN' 적층 구조나 'Ti/TiW' 적층 구조로 형성되며, 상기 Ti의 경우는 50 ~ 500Å의 두께로 형성하는 것이 적합하고, TiN이나 TiW는 100 ~ 1500Å의 두께로 형성하는 것이 적합하다.
그리고, 비어 홀을 형성하기 위한 식각 공정은 건식식각 공정, 습식과 건식이 조합된 복합 식각 공정 중 선택된 어느 한 방법으로 실시되며, 건식식각시에는 CHF3:CF4=1:X(X=0.5 ~ 2.0)의 비율로 조합된 식각가스가 사용된다. 이 경우, 상기 비어 홀은 그 바텀면 가장자리부를 따라 잔존된 캡핑 금속막의 수평거리 X가 100 ~ 800Å의 사이즈를 유지하도록 형성하는 것이 바람직하다.
상기 공정을 적용하여 MIM 커패시터를 제조할 경우, 비어 홀을 형성하기 위한 식각 공정 진행시, 제 2 층간 절연막과 캡핑 금속막 간의 식각 선택비 차이로 인해 캡핑 금속막이 수직 식각되지 않고 테이퍼 식각(taper etch)되게 되므로, 비어 홀 형성이 완료되면 그 하단 가장자리부가 각진 형상이 아닌 테이퍼진 라운드 형상을 가지게 된다. 따라서, 이 상태에서 후속 공정(예컨대, 유전막 증착 공정)을 진행하게 되면 비어 홀 내의 전 표면을 따라 고른 두께의 유전막을 형성할 수 있게 되므로, 유전막의 스텝 커버리지를 향상시킬 수 있게 될 뿐 아니라 유전막의 특정 부분에 고전계가 집중적으로 걸리는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에서 제안된 MDL의 로직 회로나 아날로그 회로의 MIM 커패시터 제조방법을 도시한 공정수순도를 나타낸다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 2a에 도시된 바와 같이, 트랜지스터와 임의의 배선 라인 등과 같은 하부 구조(미 도시)가 형성되어 있는 반도체 기판(100) 상에 CVD 공정이나 열증착 공정(diffusion process) 혹은 이들이 조합된 막질 증착 공정을 이용하여 산화막 재질의 제 1 층간 절연막(102)을 형성한다. CVD 공정을 통해 형성 가능한 제 1 층간 절연막으로는 BPSG, PSG, PEOX, USG, PE-TEOS, O3-TEOS, SOG의 단층 구조나 이들이 조합된 복합막 구조를 들 수 있으며, 열증착 공정을 통해 형성 가능한 제 1 층간 절연막으로는 HTO막을 들 수 있다.
도 2b에 도시된 바와 같이, 제 1 층간 절연막(102) 상에 Al이나 W 또는 Cu 합금 재질의 제 1 도전성막(104)을 형성하고, 콜리메이터(collimator)가 구비된 스퍼터 장치를 이용하여 제 1 도전성막(104) 상에 산화막 대비 식각 선택비가 큰 특성을 갖는 'Ti(106a)/TiN(106b)' 적층 구조의 캡핑 금속막(106)을 형성한다. 이때, 상기 캡핑 금속막(106)을 이루는 TiN(106b)는 TiW로 대체가능하며, Ti(106a)는 50 ~ 500Å의 두께로 형성하는 것이 바람직하고, TiN(106b)이나 TiW는 100 ~ 1500Å의 두께로 형성하는 것이 바람직하다. 이어, 커패시터 형성부를 한정하는 감광막패턴(미 도시)을 마스크로 이용하여 캡핑 금속막(106)과 제 1 도전성막(104)을 선택식각하여 '제 1 도전성막(104)/캡핑 금속막(106)' 적층 구조의 하부전극(Ⅰ)을 형성한다.
도 2c에 도시된 바와 같이, 하부전극(Ⅰ)이 형성되어 있는 제 1 층간 절연막(102) 상에 CVD 공정이나 일반 막질 증착 공정을 이용하여 산화막 재질의 제 2 층간 절연막(108)을 형성하고, 이를 CMP 혹은 에치백처리하여 상기 절연막(108)을 평탄화한다. 이어, 하부전극(Ⅰ)을 이루는 제 1 도전성막(104)의 표면이 소정 부분 노출되도록 제 2 층간 절연막(108)과 캡핑 금속막(106)을 건식식각하여 상기 절연막(108) 내에 비어 홀(h)을 형성한다. 이 과정에서 제 1 도전성막(104)도 일부 함께 식각되므로, 비어 홀(h) 형성이 완료되면 도시된 바와 같이 비어 홀(h) 바텀면의 제 1 도전성막(104)이 일부 리세스된 구조를 가지게 된다. 이때, 상기 비어 홀(h)을 형성하기 위한 건식식각 공정은 CHF3:CF4= 1:X(X=0.5 ~ 2.0)의 비율로 조합된 식각가스를 이용하여 진행되는데, 상기 비어 홀(h)은 건식식각 공정 대신에 습식과 건식이 조합된 복합 식각 공정을 이용하여 형성해 주어도 무방하다.
이러한 공정 조건하에서 비어 홀(h)을 형성할 경우, 도 2c에서 알 수 있듯이 제 2 층간 절연막(108)은 수직 식각되는 반면 캡핑 금속막(106)은 막질 자체의 특성으로 인해 테이퍼 식각이 이루어지게 되므로, 식각 공정이 완료되면 비어 홀(h)의 바텀면 가장자리부를 따라 테이퍼진 형상의 캡핑 금속막(106)이 남아있게 된다.
도 3에는 비어 홀(h)의 바텀면 가장자리부를 따라 남겨진 캡핑 금속막(106)의 테이퍼진 부분(도 2c에서 참조부호 ⓑ로 표시된 부분)을 확대 도시한 요부상세도가 제시되어 있다.
도 3에서, 참조부호 X는 캡핑 금속막(106)중 비어 홀(h)의 측면으로부터 테이퍼진 부분까지의 수평거리를 나타내고, 참조부호 Y는 캡핑 금속막(106)의 총 두께인 수직거리를 나타낸다. 이때, 상기 캡핑 금속막(106)의 수직거리(Y)에 대응되는 각 θ는 캡핑 금속막(106)을 이루는 Ti(106a)와 TiN(106b)의 두께 조절을 통하여 20 ~ 80。의 각도를 유지하도록 형성하는 것이 바람직하고, 수평거리 X는 100 ~ 800Å의 사이즈를 가지도록 형성하는 것이 바람직하다.
그리고 본 실시예에서는 일 예로서, 비어 홀(h) 형성시 제 1 도전성막(104)의 표면이 드러나는 시점을 식각 종료점(end point)으로하여 식각 공정을 진행한 경우에 한하여 언급 및 도시되어 있으나, 상기 공정은 식각 선택비가 큰 캡핑 금속막(106)의 중간 지점 즉, TiN(106b)의 중간 지점을 식각 종료점으로하여 식각 공정을 진행해 주는 방식으로 공정을 진행할 수도 있다. 단, 후자와 같이 캡핑 금속막(106)의 중간 지점을 식각종료점으로 설정한 경우에는 비어 홀(h)의 바텀면에 제 1 도전성막(104)이 드러나지 않으므로 테이퍼진 부분의 캡핑 금속막 두께(Y)가 전자의 경우보다 조금 줄어든다고 보면 된다.
도 2d에 도시된 바와 같이, 상기 비어 홀(h) 내부를 포함한 제 2 층간 절연막(108) 상에 소정 두께의 유전막(110)을 형성하고, 콜리메이터가 구비된 스퍼터 장치를 이용하여 상기 유전막(110) 상에 'Ti/TiN' 적층 구조의 장벽 금속막(112)을 형성한다. 이때, 상기 유전막(110)은 산화막(예컨대, PEOX(Plasma EnhancedOxide), P-SiH4,HDP(High Density Plasma), Al2O3)이나 질화막(예컨대, PESiN(Plasma Enhanced nitride))의 단층 구조 혹은 이들이 조합된 적층(예컨대, '산화막/질화막', '질화막/산화막', '산화막/질화막/산화막', '질화막/산화막/질화막') 구조로 형성된다.
도 2e에 도시된 바와 같이, CVD 공정을 이용하여 비어 홀(h) 내부가 충분히 채워지도록 그 전면에 W 재질의 제 2 도전성막을 형성하고, 장벽 금속막(112)의 표면이 노출될 때까지 이를 CMP(또는 에치백) 처리하여 비어 홀(h) 내에 W 재질의 도전성 플러그(114)를 형성한다.
도 2f에 도시된 바와 같이, 도전성 플러그(114)를 포함한 장벽 금속막(112) 상에 Al 합금이나 W 혹은 Cu 합금 재질의 제 3 도전성막(116)을 형성하고, 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 층간 절연막(108)의 표면이 소정 부분 노출되도록 제 3 도전성막(116)과 장벽금속막(112) 및 유전막(110)을 순차 식각하여 상부전극(Ⅱ)으로 사용되어질 소정 사이즈의 도전성막(116)을 패터닝해 주므로써, 본 공정 진행을 완료한다.
그 결과, 유전막(110)을 사이에 두고, 그 상단에는 '도전성 플러그(114)/도전성막(116)' 적층 구조의 상부전극(Ⅱ)이 형성되고, 그 하단에는 '도전성막(104)/캡핑 금속막(106)' 적층 구조의 하부전극(Ⅰ)이 형성되어 있는 MIM 구조의 커패시터가 완성된다. 이때, 상기 캡핑 금속막(106)으로는 기 언급된 바와 같이 'Ti/TiN(또는 TiW)' 적층 구조의 막질이 이용되며, 유전막(110)과 하부전극(Ⅰ) 간의 접촉면 가장자리부는 테이퍼진 라운드 구조를 갖는다.
이와 같이 MIM 커패시터를 제조할 경우, 비어 홀(h)을 형성하기 위한 식각 공정 진행시 제 2 층간 절연막(108)을 이루는 산화막과 캡핑 금속막(106)을 이루는 막질 간의 식각 선택비 차이로 인해 상기 절연막(108)을 이루는 산화막은 수직 식각이 이루어지는 반면 캡핑 금속막(106)은 테이퍼 식각이 이루어지게 되므로, 비어 홀(h) 형성이 완료되면 바텀면과 측면이 만나는 경계면 즉, 그 하단 가장자리부가 각진 형상이 아닌 테이퍼진 라운드 형상을 가지게 된다.
따라서, 이 상태에서 후속 공정(예컨대, 유전막 증착 공정)을 진행하게 되면 유전막(110)이 어느 특정 부분(예컨대, 비어 홀(h) 하단의 가장자리부)에서 다른 부분에 비해 얇게 형성되는 스텝 커버리지 불량이 발생하지 않게 된다. 즉, 비어 홀(h) 내의 전 표면을 따라 고른 두께의 유전막(110)을 형성할 수 있게 되는 것이다. 도 2f의 ⓐ에는 비어 홀(h) 내의 하단 가장자리부를 따라 유전막(110)이 고른 두께로 형성되어 있는 상태를 확대 도시한 요부상세도가 제시되어 있다.
이로 인해, 유전막(110)의 스텝 커버리지 불량으로 인해 야기되던 누설 전류 발생을 막을 수 있게 될 뿐 아니라 상·하부전극(Ⅰ),(Ⅱ) 간의 쇼트 유발로 인해 야기되던 커패시터 파손을 방지할 수 있게 되므로, 제품의 수율 향상을 이룰 수 있게 된다.
또한, 유전막(110)의 두께가 균일하여 소자 구동시 유전막의 전 영역에 걸쳐 균일한 전계가 걸리므로, 전계 집중으로 인해 야기되던 불량 발생을 막을 수 있게 되어 제품 경쟁력을 갖는 고신뢰성의 커패시터를 구현할 수 있게 된다.
한편 본 발명의 일 변형예로서, 도 2e 및 도 2f에 제시된 상부전극(Ⅱ) 형성 공정은 W-플러그를 형성하기 위한 별도의 막질 증착 공정과 CMP 공정(혹은 에치백 공정) 적용없이 Al-리플로우 공정을 적용하여 비어 홀(h) 내부가 충분히 채워지도록 장벽 금속막(112) 상에 도전성막을 형성한 후 이의 패터닝 작업을 통해 상부전극(Ⅱ)을 형성해 주는 방식으로 공정을 진행할 수도 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, MIM 커패시터 제조시 하부전극을 이루는 캡핑 금속막을 종래의 TiN 단층 구조 대신에 산화막 대비 식각선택비가 큰 특성을 갖는 'Ti/TiN' 적층 구조나 'Ti/TiW' 적층 구조로 바꾸어 주므로써, 비어 홀을 형성하기 위한 식각 공정 진행시 그 하단 가장자리부를 테이퍼진 라운드 구조로 가져갈 수 있게 되어 비어 홀 내의 전 표면을 따라 유전막의 두께를 균일하게 형성할 수 있게 되므로, 1) 유전막의 스텝 커버리지 불량으로 인해 야기되던 누설 전류 발생 및 상·하부전극 간의 쇼트 유발을 막을 수 있게 되어 수율 향상을 이룰 수 있게 되고, 2) 유전막의 특정 부분에 전계가 집중적으로 걸리는 것을 막을 수 있게 되어 고신뢰성의 커패시터를 구현할 수 있게 된다.

Claims (21)

  1. 제 1 층간 절연막이 구비된 반도체 기판 상에 도전성막을 형성하는 단계와;
    상기 도전성막 상에 산화막 대비 식각 선택비가 큰 재질의 캡핑 금속막을 형성하는 단계와;
    상기 제 1 층간 절연막의 표면이 소정 부분 노출되도록 상기 캡핑 금속막과 상기 도전성막을 선택식각하여 '도전성막/캡핑 금속막' 적층 구조의 하부전극을 형성하는 단계와;
    상기 하부전극을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와;
    상기 하부전극의 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막과 상기 캡핑 금속막을 선택식각하여 비어 홀을 형성하되, 상기 홀 내측의 하부 가장자리부를 따라서는 테이퍼진 형상의 상기 캡핑 금속막이 잔존되도록 하는 단계; 및
    상기 비어 홀 내부를 포함한 상기 제 2 층간 절연막 상의 소정 부분에 걸쳐 유전막을 개제하여 상부전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  2. 제 1항에 있어서, 상기 캡핑 금속막은 'Ti/TiN' 적층 구조나 'Ti/TiW' 적층 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  3. 제 2항에 있어서, 상기 Ti는 50 ~ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  4. 제 2항에 있어서, 상기 TiN이나 상기 TiW는 100 ~ 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  5. 제 1항에 있어서, 상기 캡핑 금속막은 콜리메이터가 구비된 스퍼터 장치를 이용하여 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  6. 제 1항에 있어서, 상기 비어 홀 형성시 상기 도전성막의 표면 노출부를 식각 종료점으로하여 식각 공정을 진행하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  7. 제 1항에 있어서, 상기 비어 홀 형성시 상기 캡핑 금속막의 중간 지점을 식각 종료점으로하여 식각 공정을 진행하는 것을 특징으로 하는 반도체 집적회로의커패시터 제조방법.
  8. 제 1항에 있어서, 상기 비어 홀을 형성하기 위한 식각 공정은 건식식각 공정, 습식과 건식이 조합된 복합 식각 공정 중 선택된 어느 한 방법으로 실시하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  9. 제 8항에 있어서, 상기 건식식각 공정은 CHF3:CF4= 1:X(X=0.5 ~ 2.0)의 비율로 조합된 식각가스를 이용하여 실시하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  10. 제 1항에 있어서, 상기 비어 홀은 그 바텀면 가장자리부를 따라 잔존된 상기 캡핑 금속막의 수평거리(X)가 100 ~ 800Å의 사이즈를 유지하도록 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  11. 제 1항에 있어서, 상기 비어 홀 내부를 포함한 상기 제 2 층간 절연막 상의소정 부분에 유전막을 개제하여 상부전극을 형성하는 단계는,
    상기 비어 홀 내부를 포함한 상기 제 2 층간 절연막 상에 유전막을 형성하는 단계와;
    상기 비어 홀 내부에 도전성 플러그를 형성하는 단계와;
    상기 도전성 플러그를 포함한 상기 유전막 상에 도전성막을 형성하는 단계와;
    상기 제 2 층간 절연막의 표면이 소정 부분 노출되도록 상기 도전성막과 상기 유전막을 선택식각하여, '도전성 플러그/도전성막' 적층 구조의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  12. 제 11항에 있어서, 상기 비어 홀 내부에 도전성 플러그를 형성하는 단계는,
    상기 비어 홀 내부가 충분히 채워지도록 상기 유전막 상에 도전성막을 형성하는 단계와;
    상기 유전막의 표면이 노출될 때까지 상기 도전성막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  13. 제 12항에 있어서, 상기 도전성막은 W으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  14. 제 12항에 있어서, 상기 도전성막은 CMP 공정이나 에치백 공정으로 평탄화하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  15. 제 1항에 있어서, 상기 비어 홀 내부를 포함한 상기 제 2 층간 절연막 상의 소정 부분에 유전막을 개제하여 상부전극을 형성하는 단계는,
    상기 비어 홀 내부를 포함한 상기 제 2 층간 절연막 상에 소정 두께의 유전막을 형성하는 단계와;
    상기 비어 홀 내부가 충분히 채워지도록 상기 유전막 상에 도전성막을 형성하는 단계와;
    상기 도전성막을 소정 온도에서 리플로우하는 단계와;
    상기 제 2 층간 절연막의 표면이 소정 부분 노출되도록 상기 도전성막과 상기 유전막을 선택식각하여 도전성막 재질의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  16. 제 12항 또는 제 15항에 있어서, 상기 도전성막을 형성하기 전에 상기 비어홀 내부를 포함한 상기 유전막 상에 장벽금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  17. 제 16항에 있어서, 상기 장벽금속막은 'Ti/TiN' 적층 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  18. 제 1항에 있어서, 상기 유전막은 산화막, 질화막의 단층 구조나 이들이 조합된 적층 구조 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  19. 제 18항에 있어서, 상기 산화막은 PEOX, P-SiH4,HDP, Al2O3중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  20. 제 18항에 있어서, 상기 질화막은 PESiN으로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  21. 제 18항에 있어서, 상기 적층 구조는 '산화막/질화막', '질화막/산화막', '산화막/질화막/산화막', '질화막/산화막/질화막' 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
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