KR100694996B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 다결정 실리콘 플러그을 형성하지 않고 바로 캐패시터 하부 전극 형성 공간을 마련하여 공정 단순화하는 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 반도체 기판상에 제 1 절연층과 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계; 상기 반도체 기판이 노출되도록 상기 제 1 절연층과 상기 제 2 절연층을 식각하여 콘택 홀을 형성하는 단계; 상기 콘택 홀을 포함한 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계; 상기 콘택 홀과 대응되는 상기 제 3 절연층을 식각하는 단계; 상기 제 3 절연층의 하면의 상기 제 2 절연층을 마스크로하여 콘택 홀내의 상기 제 3 절연층을 식각하여 하부 전극이 형성되는 홀을 형성하는 단계; 상기 홀에 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전층과 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어진다.
캐패시터 하부 전극, 플러그
Description
도 1a내지 도 1e는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드
23 : 제 1 절연층 24 : 비트라인
25 : 제 1 질화층 26 : 제 2 절연층
27 : 제 2 질화층 28 : 콘택 홀
29 : 제 4 절연층 30 : 홀
31 : 다결정 실리콘층 32 : 제 5 절연층
본 발명은 반도체 소자의 캐패시터에 관한 것으로, 특히 다결정 실리콘 플러 그을 형성하지 않고 바로 캐패시터 하부 전극 형성 공간을 마련하여 공정 단순화하는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서 셀 사이즈가 줄어들고 캐패시터의 면적이 축소되면서 최소의 면적에서 필요한 정전용량을 확보하기 위하여 캐패시터 하부 전극의 높이를 높이는 방법을 사용하였다.
그러나 캐패시터 하부 전극의 높이를 높게 형성하는 공정의 어려움, 즉 두꺼운 절연층을 식각하여 캐패시터 하부 전극의 형성 공간을 마련하기가 쉽지 않아 중간에 전도성 물질로 이루어진 플러그를 사용하는 방법을 사용하였지만 공정이 복잡하여 지고 제조 기간이 길어져 원가가 상승하는 문제점이 있었다
이와 같은 문제점을 해결하기 위해 제시되고 있는 것이 전도성 물질의 플러그를 사용하지 않고 절연층을 두 번에 걸쳐 식각하는 방법이다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다
도 1a와 같이, 게이트 전극(도면에 도시되지 않음), 불순물 영역(도면에 도시되지 않음), 그리고 패드(2)가 형성된 반도체 기판(1)상에 제 1 절연층(3)을 형성하고 제 1 절연층(3)상에 비트라인(4)을 형성하고 제 1 절연층(3)와 비트라인(4)상에 산화 방지용 제 1 질화층(5)을 형성한 후 제 1 질화층(5)상에 제 2 절연층(6)을 형성한다.
도 1b와 같이, 제 2 절연층(6)상에 산화 방지용 제 2 질화층(7)을 형성하고 제 2 질화층(7)상에 제 3 절연층(8)을 적층한다.
감광층(도면에 도시되지 않음)을 도포하고 패드(2)와 대응되는 영역의 감광층을 노광 및 현상하여 감광층 패턴을 형성한다.
그리고 감광층 패턴을 마스크로 하여 제 1 절연층(3), 제 1 질화층(5), 제 2 절연층(6), 제 2 질화층(7), 그리고 제 3 절연층(8)을 순차 식각하여 콘택 홀(9)을 형성하고 감광층 패턴을 제거한다.
도 1c와 같이, 콘택 홀(9)을 포함한 제 3 절연층(8)상에 다결정 실리콘층을 형성하고 전면 식각을 실시하여 다결정 실리콘 플러그(10)를 형성한다.
도 1d와 같이, 다결정 실리콘층(10)과 제 3 절연층(8)상에 제 4 절연층(11)을 형성하고 제 4 절연층(11)상에 감광층(도면에 도시되지 않음)을 도포하고 다결정 실리콘층(10)과 대응되는 감광층을 노광 및 현상하여 감광층 패턴을 형성한다.
그리고 감광층 패턴을 마스트로 하여 제 2 절연층의 일부, 제 2 질화층(7), 제 3 절연층(8), 그리고 제 4 절연층(11)을 식각하여 캐패시터 하부전극이 형성되는 홀(12)을 형성하고 감광층 패턴을 제거한다.
도 1e와 같이, 캐패시터 하부 전극이 형성되는 홀(12)와 제 4 절연층(11)상에 다결정 실리콘층(13)을 형성하고, 캐패시터 하부 전극이 형성되는 홀(12)와 대응되는 다결정 실리콘층(13)상에 산화층(도면에 도시되지 않음)을 형성하고 산화층을 마스크로 하여 다결정 실리콘층(13)을 식각하여 캐패시터의 하부 전극을 형성한다.
이어서, 산화층 및 제 2 절연층(11)을 제거한다. 그 후 캐패시터의 하부전극으로 사용되는 다결정 실리콘층(13)상에 유전층(도면에 도시되지 않음)과 유전층상에 상부전극(도면에 도시되지 않음)을 적층하여 캐패시터를 완성한다.
이와 같은 종래 기술의 반도체 소자의 캐패시터의 제조 방법은 다음과 같은 문제가 있다.
캐패시터 하부 전극의 높이를 높게 형성하는 공정의 어려움때문에 다결정 실리콘 플러그를 채용하였지만 공정이 복잡하여 지고 제조 기간이 길어져 원가가 상승한다.
또한 다결정 실리콘 플러그를 형성하고 다시 캐패시터 하부 전극이 형성되는 공간을 마련하기 위해 절연층을 식각할 때 다결정 실리콘 플러그가 침식당하여 캐패시터의 하부 전극과 다결정 실리콘 플러그사이의 전기적 연결에 불량이 발생할 수 도 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 제조 방법의 문제을 해결하기 위한 것으로 캐패시터 하부 전극을 형성할 때 전도성 물질의 플러그를 사용하지 않고 절연층을 두 번에 걸쳐 식각하고 바로 다결정 실리콘층을 형성하여 캐패시터의 하부 전극과 다결정 실리콘 플러그사 이의 전기적 연결의 불량에 대한 위험없이 공정을 단순화하고 제조 기간을 단축시켜 원가를 절감하는 반도체 소자의 캐패시터의 제조 방법을 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 게이트 전극, 불순물 영역, 그리고 패드가 형성된 반도체 기판상에 제 1 절연층과, 상기 제 1 절연층상에 비트라인과, 상기 제 1 절연층과 상기 비트라인상에 제 1 질화층과, 상기 제 1 질화층상에 제 2 절연층을 형성하는 단계; 상기 제 2 절연층상에 제 2 질화층을 형성하고 상기 패드와 대응되는 영역의 상기 제 1 절연층, 상기 제 1 질화층, 상기 제 2 절연층 그리고 상기 제 2 질화층을 순차 식각하여 콘택 홀을 형성하는 단계; 상기 콘택 홀을 포함한 상기 제 3 절연층상에 제 4 절연층을 형성하고, 상기 패드와 대응되는 상기 제 4 절연층을 상기 제 2 질화층이 노출될 때까지 식각하는 단계; 상기 제 2 질화층을 마스크로 하여 상기 콘택 홀내의 상기 제 4 절연층을 식각하여 캐패시터 하부전극이 형성되는 홀을 형성하는 단계; 상기 홀내에 다결정 실리콘층으로 캐패시터 하부 전극을 형성하고 상기 제 4 절연층을 제거하는 단계; 상기 캐패시터의 하부 전극상에 유전층과 상기 유전층상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 또 다른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 제 1 절연층과 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계; 상기 반도체 기판이 노출되도록 상기 제 1 절연층과 상기 제 2 절연층을 식각하여 콘택 홀을 형성하는 단계; 상기 콘택 홀을 포함한 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계; 상기 콘택 홀과 대응되는 상기 제 3 절연층을 식각하는 단계; 상기 제 3 절연층의 하면의 상기 제 2 절연층을 마스크로하여 콘택 홀내의 상기 제 3 절연층을 식각하여 하부 전극이 형성되는 홀을 형성하 는 단계; 상기 홀에 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전층과 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터의 제조 방법을 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다
도 2a와 같이, 게이트 전극(도면에 도시되지 않음), 불순물 영역(도면에 도시되지 않음), 그리고 패드(22)가 형성된 반도체 기판(21)상에 제 1 절연층(23)을 형성하고 제 1 절연층(23)상에 비트라인(24)을 형성하고 제 1 절연층(23)와 비트라인(24)상에 산화 방지용 제 1 질화층(25)을 형성한 후 제 1 질화층(25)상에 제 2 절연층(26)을 형성한다.
여기서 패드(22)은 도전성 물질, 예를 들면 불순물이 도핑된 다결정 실리콘을 사용하여 형성하고, 제 1 절연층(25)은 산화층으로 형성한다.
도 2b와 같이, 제 2 절연층(26)상에 산화 방지용 제 2 질화층(27)을 형성하고 감광층(도면에 도시되지 않음)을 도포하고 패드(22)와 대응되는 영역의 감광층을 노광 및 현상하여 감광층 패턴을 형성한다.
그리고 감광층 패턴을 마스크로 하여 제 1 절연층(23), 제 1 질화층(25), 제 2 절연층(26) 그리고 제 2 질화층(27)을 순차 식각하여 콘택 홀(28)을 형성하고 감광층 패턴을 제거한다.
도 2c와 같이, 콘택 홀(28)을 포함한 제 2 질화층(27)상에 제 3 절연층(29)형성하고, 제 3 절연층(29) 상에 감광층(도면에 도시되지 않음)을 도포하고 패드(3)와 대응되는 감광층을 노광 및 현상하여 감광층 패턴을 형성한다.
그리고 도 2d와 같이 감광층 패턴을 마스크로 하여 제 3 절연층(29)을 제 2 질화층(27)이 노출될 때까지 식각하고 다시 감광층과 제 2 질화층(27)을 마스크로 하여 제 3 절연층(29)을 더욱 식각하여 캐패시터 하부전극이 형성되는 홀(30)을 형성하고 감광층 패턴을 제거한다.
그 후 캐패시터 하부 전극이 형성되는 홀(30)과 제 3 절연층(29)상에 다결정 실리콘층(31)을 형성하고 캐패시터 하부 전극이 형성되는 홀(30)과 대응되는 다결정 실리콘층(31)상에 제 4 절연층(32)을 형성한다.
여기서 제 1 절연층(23), 제 2 절연층(26), 제 3 절연층(29), 제 4 절연층(32)은 산화층을 사용하며 특히 제 4 절연층(32)은 SOG(spin on glass)을 사용하기도 한다.
도 2e와 같이, 제 4 절연층(32)을 마스크로 하여 다결정 실리콘층(31)을 식각하여 캐패시터의 하부 전극을 형성한다.
도 2f와 같이, 제 4 절연층(32)과 제 3 절연층(29)을 제거한다. 그리고 캐패시터의 하부전극으로 사용되는 다결정 실리콘층(31)상에 유전층(도면에 도시되지 않음)과 유전층상에 상부전극(도면에 도시되지 않음)을 적층하여 캐패시터를 완성한다.
이와 같은 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 다음과 같은 효과가 있다.
캐패시터 하부 전극을 형성할 때 전도성 물질의 플러그를 사용하지 않고 절연층을 두 번에 걸쳐 식각하고 바로 다결정 실리콘층을 형성하므로 공정이 단순하여지고 제조 기간이 단축되어 원가를 절감할 수 있다.
또한 다결정 실리콘 플러그를 형성하지 않기 때문에 캐패시터 하부 전극이 형성되는 공간을 마련하기 위해 절연층을 식각할 때 다결정 실리콘 플러그가 침식당하여 캐패시터의 하부 전극과 다결정 실리콘 플러그사이의 전기적 연결에 불량이 발생할 위험이 없다.
Claims (5)
- 반도체 기판상에 제 1 절연층과 상기 제 1 절연층상에 제1 질화층을 형성하는 단계;상기 반도체 기판이 노출되도록 상기 제 1 절연층과 상기 제 1 질화층을 식각하여 콘택 홀을 형성하는 단계;상기 콘택 홀을 포함한 상기 제 1 질화층상에 제 2 절연층을 형성하는 단계;상기 콘택 홀과 대응되는 상기 제 2 절연층을 식각하는 단계;상기 제 2 절연층의 하면의 상기 제 1 질화층을 마스크로 하여 콘택 홀 내의 상기 제 2 절연층을 식각하여 하부 전극이 형성되는 홀을 형성하는 단계;상기 홀에 하부 전극을 형성하는 단계;잔여하는 상기 제2 절연층을 제거하는 단계; 및상기 하부 전극상에 유전층과 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 절연층과 상기 제 2 절연층은 산화층으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 질화층과 상기 제 2 절연층은 식각선택비가 있는 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 콘택 홀은 상기 홀보다 작은 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 게이트 전극, 불순물 영역, 그리고 패드가 형성된 반도체 기판상에 제 1 절연층과, 상기 제 1 절연층상에 비트라인과, 상기 제 1 절연층과 상기 비트라인상에 제 1 질화층과, 상기 제 1 질화층상에 제 2 절연층을 형성하는 단계;상기 제 2 절연층상에 제 2 질화층을 형성하고 상기 패드와 대응되는 영역의 상기 제 1 절연층, 상기 제 1 질화층, 상기 제 2 절연층 그리고 상기 제 2 질화층을 순차 식각하여 콘택 홀을 형성하는 단계;상기 콘택 홀을 포함한 상기 제 2 질화층상에 제 3 절연층을 형성하고, 상기 패드와 대응되는 상기 제 3 절연층을 상기 제 2 질화층이 노출될 때까지 식각하는 단계;상기 제 2 질화층을 마스크로 하여 상기 콘택 홀내의 상기 제 3 절연층을 식각하여 캐패시터 하부전극이 형성되는 홀을 형성하는 단계;상기 홀내에 다결정 실리콘층으로 캐패시터 하부 전극을 형성하고 상기 제 3 절연층을 제거하는 단계;상기 캐패시터의 하부 전극상에 유전층과 상기 유전층상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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