KR100512163B1 - 커패시터의제조방법 - Google Patents
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Abstract
본 발명은 고주파에서 커패시터의 특성을 향상시키는 커패시터의 제조 방법에 관한 것으로, 소자 격리막과 오버랩 되도록 제 1 도전층 패턴이 형성된다. 제 1 도전층 패턴을 포함하여 제 1 절연층을 완전히 덮도록 제 2 절연층이 형성되고, 제 2 절연층 상에 물질층 패턴이 형성된다. 제 1 도전층 패턴의 양측에 형성되는 제 3 절연층은 상기 제 1 도전층 패턴 상의 제 2 절연층보다 상대적으로 더 두껍게 형성된다. 물질층 패턴이 제거되고 반도체 기판의 상부에서 보아 제 1 도전층 패턴과 오버랩 되면서 두껍게 형성된 제 3 절연층 상에 연장 되도록 제 2 도전층 패턴이 형성된다. 이와 같은 커패시터의 제조 방법에 의해서, 필드 산화막 상에 산화막을 더 형성하여 기생 커패시터를 줄이고, 추가되는 공정이나 마스크 없이 커패시터를 금속으로 형성하여 기생 저항을 줄임으로써 커패시터의 특성을 향상시킬 수 있다.
Description
본 발명은 커패시터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 커패시터의 특성을 향상시키는 커패시터의 제조 방법에 관한 것이다.
도 1은 종래의 커패시터의 구조를 보여주는 단면도이고, 도 2는 도 1에 따른 커패시터의 등가 회로를 보여주는 도면이다.
도 1을 참조하면, 반도체 기판(1) 상에 활성 영역과 비활성 영역이 정의되어 소자 격리막(2)이 형성되어 있다. 상기 소자 격리막(2)은 필드 산화막이며, LOCOS (LOCal Oxidation of Silicon) 공정으로 형성된다. 상기 반도체 기판(1)의 상부에서 보아 상기 소자 격리막(2)과 오버랩(overlap) 되도록 커패시터 하부 전극(4)이 형성되어 있다. 상기 소자 격리막(2)과 상기 커패시터 하부 전극(4)을 포함하여 반도체 기판(1) 상에 제 1 산화막(6)이 형성되어 있다. 상기 제 1 산화막(6)상에 반도체 기판(1)의 상부에서 보아 상기 커패시터 하부 전극(4)과 오버랩 되도록 커패시터 상부 전극(8)이 형성되어 있다. 상기 커패시터 하부 전극(4) 및 커패시터 상부 전극(8)은 폴리실리콘(polysilicon)으로 형성된다.
상기한 바와 같이, 도 1의 커패시터는 폴리실리콘으로 커패시터 상부 전극과 커패시터 하부 전극이 구성된다. 주파수가 Giga 대역으로 가면서 이 커패시터의 특성(Quality factor)이 저하된다. 그 이유는 도 2에 도시된 바와 같이 저주파에서는 직렬로 연결된 커패시터 저항(R)에 의해 Quality factor가 정해지는데 주파수가 올라감에 따라 병렬로 연결된 기생 커패시터(Cp)와 기생 저항(께) 때문에 특성이 나빠지기 때문이다. 상기 기생 커패시터(Cp)와 기생 저항(Rp)은 상기 소자 격리막(2)과 제 1 도전층 패턴(4) 사이에서 발생되며, 상기 저항(R)은 상기 제 1 도전층 패턴(4)과 제 2 도전층 패턴(8) 사이에서 발생된다. 특히, 기생 커패시터(Cp)는 주파수가 증가함에 따라 효과가 크게 나타나게 된다.
따라서, 커패시터의 특성을 향상시키기 위해서 기생 커패시턴스(Cp)를 낮추고, 커패시터 저항(R)을 줄여야 한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 기존의 공정에서 추가되는 공정이나 마스크 수를 줄이면서 커패시터의 특성을 향상시켜 단위 면적당 높은 커패시턴스를 얻을 수 있는 커패시터의 제조 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터의 제조 방법은, 반도체 기판 상에 소자 격리막을 형성하는 단계와; 상기 반도체 기판 상에 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 상에 반도체 기판의 상부에서 보아 상기 소자 격리막과 오버랩 되도록 제 1 도전층 패턴을 형성하는 단계와; 상기 제 1 도전층 패턴을 포함하여 상기 제 1 절연층을 완전히 덮도록 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층상에 물질층 패턴을 형성하는 단계와; 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와; 상기 제 1 도전층 패턴의 양측에 형성된 제 3 절연층은 상기 제 1 도전층 패턴 상의 제 2 절연층보다 상대적으로 더 두껍게 형성되고, 상기 물질층 패턴을 제거하는 단계와; 반도체 기판의 상부에서 보아 제 1 도전층 패턴과 오버랩 되면서 두껍게 형성된 상기 제 3 절연층 상에 연장 되도록 제 2 도전층 패턴을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 소자 격리막과 제 3 절연층의 형성 공정 LOCOS(LOCal Oxidation of Silicon) 공정으로 수행된다.
(작용)
도 3c를 참조하면, 본 발명의 실시예에 따른 신규한 커패시터의 제조 방법은, 소자 격리막과 오버랩 되도록 제 1 도전층 패턴이 형성된다. 제 1 도전층 패턴을 포함하여 제 1 절연층을 완전히 덮도록 제 2 절연층이 형성되고, 제 2 절연층상에 물질층 패턴이 형성된다. 제 1 도전층 패턴의 양측에 형성되는 제 3 절연층은 상기 제 1 도전층 패턴 상의 제 2 절연층보다 상대적으로 더 두껍게 형성된다. 물질층 패턴이 제거되고 반도체 기판의 상부에서 보아 제 1 도전층 패턴과 오버랩 되면서 두껍게 형성된 제 3 절연층 상에 연장 되도록 제 2 도전층 패턴이 형성된다. 이와 같은 커패시터의 제조 방법에 의해서, 필드 산화막 상에 산화막을 더 형성하여 기생 커패시터를 줄이고, 추가되는 공정이나 마스크 없이 커패시터를 금속으로 형성하여 기생 저항을 줄임으로써 커패시터의 특성을 향상시킬 수 있다.
(실시예)
이하, 도3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 커패시터의 제조 방법을 순차적으로 보여주는 단면도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 향상된 커패시터의 특성을 갖는 커패시터의 제조 방법은, 먼저 반도체 기판(100) 상에 소자 격리막(102)이 형성된다. 상기 소자 격리막(102)은 필드 산화막(field oxide)이다. 상기 소자 격리막(102)은 LOCOS 공정으로 형성된다. 상기 소자 격리막(102)을 포함하여 반도체 기판(100) 상에 제 1 산화막(104)이 형성된다. 상기 소자 격리막(102) 상에 제 1 산화막(104)을 형성함으로써 소자 격리막(102)과 제 1 도전층(106) 사이에서의 기생 커패시턴스(Cp)를 줄일 수 있다.
상기 제 1 산화막(104) 상에 반도체 기판(100)의 상부에서 보아 상기 소자 격리막(102)과 오버랩 되도록 커패시터 하부 전극(106)이 형성된다. 상기 커패시터 하부 전극(106)은 커패시터 저항(R)을 줄이기 위해 폴리실리콘 대신 금속(metal)이 사용된다. 상기 커패시터 하부 전극(106)을 포함해서 상기 제 1 산화막(104) 상에 제 2 산화막(108)이 형성된다. 상기 제 2 산화막(108) 상에 실리콘 질화막(110)이 형성된다.
도 3b에 있어서, 상기 실리콘 질화막(110) 상에 포토레지스트 패턴(112)이 형성된다. 상기 포토레지스트 패턴(112)이 마스크로 사용되어 상기 실리콘 질화막(104)이 식각된다.
도 3c를 참조하면, 상기 제 2 산화막(108)상에 제 3 산화막(108a)이 형성된다. 상기 제 3 산화막(108a)은 LOCOS 공정으로 형성된다. 상기 커패시터 하부 전극(106) 상의 제 2 산화막(108)의 두께는 그대로 유지되고, 상기 커패시터 하부 전극(106) 양측의 제 3 산화막(108a)은 더 두껍게 형성된다. 상기 실리콘 질화막(110)이 제거된다.
도 3d에 도시된 바와 같이, 반도체 기판(100)의 상부에서 보아 커패시터 하부 전극(106)과 오버랩 되면서 상기 두껍게 형성된 상기 제 3 산화막(108a) 상에 연장되도록 커패시터 상부 전극(116)이 형성된다. 이로써, 커패시터 하부 전극(106)과 커패시터 상부 전극(116)에 의해 커패시터(117)가 형성된다.
따라서, 기존 공정에 추가되는 공정이나 마스크 없이 향상된 특성을 갖는 커패시터(117)를 얻을 수 있다.
이 때 커패시터(117)가 형성되는 상기 커패시터 하부 전극(106)과 커패시터 상부 전극(116) 사이의 제 2 산화막(108)은 단위 면적당 큰 커패시턴스를 얻기 위해 종래와 같게 형성되고, 상기 커패시터 하부 전극(106)의 양쪽에 두껍게 형성된 제 3 산화막(108a)은 커패시터 하부 전극(106) 외의 금속과 상기 제 3 산화막(108a)상에 형성되는 커패시터 상부 전극(116)간의 커플링(coupling)을 방지하기 위한 것이다.
본 발명은 종래의 커패시터 제조 방법에서 주파수가 높아질수록 커패시터 저항이나 기생 커패시터가 커져 커패시터 특성이 저하되는 문제점을 해결한 것으로서, 필드 산화막 상에 산화막을 더 형성하여 기생 커패시터를 줄이고, 추가되는 공정이나 마스크 없이 커패시터를 금속으로 형성하여 기생 저항을 줄임으로써 커패시터의 특성을 향상시킬 수 있는 효과가 있다.
도 1은 종래의 커패시터의 구조를 보여주는 단면도;
도 2는 도 1의 등가 회로도;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
*도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 기판 2, 102 : 소자 격리막
4, 106 : 커패시터 하부 전극 6, 104 : 제 1 산화막
8, 116 : 커패시터 상부 전극 108 : 제 2 산화막
108a : 제 3 산화막 110 : 실리콘 질화막
117 : 커패시터
Claims (5)
- 반도체 기판(100) 상에 소자 격리막(102)을 형성하는 단계와;상기 반도체 기판(100) 상에 제 1 절연층(104)을 형성하는 단계와;상기 제 1 절연층(104) 상에 반도체 기판(100)의 상부에서 보아 상기 소자 격리막(102)과 오버랩 되도록 제 1 도전층 패턴(106)을 형성하는 단계와;상기 제 1 도전층 패턴(106)을 포함하여 상기 제 1 절연층(104)을 완전히 덮도록 제 2 절연층(108)을 형성하는 단계와;상기 제 2 절연층(108)상에 물질층 패턴(110)을 형성하는 단계와;상기 제 2 절연층(108) 상에 제 3 절연층(108a)을 형성하는 단계와;상기 제 1 도전층 패턴(106)의 양측에 형성된 제 3 절연층(108a)은 상기 제 1 도전층 패턴(106) 상의 제 2 절연층(108)보다 상대적으로 더 두껍게 형성되고,상기 물질층 패턴(110)을 제거하는 단계와;반도체 기판(100)의 상부에서 보아 제 1 도전층 패턴(106)과 오버랩 되면서 두껍게 형성된 상기 제 3 절연층(108a) 상에 연장 되도록 제 2 도전층 패턴(116)을 형성하는 단계를 포함하는 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연층(104)과 제 2 절연층(108) 그리고, 제 3 절연층(108a)은 산화막인 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 물질층(110)은 실리콘 질화막(SiN)인 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전층 패턴(106) 및 제 2 도전층 패턴(116)은 금속으로 형성되는 커패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연층(108a)의 형성 공정은 LOCOS(LOCal Oxidation of Silicon) 공정으로 수행되는 커패시터의 제조 방법.
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