KR102152256B1 - 직류-직류 변환기 및 그 형성 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 3
- 229910052751 metal Inorganic materials 0.000 claims abstract description 128
- 239000002184 metal Substances 0.000 claims abstract description 128
- 239000003990 capacitor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 118
- 238000000034 method Methods 0.000 claims description 35
- 239000011229 interlayer Substances 0.000 claims description 33
- 230000004888 barrier function Effects 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000001465 metallisation Methods 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910001928 zirconium oxide Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910000510 noble metal Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052712 strontium Inorganic materials 0.000 description 3
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- LLZRNZOLAXHGLL-UHFFFAOYSA-J titanic acid Chemical compound O[Ti](O)(O)O LLZRNZOLAXHGLL-UHFFFAOYSA-J 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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Abstract
본 기술은 소자분리층에 의해 스위칭소자영역이 정의된 기판, 상기 스위칭소자영역 상에 형성된 트랜지스터; 상기 소자분리층 상에 형성된 랜딩플레이트; 상기 랜딩플레이트 상에 형성되고 바텀플레이트, 유전막 및 탑플레이트를 포함하는 캐패시터; 상기 트랜지스터 상부에 위치하여 상기 트랜지스터에 연결된 다층 금속배선; 상기 트랜지스터와 캐패시터를 전기적으로 연결하도록 상기 다층 금속배선에 연결된 상호연결부포함한다.
Description
본 발명은 직류-직류 변환기 및 그 형성 방법에 관한 것으로, 보다 구체적으로는 캐패시터를 구비한 직류-직류 변환기 및 그 형성 방법에 관한 것이다.
일반적으로 리저버 캐패시터는 주변회로영역에 형성된다. 그러나 대용량의 캐패시터를 필요로하는 직류-직류 변환기(DC-DC Converter)인 경우, 칩 외부 기판에 캐패시터를 별도로 형성하여 사용하였으나, 이는 제품의 전체 면적을 차지하는 비중이 크다는 문제점이 있다.
본 발명의 실시예는 칩 내부에 대용량의 캐패시터를 형성함으로써 제품 면적 비중을 줄일 수 있는 직류-직류 변환기 및 그 형성 방법을 제공한다.
본 실시예에 따른 직류-직류 변환기는 소자분리층에 의해 스위칭소자영역이 정의된 기판, 상기 스위칭소자영역 상에 형성된 트랜지스터; 상기 소자분리층 상에 형성된 랜딩플레이트; 상기 랜딩플레이트 상에 형성되고 바텀플레이트, 유전막 및 탑플레이트를 포함하는 캐패시터; 상기 트랜지스터 상부에 위치하여 상기 트랜지스터에 연결된 다층 금속배선; 상기 트랜지스터와 캐패시터를 전기적으로 연결하도록 상기 다층 금속배선에 연결된 상호연결부를 포함할 수 있습니다.
또한, 본 실시예에 따른 직류-직류 변환기 형성 방법은 소자분리층에 의해 스위칭소자영역이 정의된 기판을 구비하는 단계; 상기 스위칭소자영역 상에 트랜지스터를 형성하는 단계; 상기 소자분리층 상에 랜딩플레이트를 형성하는 단계; 상기 트랜지스터 상부에 위치하여 상기 트랜지스터에 연결된 다층 금속배선을 형성하는 단계; 상기 랜딩플레이트 상에 형성되고 바텀플레이트, 유전막 및 탑플레이트를 포함하는 캐패시터를 형성하는 단계; 및 상기 다층의 금속배선의 최상부 금속배선 상에 비아홀, 배리어메탈 및 제1비아플러그를 포함하는 비아를 형성하는 단계; 상기 캐패시터 상에 제2비아플러그를 형성하는 단계; 및 상기 제1 및 제2비아플러그 상에 상호연결선을 형성하는 단계를 포함할 수 있다.
본 기술은 다층 금속배선 주변에 실린더 형상의 캐패시터를 형성함으로써, 제품 면적 비중을 줄일 수 있는 효과가 있다.
또한, 본 기술은 랜딩플레이트 상에 연속된 실린더 형상의 캐패시터를 형성함으로써, 정전용량을 증가시킬 수 있는 효과가 있다.
도 1은 제1실시예에 따른 직류-직류 변환기의 일례를 설명하기 위한 도면.
도 2은 제2실시예에 따른 직류-직류 변환기의 일례를 설명하기 위한 도면.
도 3a 내지 도 3k는 제1실시예에 따른 직류-직류 변환기에 대한 제조 방법의 일례를 설명하기 위한 도면.
도 2은 제2실시예에 따른 직류-직류 변환기의 일례를 설명하기 위한 도면.
도 3a 내지 도 3k는 제1실시예에 따른 직류-직류 변환기에 대한 제조 방법의 일례를 설명하기 위한 도면.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 제1실시예에 따른 직류-직류 변환기의 일례를 설명하기 위한 도면이다.
도 1을 참조하면, 기판(101)에 소자분리층(102)이 형성된다. 기판(101)은 소자분리층(102)에 의해 정의된 제1영역(100A)과 소자분리층이 형성된 제2영역(100B)을 포함한다. 제1영역(100A)은 스위칭소자영역을 포함할 수 있고, 제2영역(100B)은 캐패시터영역을 포함할 수 있다. 기판(101)은 실리콘 기판(SiliCon suBstrAte), 실리콘저마늄 기판(SiGe suBstrAte) 또는 SOI(SiliCon On InsulAtor) 기판을 포함할 수 있다.
제1영역(100A)의 기판(101) 상에 스위칭소자가 형성된다. 스위칭 소자는 트랜지스터를 포함한다. 트랜지스터는 게이트전극(103), 소스영역(104) 및 드레인영역(105)을 포함한다. 게이트전극(103) 측벽에는 스페이서(미도시)가 형성될 수 있다. 게이트전극(103)은 실리콘함유막을 포함할 수 있다. 일례로, 게이트전극(103)은 폴리실리콘막을 포함할 수 있다. 게이트전극(103)은 불순물이 도핑되지 않은 언도프드 실리콘막(Undoped SiliCon lAyer)으로 형성되거나, 또는 불순물이 도핑된 도프드 실리콘막(Doped SiliCon lAyer)으로 형성될 수 있다.
제1영역(100B)의 기판(101) 상에 랜딩플레이트(106)가 형성된다. 랜딩플레이트(106)는 트랜지스터의 게이트전극(103)과 동일 표면 레벨에 위치할 수 있다. 랜딩플레이트(106)는 게이트전극(103)과 동일 물질로 형성된다.
제1영역(100A) 및 제1영역(100B)을 덮는 제1층간절연막(107)이 형성된다. 제1층간절연막(107)은 복수의 콘택플러그를 포함한다. 복수의 콘택플러그는 제1콘택플러그(108A), 제2콘택플러그(108B) 및 제3콘택플러그(108C)를 포함한다. 제1콘택플러그(108A)는 소스영역(104)과 연결될 수 있으며, 제2콘택플러그(108B)는 드레인영역(105)과 연결될 수 있으며, 제3콘택플러그(108C)는 랜딩플레이트(106)와 연결될 수 있다. 제1층간절연막(107)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성될 수 있다. 제1층간절연막(107)은 산화막을 포함할 수 있다. 복수의 콘택플러그는 금속막, 금속질화막, 귀금속막, 내열금속막, 폴리실리콘 등을 포함할 수 있다.
제1층간절연막(107) 상에 제2층간절연막(109)이 형성된다. 제1영역(100A)의 제2층간절연막(109)은 다층 금속배선을 포함한다. 다층 금속배선은 트랜지스터 상부에 형성된다. 다층 금속배선은 금속콘택에 의하여 선택적으로 연결된다. 다층 금속배선은 적어도 최하층 금속배선 및 최상층 금속배선을 포함한다. 일례로, 다층 금속배선은 제1금속배선(M1), 제2금속배선(M2), 제3금속배선(M3), 제4금속배선(M4) 및 제5금속배선(M5)을 포함한한다. 여기서, 제1금속배선(M1)이 최하층 금속배선일 수 있으며, 제5금속배선(M5)이 최상층 금속배선일 수 있다. 제1금속배선(M1)은 복수의 콘택플러그와 연결된다. 제2콘택플러그(108B) 및 제3콘택플러그(108C)와 연결된 제1금속배선(M1)은 랜딩플레이트(106)와 트랜지스터를 연결하는 '제1상호연결부'라 할 수 있다.
제1영역(100B)의 랜딩플레이트(106) 상에 캐패시터(110)가 형성된다. 캐패시터(110)는 실린더형 바텀플레이트(110A), 유전막(110B) 및 탑플레이트(110C)를 포함한다. 바텀플레이트(110A)는 랜딩플레이트(106)와 연결되고 연속된 구조를 갖으며, 제1영역(100A)과 제1영역(100B)의 경계라인까지 연장된 형태를 갖는다. 유전막(110B)은 다층 금속배선의 상부에 오버랩되도록 연장된 형태를 갖는다. 바텀플레이트(110A) 및 탑플레이트(110C)는 티타늄함유막을 포함한다. 바텀플레이트(110A) 및 탑플레이트(110C)은 티타늄막 및 티타늄질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 바텀플레이트(110A) 및 탑플레이트(110C)은 티타늄질화막을 포함할 수 있다. 티타늄질화막을 사용하는 이유는 스택커버리지가 뛰어나기 때문이다. 유전막(110B)은 고유전물질을 포함한다. 고유전물질은 산화하프늄(HfO2), 지르코늄산화막(ZrO2), 이산화티타늄(TiO2), 탄탈륨(TA2O5) 및 스트론튬티탄산(STO(SrTiO3))으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 유전막(110B)은 지르코늄산화막(ZrO2)을 포함할 수 있다.
제5금속배선(M5)과 탑플레이트(110C)를 연결하는 '제2상호연결부'가 형성된다. 제2상호연결부는 제5금속배선(M5) 상에 형성된 비아(111), 캐패시터(110) 상에 형성된 제2비아플러그(112) 및 비아(111) 및 제2비아플러그(112) 상에 형성된 상호연결선(113)을 포함한다. 비아(111)은 비아홀(111A), 비아홀(111A) 내에 형성된 배리어메탈(111B), 배리어메탈(111B) 상에 형성된 제1비아플러그(111C)를 포함한다. 배리어메탈(111B)은 캐패시터(110)의 탑플레이트(110C)로부터 제5금속배선(M5)까지 연속적으로 연장된 형태를 갖는다. 제1비아플러그(111C) 및 제2비아플러그(112)는 금속성막으로 형성할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막 등을 포함할 수 있다. 일례로, 제1비아플러그(111C) 및 제2비아플러그(112)는 텅스텐막을 포함할 수 있다. 상호연결선(113)은 다층 금속배선과 동일 물질을 포함할 수 있다.
도 2은 제2실시예에 따른 직류-직류 변환기의 일례를 설명하기 위한 도면이다.
도 2를 참조하면, 기판(201)에 소자분리층(202)이 형성된다. 기판(201)은 소자분리층(202)에 의해 정의된 제1영역(200A)과 소자분리층(202)이 형성된 제2영역(200B)을 포함한다. 제1영역(200A)은 스위칭소자영역을 포함할 수 있고, 제2영역(200B)은 캐패시터(210)영역을 포함할 수 있다. 기판(201)은 실리콘 기판(201)(SiliCon suBstrAte), 실리콘저마늄 기판(201)(SiGe suBstrAte) 또는 SOI(SiliCon On InsulAtor) 기판(201)을 포함할 수 있다.
제1영역(200A)의 기판(201) 상에 트랜지스터가 형성된다. 트랜지스터는 게이트전극(203), 소스영역(204) 및 드레인영역(205)을 포함한다. 게이트전극(203) 측벽에는 스페이서(미도시)가 형성될 수 있다. 게이트전극(203)은 실리콘함유막을 포함할 수 있다. 일례로, 게이트전극(203)은 폴리실리콘막을 포함할 수 있다. 게이트전극(203)은 불순물이 도핑되지 않은 언도프드 실리콘막(Undoped SiliCon lAyer)으로 형성되거나, 또는 불순물이 도핑된 도프드 실리콘막(Doped SiliCon lAyer)으로 형성될 수 있다.
제1영역(200A) 및 제2영역(200B)을 덮는 제1층간절연막(206)이 형성된다. 제1층간절연막(206)은 복수의 콘택플러그를 포함한다. 복수의 콘택플러그는 제1콘택플러그(207A) 및 제2콘택플러그(207B) 를 포함한다. 제1콘택플러그(207A)는 소스영역(204)과 연결될 수 있으며, 제2콘택플러그(207B)는 드레인영역(205)과 연결될 수 있다. 제1층간절연막(206)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성될 수 있다. 제1층간절연막(206)은 산화막을 포함할 수 있다. 복수의 콘택플러그는 금속막, 금속질화막, 귀금속막, 내열금속막, 폴리실리콘 등을 포함할 수 있다.
제1층간절연막(206) 상에 제2층간절연막(209)이 형성된다. 제1영역(200A)의 제2층간절연막(209)은 다층 금속배선을 포함한다. 다층 금속배선은 트랜지스터 상부에 형성된다. 다층 금속배선은 금속콘택에 의하여 선택적으로 연결된다. 다층 금속배선은 적어도 최하층 금속배선 및 최상층 금속배선을 포함한다. 일례로, 다층 금속배선은 제1금속배선(M1), 제2금속배선(M2), 제3금속배선(M3), 제4금속배선(M4) 및 제5금속배선(M5)을 포함한한다. 여기서, 제1금속배선(M1)이 최하층 금속배선일 수 있으며, 제5금속배선(M5)이 최상층 금속배선일 수 있다.
제2영역(200B)의 제1층간절연막(206) 상에 랜딩플레이트(208)가 형성된다. 랜딩플레이트(208)는 제1금속배선(M1)과 동일 표면 레벨에 위치할 수 있다. 랜딩플레이트(208)는 제2콘택플러그(207B)와 연결될 수 있다. 랜딩플레이트(208)는 다층 금속배선과 동일 물질로 형성된다.
제2영역(200B)의 랜딩플레이트(208) 상에 캐패시터(210)가 형성된다. 캐패시터(210)는 실린더형 바텀플레이트(210A), 유전막(210B) 및 탑플레이트(210C)를 포함한다. 캐패시터(210)는 다층 금속배선 주변에 형성될 수 있다. 바텀플레이트(210A)는 랜딩플레이트(208)와 연결되고 연속된 구조를 갖으며, 제1영역(200A)과 제2영역(200B)의 경계라인까지 연장된 형태를 갖는다. 유전막(210B)은 다층 금속배선의 상부에 오버랩되도록 연장된 형태를 갖는다. 바텀플레이트(210A) 및 탑플레이트(210C)는 티타늄함유막을 포함한다. 바텀플레이트(210A) 및 탑플레이트(210C)은 티타늄막 및 티타늄질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 바텀플레이트(210A) 및 탑플레이트(210C)은 티타늄질화막을 포함할 수 있다. 티타늄질화막을 사용하는 이유는 스택커버리지가 뛰어나기 때문이다. 유전막(210B)은 고유전물질을 포함한다. 고유전물질은 산화하프늄(HfO2), 지르코늄산화막(ZrO2), 이산화티타늄(TiO2), 탄탈륨(TA2O5) 및 스트론튬티탄산(STO(SrTiO3))으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 유전막(210B)은 지르코늄산화막(ZrO2)을 포함할 수 있다.
제5금속배선(M5)과 탑플레이트(210C)를 연결하는 상호연결부가 형성된다. 상호연결부는 제5금속배선(M5) 상에 형성된 비아(211), 캐패시터(210) 상에 형성된 제2비아플러그(212) 및 비아(211) 및 제2비아플러그(212) 상에 형성된 상호연결선(213)을 포함한다. 비아(211)은 비아홀(211A), 비아홀(211A) 내에 형성된 배리어메탈(211B), 배리어메탈(211B) 상에 형성된 제1비아플러그(211C)를 포함한다. 배리어메탈(211B)은 캐패시터(210)의 탑플레이트(210C)로부터 제5금속배선(M5)까지 연속적으로 연장된 형태를 갖는다. 제1비아플러그(211C) 및 제2비아플러그(212)는 금속성막으로 형성할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막 등을 포함할 수 있다. 일례로, 제1비아플러그(211C) 및 제2비아플러그(212)는 텅스텐막을 포함할 수 있다. 상호연결선(213)은 다층 금속배선과 동일 물질을 포함할 수 있다.
도 3a 내지 도 3k는 제1실시예에 따른 직류-직류 변환기에 대한 제조 방법의 일례를 설명하기 위한 도면이다.
도 3a를 참조하면, 기판(11)에 소자분리층(12)을 형성한다. 기판(11)은 소자분리층(12)에 의해 정의된 제1영역(300A)과 소자분리층(12)이 형성된 제2영역(300B)을 포함한다. 제1영역(300A)은 스위칭소자영역을 포함할 수 있고, 제2영역(300B)은 캐패시터영역을 포함할 수 있다. 기판(11)은 반도체기판(11)을 포함한다. 반도체 기판(11)은 실리콘 기판(11)(SiliCon suBstrAte), 실리콘저마늄 기판(11)(SiGe suBstrAte) 또는 SOI(SiliCon On InsulAtor) 기판(11)을 포함할 수 있다. 소자분리층(12)은 STI(ShAllow TrenCh IsolAtion) 공정으로 형성할 수 있다.
도 3b를 참조하면, 제1영역(300A)의 기판(11) 상에 트랜지스터를 형성한다. 트랜지스터는 게이트전극(13), 소스영역(14) 및 드레인영역(15)을 포함한다. 트랜지스터를 형성하기 위해, 기판(11) 상에 제1도전막(미도시)을 형성한다. 제1도전막은 실리콘함유막을 포함할 수 있다. 일례로, 제1도전막은 폴리실리콘막을 포함할 수 있다. 제1도전막은 불순물이 도핑되지 않은 언도프드 실리콘막(Undoped SiliCon lAyer)으로 형성하거나, 또는 불순물이 도핑된 도프드 실리콘막(Doped SiliCon lAyer)으로 형성할 수 있다. 다음으로, 제1도전막 상에 제1하드마스크(미도시)를 형성한다. 제1하드마스크를 감광막(미도시)을 통해 패터닝하여 제1하드마스크패턴을 형성한다. 그리고 제1하드마스크패턴을 식각장벽으로 하여 제1도전막을 식각하여 게이트전극(13)을 형성한다.
게이트전극(13) 형성시, 제2영역(300B)의 기판(11) 상에 랜딩플레이트(16)를 형성한다. 랜딩플레이트(16)는 게이트전극(13)과 동시에 형성할 수 있다. 랜딩플레이트(16)는 게이트전극(13)과 동일 물질을 포함한다. 게이트전극(13) 및 랜딩플레이트(16) 형성 후, 고농도 소스영역(14) 및 드레인영역(15)을 형성한다.
도 3c를 참조하면, 기판(11) 상에 제1층간유전막(22)(17)을 형성한다. 제1층간유전막(22)(17)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 제1층간유전막(22)(17)은 산화막을 포함할 수 있다. 제1층간유전막(22)(17)에 복수의 콘택플러그를 형성한다. 일례로, 복수의 콘택플러그는 제1콘택플러그(18A), 제2콘택플러그(18B) 및 제3콘택플러그(18C)를 포함할 수 있다. 일례로, 제1콘택플러그(18A)는 소스영역(14)과 연결될 수 있으며, 제2콘택플러그(18B)는 드레인영역(15)과 연결될 수 있으며, 제3콘택플러그(18C)는 랜딩플레이트(16)와 연결될 수 있다. 복수의 콘택플러그를 형성하기 위해, 제1층간유전막(22)(17)에 복수의 콘택홀(미도시)을 형성한다. 콘택홀 내부에 도전막을 형성한 후 제1층간유전막(22)(17) 상부면이 노출되도록 평탄화함으로써 복수의 콘택플러그가 형성될 수 있다. 복수의 콘택플러그는 금속막, 금속질화막, 귀금속막, 내열금속막, 폴리실리콘 등을 포함할 수 있다.
도 3d를 참조하면, 다층의 금속배선을 포함하는 제2층간절연막(19)을 형성한다. 다층 금속배선은 제1영역(300A)의 트랜지스터 상부에 형성할 수 있다. 다층 금속배선은 금속콘택에 의하여 선택적으로 연결된다. 다층 금속배선은 적어도 최하층 금속배선 및 최상층 금속배선을 포함한다. 일례로, 다층 금속배선은 제1금속배선(M1), 제2금속배선(M2), 제3금속배선(M3) 및 제4금속배선(M4)을 포함한다. 제1금속배선(M1)은 최하층 금속배선일 수 있으며, 제4금속배선(M4)은 최상층 금속배선일 수 있다. 제1금속배선(M1)은 제1 내지 제3콘택플러그(18C) 상에 형성한다. 제1금속배선(M1) 중 제2 및 제3콘택플러그(18C)과 연결된 제1금속배선(M1)에 의해 랜딩플레이트(16)와 트랜지스터를 연결할 수 있다.
제2층간절연막(19)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 제2층간절연막(19)은 산화막을 포함할 수 있다. 제2층간절연막(19)의 두께는 후속공정을 통해 형성될 캐패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 캐패시터의 높이는 제2층간절연막(19)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 캐패시터를 형성하기 위하여 제2층간절연막(19)의 두께를 적절하게 조절할 수 있다. 이에 따라, 높은 높이를 가지는 캐패시터를 구현할 수 있다.
도 3e를 참조하면, 제1영역(300A)의 제1 및 제2층간절연막(19)에 복수의 오픈부(20)를 형성한다. 복수의 오픈부(20)는 제1 및 제2층간절연막(19)을 선택적으로 식각하여 랜딩플레이트(16)를 노출시킬 수 있다. 복수의 오픈부(20)를 형성하기 위한 식각 공정은 건식식각공정을 포함할 수 있다. 복수의 오픈부(20)의 측벽은 버티컬(vertiCAl)한 프로파일을 갖거나 또는 경사진 프로파일을 가질 수 있다. 복수의 오픈부(20)는 후속 공정을 통한 캐패시터의 하부전극이 형성될 3차원 구조이다.
도 3f를 참조하면, 복수의 오픈부(20)를 포함한 전면에 제2도전막(21)을 형성한다. 제2도전막(21)은 복수의 오픈부(20)를 갭필하지 않는 두께로 형성한다. 제2도전막(21)은 티타늄함유막을 포함한다. 제2도전막(21)은 티타늄막 및 티타늄질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 제2도전막(21)은 티타늄질화막을 포함할 수 있다. 티타늄질화막을 사용하는 이유는 스택커버리지가 뛰어나기 때문이다. 제2도전막(21)은 원자층증착법(AtomiC LAyer Deposition; ALD) 또는 화학기상증착공정(ChemiCAl VApor Deposition, CVD)을 이용하여 형성할 수 있다.
제2영역(300B)의 제2도전막(21) 상에 제2하드마스크패턴(미도시)을 형성한다. 제1하드마스크패턴은 감광막(미도시)을 통해 패터닝하여 형성될 수 있다.
도 3g를 참조하면, 제2하드마스크패턴을 식각장벽으로 하여 제1영역(300A)의 제2도전막을 식각한다. 이로써, 제2영역(300B)에 바텀플레이트(21A)가 형성된다. 바텀플레이트(21A)는 연속된 실린더형의 형상을 가질 수 있다. 이와같이, 제2영역(300B)에 바텀플레이트(21A)를 형성하는 이유는, 랜딩플레이트(16)와 후속 공정으로 형성될 탑플레이트(24)를 안정적으로 차단시키기 위해서이다.
도 3h를 참조하면, 바텀플레이트(21A)를 포함한 전면에 유전막(22)을 형성한다. 유전막(22)은 복수의 오픈부(20)를 갭필하지 않는 두께로 형성한다. 유전막(22)은 고유전물질을 포함한다. 고유전물질은 산화하프늄(HfO2), 지르코늄산화막(ZrO2), 이산화티타늄(TiO2), 탄탈륨(TA2O5) 및 스트론튬티탄산(STO(SrTiO3))으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 유전막(22)은 지르코늄산화막(ZrO2)을 포함할 수 있다. 그리고, 유전막은 단차피복성 특성이 우수한 원자층증착법(ALD)으로 형성한다.
도 3i를 참조하면, 유전막패턴(22A)을 형성한다. 유전막패턴(22A)은 감광막(미도시)를 통해 패터닝하여 형성될 수 있다. 여기서, 제1영역(300A)의 유전막패턴(22A)은 비아홀을 형성하기 위한 하드마스크로 이용될 수 있다. 제1영역(300A)의 유전막패턴(22A)을 식각장벽으로 하여 제1영역(300A)의 제2층간절연막(19)을 식각한다. 이로써, 비아홀(23)이 형성된다. 비아홀(23)은 제5금속배선(M5) 표면을 노출시킬 수 있다.
도 3j를 참조하면, 비아홀(23) 및 복수의 오픈부(20)를 포함한 전면에 탑플레이트(24)를 형성한다. 탑플레이트(24)는 비아홀(23) 및 복수의 오픈부(20)를 갭필하지 않는 두께로 형성한다. 탑플레이트(24)는 비아홀(23) 및 복수의 오픈부(20)를 포함한 전면을 콘포말(ConformAl)하게 덮을 수 있다. 탑플레이트(24)는 티타늄함유막을 포함한다. 탑플레이트(24)는 티타늄막 및 티타늄질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 일례로, 탑플레이트(24)는 티타늄질화막을 포함할 수 있다. 탑플레이트(24)는 원자층증착법(AtomiC LAyer Deposition; ALD) 또는 화학기상증착공정(ChemiCAl VApor Deposition, CVD)을 이용하여 형성할 수 있다. 여기서, 제1영역(300A)의 비아홀(23) 내에 형성된 탑플레이트(24)는 배리어메탈로 이용될 수 있다.
위와 같은 일련의 공정에 의해, 제2영역(300B)의 랜딩플레이트(16)에 연결된 연속된 바텀플레이트(21A), 바텀플레이트(21A) 상에 형성된 유전막 및 유전막 상에 형성된 탑플레이트(24)가 적층된 캐패시터가 형성된다.
도 3k를 참조하면, 제1영역(300A) 및 제2영역(300B)을 덮는 제4도전막을 형성한다. 이어서, 제3도전막 표면이 노출될 때까지 제4도전막에 평탄화공정을 실시한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 이로써, 비아홀(23) 및 복수의 오픈부(20)를 갭필하는 복수의 플러그를 형성할 수 있다. 복수의 플러그는 제1영역(300A)의 제1비아플러그(25) 및 제2영역(300B)의 제2비아플러그(26)를 포함한다. 복수의 플러그는 금속성막으로 형성할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막 등을 포함할 수 있다. 일례로, 복수의 플러그는 텅스텐막을 포함할 수 있다.
제1영역(300A) 및 제2영역(300B)을 덮는 제6금속배선(M6)을 형성한다. 제6금속배선(M6)은 다층 금속배선과 동일한 물질을 포함한다. 제6금속배선(M6)을 형성함으로써, 트랜지스터와 캐패시터를 전기적으로 연결할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에 따라 일례로, 기술되었으나 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Claims (18)
- 트랜지스터를 포함하는 제1영역;
소자분리층 및 상기 소자분리층 상부에 형성되고 상기 트랜지스터와 연결된 랜딩플레이트를 포함하는 제2영역;
상기 랜딩플레이트 상에 형성되고 바텀플레이트, 유전막 및 탑플레이트를 포함하는 캐패시터;
상기 트랜지스터 상부에 위치하여 상기 트랜지스터에 연결된 다층 금속배선;
상기 트랜지스터와 캐패시터를 전기적으로 연결하도록 상기 다층 금속배선에 연결된 상호연결부
를 포함하며,
상기 캐패시터의 유전막은 상기 다층 금속배선의 최상층 금속배선과 오버랩되도록 연장된 형태를 갖는 직류-직류 변환기.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 캐패시터는,
상기 랜딩플레이트에 연결된 실린더 형상의 연속된 바텀플레이트, 상기 바텀플레이트 상에 형성된 유전막 및 상기 유전막 상에 형성된 탑플레이트를 포함하는 직류-직류 변환기.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 랜딩플레이트는 상기 트랜지스터의 게이트전극과 동일 표면 레벨에 위치하는 직류-직류 변환기.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 랜딩플레이트는 상기 트랜지스터의 게이트전극과 동일 물질로 형성된 직류-직류 변환기.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 랜딩플레이트는 상기 다층의 금속배선의 최하층 금속배선과 동일 표면 레벨에 위치하는 직류-직류 변환기.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 랜딩플레이트는 상기 다층의 금속배선의 최하층 금속배선과 동일 물질로 형성된 직류-직류 변환기.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 상호연결부는,
상기 랜딩플레이트와 트랜지스터를 연결하는 제1상호연결부; 및
상기 다층 금속배선의 최상층 금속배선과 상기 캐패시터의 탑플레이트를 연결하는 제2상호연결부를 포함하는 직류-직류 변환기.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제2상호연결부는,
상기 최상층 금속배선 상에 형성된 배리어메탈, 상기 배리어메탈 상에 형성된 제1비아플러그, 상기 캐패시터 상에 형성된 제2비아플러그 및 상기 제1비아플러그 및 상기 제2비아플러그 상에 형성된 상호연결선을 포함하고,상기 배리어메탈은 상기 캐패시터의 탑플레이트로부터 상기 최상층 금속배선까지 연속적으로 연장된 형태를 갖는 직류-직류 변환기.
- 삭제
- 소자분리층에 의해 스위칭소자영역이 정의된 기판을 구비하는 단계;
상기 스위칭소자영역 상에 트랜지스터를 형성하는 단계;
상기 소자분리층 상에 상기 트랜지스터와 연결된 랜딩플레이트를 형성하는 단계;
상기 트랜지스터 상부에 위치하여 상기 트랜지스터에 연결된 다층 금속배선을 형성하는 단계;
상기 랜딩플레이트 상에 형성되고 바텀플레이트, 유전막 및 탑플레이트를 포함하는 캐패시터를 형성하는 단계; 및
상기 다층의 금속배선의 최상층 금속배선 상에 비아홀, 배리어메탈 및 제1비아플러그를 포함하는 비아를 형성하는 단계;
상기 캐패시터 상에 제2비아플러그를 형성하는 단계; 및
상기 제1 및 제2비아플러그 상에 상호연결선을 형성하는 단계
를 포함하며,
상기 캐패시터의 유전막은 상기 다층 금속배선의 최상층 금속배선과 오버랩되도록 연장된 형태를 갖는 직류-직류 변환기 형성 방법.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 랜딩플레이트 상에 형성되고 바텀플레이트, 유전막 및 탑플레이트를 포함하는 캐패시터를 형성하는 단계는,
상기 랜딩플레이트 상에 층간절연막을 형성하는 단계;
상기 랜딩플레이트 상의 상기 층간절연막에 복수의 오픈부를 형성하는 단계;
상기 복수의 오픈부를 따라 연속된 실린더 형상의 상기 바텀플레이트를 형성하는 단계;
상기 바텀플레이트 상에 상기 유전막을 형성하는 단계; 및
상기 유전막 상에 상기 탑플레이트를 형성하는 단계
를 포함하는 직류-직류 변환기 형성 방법.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 소자분리층 상에 랜딩플레이트를 형성하는 단계는,
상기 트랜지스터의 게이트전극 형성 시에 상기 랜딩플레이트를 형성하는 직류-직류 변환기 형성 방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 랜딩플레이트는 상기 트랜지스터의 게이트전극과 동일 물질로 형성하는 직류-직류 변환기 형성 방법.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 소자분리층 상에 랜딩플레이트를 형성하는 단계는,
다층 금속배선의 최하층 금속배선 형성 시에 상기 랜딩플레이트를 형성하는 직류-직류 변환기 형성 방법.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 랜딩플레이트는 상기 다층의 금속배선의 최하층 금속배선과 동일 물질로 형성하는 직류-직류 변환기 형성 방법.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 다층의 금속배선의 최상층 금속배선 상에 비아홀, 배리어메탈 및 제1비아플러그를 포함하는 비아를 형성하는 단계는,
상기 다층의 금속배선의 최상층 금속배선 상에 상기 층간절연막을 식각하여 비아홀을 형성하는 단계;
상기 비아홀 내에 상기 배리어메탈을 형성하는 단계; 및
상기 비아홀을 갭필하는 상기 제1비아플러그를 형성하는 단계
를 포함하는 직류-직류 변환기 형성 방법.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 배리어메탈은 상기 캐패시터의 탑플레이트로부터 상기 최상층 금속배선까지 연속적으로 연장된 형태를 갖는 직류-직류 변환기 형성 방법.
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140015391A KR102152256B1 (ko) | 2014-02-11 | 2014-02-11 | 직류-직류 변환기 및 그 형성 방법 |
| US14/333,329 US9704854B2 (en) | 2014-02-11 | 2014-07-16 | DC-to-DC converter and method for fabricating the same |
| US14/872,821 US20160020270A1 (en) | 2014-02-11 | 2015-10-01 | Metal-insulator-metal capacitor, electronic device including the same, and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140015391A KR102152256B1 (ko) | 2014-02-11 | 2014-02-11 | 직류-직류 변환기 및 그 형성 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20150094290A KR20150094290A (ko) | 2015-08-19 |
| KR102152256B1 true KR102152256B1 (ko) | 2020-09-04 |
Family
ID=53775812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140015391A KR102152256B1 (ko) | 2014-02-11 | 2014-02-11 | 직류-직류 변환기 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9704854B2 (ko) |
| KR (1) | KR102152256B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102293187B1 (ko) * | 2015-05-07 | 2021-08-25 | 에스케이하이닉스 주식회사 | 스위치드 커패시터 디씨-디씨 컨버터 |
| US10050102B2 (en) * | 2016-01-15 | 2018-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2017204820A1 (en) | 2016-05-27 | 2017-11-30 | Intel Corporation | Damascene plug and tab patterning with photobuckets for back end of line (beol) spacer-based interconnects |
| US10896873B2 (en) * | 2018-11-16 | 2021-01-19 | Google Llc | Massive deep trench capacitor die fill for high performance application specific integrated circuit (ASIC) applications |
| CN115706110A (zh) * | 2021-08-10 | 2023-02-17 | 长鑫存储技术有限公司 | 半导体结构、其版图以及半导体器件 |
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| US20120091519A1 (en) * | 2010-10-15 | 2012-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for improving capacitor capacitance and compatibility |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268776B1 (ko) | 1993-07-21 | 2000-10-16 | 김영환 | 반도체 소자 제조방법 |
| US6180976B1 (en) * | 1999-02-02 | 2001-01-30 | Conexant Systems, Inc. | Thin-film capacitors and methods for forming the same |
| KR100482029B1 (ko) | 2002-07-25 | 2005-04-13 | 동부아남반도체 주식회사 | 엠아이엠 캐패시터 형성방법 |
| KR20040093910A (ko) | 2003-04-30 | 2004-11-09 | 주식회사 하이닉스반도체 | 메모리 소자 및 그 제조 방법 |
| KR100652298B1 (ko) | 2005-12-28 | 2006-11-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 ｍｉｍ 캐패시터 제조 방법 |
| WO2007083366A1 (ja) | 2006-01-18 | 2007-07-26 | Fujitsu Limited | 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法 |
| US8436408B2 (en) * | 2008-09-17 | 2013-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with decoupling capacitor design |
| KR20100077773A (ko) | 2008-12-29 | 2010-07-08 | 주식회사 동부하이텍 | Ｍｉｍ 커패시터의 제조방법 |
| KR20100095242A (ko) * | 2009-02-20 | 2010-08-30 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US8617949B2 (en) * | 2009-11-13 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor and method for making same |
| KR20120058327A (ko) * | 2010-11-29 | 2012-06-07 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US20120235274A1 (en) * | 2011-03-14 | 2012-09-20 | Doyle Brian S | Semiconductor structure having an integrated double-wall capacitor for embedded dynamic random access memory (edram) and method to form the same |
| KR101988001B1 (ko) * | 2012-03-13 | 2019-06-11 | 삼성전자주식회사 | 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 |
| US9666262B2 (en) * | 2012-03-13 | 2017-05-30 | Samsung Electronics Co., Ltd. | Semiconductor memory device including power decoupling capacitor |
-
2014
- 2014-02-11 KR KR1020140015391A patent/KR102152256B1/ko active IP Right Grant
- 2014-07-16 US US14/333,329 patent/US9704854B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050082586A1 (en) * | 2003-10-20 | 2005-04-21 | Kuo-Chi Tu | MIM capacitor structure and method of manufacture |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20150094290A (ko) | 2015-08-19 |
| US9704854B2 (en) | 2017-07-11 |
| US20150229208A1 (en) | 2015-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |