JP3149817B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【０００１】
【発明の属する技術分野】本発明は、高誘電体薄膜を用
いた受動素子、特にマイクロ波領域で使用される薄膜キ
ャパシタおよび薄膜キャパシタを用いた半導体装置と、
その製造方法に関する。
いた受動素子、特にマイクロ波領域で使用される薄膜キ
ャパシタおよび薄膜キャパシタを用いた半導体装置と、
その製造方法に関する。
【０００２】
【従来の技術】ＢａＴｉＯ(3) 、ＳｒＴｉＯ(3) 、（Ｓ
ｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、ＰｂＴｉＯ(3) 、Ｐ
ｂ（Ｚｒ(x) ，Ｔｉ(1-x) ）Ｏ(3) 、ＳｒＢｉ(2) Ｔｉ
(2-x)Ｎｂ(x) Ｏ(9) 等の比誘電率の大きな誘電体膜
（高誘電率膜）を用いた金属−絶縁膜−金（ＭＩＭ）キ
ャパシタは、高い容量密度を持ち、マイクロ波領域で用
いられる集積回路やメモリ集積回路の容量素子として有
用である。このような高誘電率膜の例として、ＳｒＴｉ
Ｏ(3) を用いた報告がＩＢＭジャーナル・オブ・リサー
チ・アンド・ディベロップメント（ＩＢＭ Ｊｏｕｒｎ
ａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏ
ｐｍｅｎｔ）１９６９年１１月号６８６−６９５頁に報
告されている。特にＧａＡｓ基板上では、成膜温度をＧ
ａＡｓの分解温度である６５０℃以下で形成できるスパ
ッタ成膜のＳｒＴｉＯ(3) ，（Ｓｒ(x ) ，Ｂａ(1-x) ）
ＴｉＯ(3) が有用である。
ｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、ＰｂＴｉＯ(3) 、Ｐ
ｂ（Ｚｒ(x) ，Ｔｉ(1-x) ）Ｏ(3) 、ＳｒＢｉ(2) Ｔｉ
(2-x)Ｎｂ(x) Ｏ(9) 等の比誘電率の大きな誘電体膜
（高誘電率膜）を用いた金属−絶縁膜−金（ＭＩＭ）キ
ャパシタは、高い容量密度を持ち、マイクロ波領域で用
いられる集積回路やメモリ集積回路の容量素子として有
用である。このような高誘電率膜の例として、ＳｒＴｉ
Ｏ(3) を用いた報告がＩＢＭジャーナル・オブ・リサー
チ・アンド・ディベロップメント（ＩＢＭ Ｊｏｕｒｎ
ａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏ
ｐｍｅｎｔ）１９６９年１１月号６８６−６９５頁に報
告されている。特にＧａＡｓ基板上では、成膜温度をＧ
ａＡｓの分解温度である６５０℃以下で形成できるスパ
ッタ成膜のＳｒＴｉＯ(3) ，（Ｓｒ(x ) ，Ｂａ(1-x) ）
ＴｉＯ(3) が有用である。
【０００３】従来、このＭＩＭキャパシタと共に電界効
果トランジスタ（ＦＥＴ）やトランジスタを有する半導
体回路を作製する際には、半導体基板上に下部電極、高
誘電体膜、上部電極にてＭＩＭキャパシタを形成後、Ｆ
ＥＴやトランジスタの作製、もしくは配線工程のための
プロセス膜を成膜した後、ＦＥＴやトランジスタを作製
した。また、上部電極および下部電極には、配線のため
のスルーホールをＣＨＦ(3) およびＨ(2) を含むガスに
よって同時に形成していた。このとき完全な開口を得る
ために下部電極までのエッチング時間に加えてほぼ同じ
時間のエッチング（１００％オーバーエッチング）を施
すことが一般的である。
果トランジスタ（ＦＥＴ）やトランジスタを有する半導
体回路を作製する際には、半導体基板上に下部電極、高
誘電体膜、上部電極にてＭＩＭキャパシタを形成後、Ｆ
ＥＴやトランジスタの作製、もしくは配線工程のための
プロセス膜を成膜した後、ＦＥＴやトランジスタを作製
した。また、上部電極および下部電極には、配線のため
のスルーホールをＣＨＦ(3) およびＨ(2) を含むガスに
よって同時に形成していた。このとき完全な開口を得る
ために下部電極までのエッチング時間に加えてほぼ同じ
時間のエッチング（１００％オーバーエッチング）を施
すことが一般的である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
キャパシタおよびこれを用いた半導体装置では、塩酸溶
液によりプロセス膜形成前処理する際に、高誘電体膜よ
り溶出した不純物元素とアルカリ土類元素によりＦＥＴ
領域が汚染されていた。このため作製したＦＥＴの特性
は通常のＦＥＴに比べ劣っていた。また、高誘電体膜成
膜時の基板温度により基板リークが発生し、素子間に十
分な絶縁性を保つことができなかった。また作製したキ
ャパシタの下部電極は基板に接しているため、接地キャ
パシタとしてのみ使用可能であり回路設計上の自由度が
損なわれていた。また、上部電極と下部電極へのスルー
ホールをＨ(2) を含むガスによって反応性エッチングに
より形成する際、完全な開口を得るために下部電極まで
のエッチング時間に加えてほぼ同じ時間のエッチング
（１００％オーバーエッチング）を施すことが一般的で
ある。この場合、上部電極に対しては、２００〜４００
％のオーバーエッチングが生じており、イオンダメージ
および還元性のエッチングガスによって上部電極および
高誘電体膜にダメージが生じた。この結果、作製したＭ
ＩＭキャパシタのリーク電流は増加した。
キャパシタおよびこれを用いた半導体装置では、塩酸溶
液によりプロセス膜形成前処理する際に、高誘電体膜よ
り溶出した不純物元素とアルカリ土類元素によりＦＥＴ
領域が汚染されていた。このため作製したＦＥＴの特性
は通常のＦＥＴに比べ劣っていた。また、高誘電体膜成
膜時の基板温度により基板リークが発生し、素子間に十
分な絶縁性を保つことができなかった。また作製したキ
ャパシタの下部電極は基板に接しているため、接地キャ
パシタとしてのみ使用可能であり回路設計上の自由度が
損なわれていた。また、上部電極と下部電極へのスルー
ホールをＨ(2) を含むガスによって反応性エッチングに
より形成する際、完全な開口を得るために下部電極まで
のエッチング時間に加えてほぼ同じ時間のエッチング
（１００％オーバーエッチング）を施すことが一般的で
ある。この場合、上部電極に対しては、２００〜４００
％のオーバーエッチングが生じており、イオンダメージ
および還元性のエッチングガスによって上部電極および
高誘電体膜にダメージが生じた。この結果、作製したＭ
ＩＭキャパシタのリーク電流は増加した。
【０００５】本発明の目的は、誘電体膜に高誘電率膜を
用い、能動素子への汚染なく作製可能で、良好なリーク
特性を持つキャパシタを有する半導体装置およびその製
造方法に関するものである。
用い、能動素子への汚染なく作製可能で、良好なリーク
特性を持つキャパシタを有する半導体装置およびその製
造方法に関するものである。
【０００６】
【課題を解決するための手段】本発明は、半導体基板上
に下部電極、高誘電率膜、上部電極からなるキャパシタ
を形成する工程と、キャパシタンスの上部を絶縁膜で覆
う工程と、この絶縁膜を下部電極の外周よりも外側で除
去する工程と、この後に前処理を行いプロセス膜を形成
する工程と、このプロセス膜を用いて能動素子を作製す
る工程を有することを特徴とする半導体装置の製造方法
である。
に下部電極、高誘電率膜、上部電極からなるキャパシタ
を形成する工程と、キャパシタンスの上部を絶縁膜で覆
う工程と、この絶縁膜を下部電極の外周よりも外側で除
去する工程と、この後に前処理を行いプロセス膜を形成
する工程と、このプロセス膜を用いて能動素子を作製す
る工程を有することを特徴とする半導体装置の製造方法
である。
【０００７】本発明は、半導体基板上の、下部電極、高
誘電率膜、上部電極からなるキャパシタであって、下部
電極と半導体基板との間には第一の絶縁膜があり、キャ
パシタの上部は第二の絶縁膜で覆われており、第一およ
び第二の絶縁膜はいずれも下部電極の外周よりも外側で
除去されていることを特徴とする半導体装置である。
誘電率膜、上部電極からなるキャパシタであって、下部
電極と半導体基板との間には第一の絶縁膜があり、キャ
パシタの上部は第二の絶縁膜で覆われており、第一およ
び第二の絶縁膜はいずれも下部電極の外周よりも外側で
除去されていることを特徴とする半導体装置である。
【０００８】本発明は、半導体基板上の、下部電極、高
誘電率膜、上部電極からなるキャパシタであって、下部
電極と半導体基板との間には第一の絶縁膜があり、キャ
パシタの上部はＳｉＮ(2) 膜で覆われており、第一およ
びＳｉＮ(2)膜はいずれも下部電極の外周よりも外側で
除去されていることを特徴とする半導体装置である。
誘電率膜、上部電極からなるキャパシタであって、下部
電極と半導体基板との間には第一の絶縁膜があり、キャ
パシタの上部はＳｉＮ(2) 膜で覆われており、第一およ
びＳｉＮ(2)膜はいずれも下部電極の外周よりも外側で
除去されていることを特徴とする半導体装置である。
【０００９】本発明は 半導体基板上に第一の絶縁膜を
形成する工程と、下部電極、高誘電率膜、上部電極から
なるキャパシタを形成する工程と、キャパシタの上部を
第二の絶縁膜で覆う工程と、第一および第二の絶縁膜を
下部電極の外周よりも外側で除去する工程と、この後に
前処理を行いプロセス膜を形成する工程と、このプロセ
ス膜を用いて能動素子を作製する工程を有することを特
徴とする半導体装置の製造方法である。
形成する工程と、下部電極、高誘電率膜、上部電極から
なるキャパシタを形成する工程と、キャパシタの上部を
第二の絶縁膜で覆う工程と、第一および第二の絶縁膜を
下部電極の外周よりも外側で除去する工程と、この後に
前処理を行いプロセス膜を形成する工程と、このプロセ
ス膜を用いて能動素子を作製する工程を有することを特
徴とする半導体装置の製造方法である。
【００１０】本発明は、半導体基板上の、下部電極、高
誘電率膜、上部電極からなるキャパシタであって、下部
電極と半導体基板との間には第一の絶縁膜があり、キャ
パシタの上部は第二の絶縁膜および第三の絶縁膜で覆わ
れており、第二の絶縁膜はＳｉＮ(x) 膜であり、第三の
絶縁膜はＳｉＯ(2) であり、第一および第二の絶縁膜は
いずれも下部電極の外周よりも外側で除去されているこ
とを特徴とする半導体装置である。
誘電率膜、上部電極からなるキャパシタであって、下部
電極と半導体基板との間には第一の絶縁膜があり、キャ
パシタの上部は第二の絶縁膜および第三の絶縁膜で覆わ
れており、第二の絶縁膜はＳｉＮ(x) 膜であり、第三の
絶縁膜はＳｉＯ(2) であり、第一および第二の絶縁膜は
いずれも下部電極の外周よりも外側で除去されているこ
とを特徴とする半導体装置である。
【００１１】本発明は、半導体基板上に、下部電極、高
誘電率膜および上部電極からなるキャパシタと、このキ
ャパシタの上の層間絶縁膜を持ち、この層間絶縁膜を通
して上部電極および下部電極へのスルーホールを持つ半
導体装置において、上部電極へのスルーホール開口のた
めのオーバーエッチング量を３０％以内とする工程と、
下部電極へのスルーホールを開口する工程を有すること
を特徴とする半導体装置の製造方法である。
誘電率膜および上部電極からなるキャパシタと、このキ
ャパシタの上の層間絶縁膜を持ち、この層間絶縁膜を通
して上部電極および下部電極へのスルーホールを持つ半
導体装置において、上部電極へのスルーホール開口のた
めのオーバーエッチング量を３０％以内とする工程と、
下部電極へのスルーホールを開口する工程を有すること
を特徴とする半導体装置の製造方法である。
【００１２】本発明は、半導体基板上に、下部電極、高
誘電率膜および上部電極からなるキャパシタと、このキ
ャパシタ上部にＳｉＮ(x) 膜よりなる第一の層間絶縁膜
と、その上にＳｉＯ(2) よりなる第二の層間絶縁膜を持
ち、これらの層間絶縁膜を通して上部電極および下部電
極へのスルーホールを持つ半導体装置において、第二の
層間絶縁膜をＨ(2) を含む還元性ガスによって開口する
工程と、第一の層間絶縁膜をＯ(2) を含む酸化性ガスに
よって開口する工程を有することを特徴とする半導体装
置の製造方法である。
誘電率膜および上部電極からなるキャパシタと、このキ
ャパシタ上部にＳｉＮ(x) 膜よりなる第一の層間絶縁膜
と、その上にＳｉＯ(2) よりなる第二の層間絶縁膜を持
ち、これらの層間絶縁膜を通して上部電極および下部電
極へのスルーホールを持つ半導体装置において、第二の
層間絶縁膜をＨ(2) を含む還元性ガスによって開口する
工程と、第一の層間絶縁膜をＯ(2) を含む酸化性ガスに
よって開口する工程を有することを特徴とする半導体装
置の製造方法である。
【００１３】本発明は、半導体基板上に、第一の絶縁膜
と、この第一の絶縁膜の上に下部電極、高誘電率膜およ
び上部電極からなるキャパシタと、このキャパシタ上部
にＳｉＮ(x) よりなる第二の絶縁膜と、その上にＳｉＯ
(2) よりなる第三の絶縁膜を持ち、第二および第三の絶
縁膜を通して上部電極および下部電極へのスルーホール
を持つ半導体装置において、第三の絶縁膜をＨ(2) を含
む還元性ガスによって開口する工程と、第二の絶縁膜を
Ｏ(2) を含む酸化性ガスによって開口する工程を有する
ことを特徴とする半導体装置の製造方法である。
と、この第一の絶縁膜の上に下部電極、高誘電率膜およ
び上部電極からなるキャパシタと、このキャパシタ上部
にＳｉＮ(x) よりなる第二の絶縁膜と、その上にＳｉＯ
(2) よりなる第三の絶縁膜を持ち、第二および第三の絶
縁膜を通して上部電極および下部電極へのスルーホール
を持つ半導体装置において、第三の絶縁膜をＨ(2) を含
む還元性ガスによって開口する工程と、第二の絶縁膜を
Ｏ(2) を含む酸化性ガスによって開口する工程を有する
ことを特徴とする半導体装置の製造方法である。
【００１４】
【００１５】（作用）作製後のＭＩＭキャパシタを酸化
膜または窒化膜でカバーし、キャパシタおよびその周辺
に膜を残し他の部分を除去する。ＭＩＭキャパシタは絶
縁膜中に閉じこめられた構造とすることによって、塩酸
溶液によるプロセス膜形成前処理時に、高誘電体膜から
の不純物元素とアルカリ土類元素の溶出を防ぐことがで
きる。この後にＦＥＴを作製することによって、良好な
ＦＥＴを作製できる。
膜または窒化膜でカバーし、キャパシタおよびその周辺
に膜を残し他の部分を除去する。ＭＩＭキャパシタは絶
縁膜中に閉じこめられた構造とすることによって、塩酸
溶液によるプロセス膜形成前処理時に、高誘電体膜から
の不純物元素とアルカリ土類元素の溶出を防ぐことがで
きる。この後にＦＥＴを作製することによって、良好な
ＦＥＴを作製できる。
【００１６】また、半導体基板と下部電極の間に絶縁膜
が存在することによって、高誘電率膜成膜時に発生する
基板リークの影響を防ぐことができる。また、半導体基
板と下部電極の間に絶縁膜が存在することによって、キ
ャパシタを接地キャパシタ以外の使用、例えば整合用キ
ャパシタとしての使用や段間キャパシタとしての使用な
ど様々な回路への使用が可能となる。
が存在することによって、高誘電率膜成膜時に発生する
基板リークの影響を防ぐことができる。また、半導体基
板と下部電極の間に絶縁膜が存在することによって、キ
ャパシタを接地キャパシタ以外の使用、例えば整合用キ
ャパシタとしての使用や段間キャパシタとしての使用な
ど様々な回路への使用が可能となる。
【００１７】また、上部電極と下部電極へのスルーホー
ルを２回に分け別個に開口することによって、上部電極
開口時のオーバーエッチング量を３０％以内とすること
ができ、イオンダメージおよび還元ダメージを減少させ
ることができる。
ルを２回に分け別個に開口することによって、上部電極
開口時のオーバーエッチング量を３０％以内とすること
ができ、イオンダメージおよび還元ダメージを減少させ
ることができる。
【００１８】また、ＭＩＭキャパシタ上にＳｉＮ(x) 膜
を配した後に、ＳｉＯ(2) 層間酸化膜を形成した。Ｓｉ
Ｏ(2) は還元性のエッチングガスでのみ反応性エッチン
グ可能だが、ＳｉＮ(x) は酸化性のガス（ＣＦ(4) ＋Ｏ
(2) 等）でもエッチング可能である。従って、層間酸化
膜を還元性ガスで、保護膜のＳｉＮ(x) を酸化性ガスで
エッチングすることにより、高誘電体膜にダメージを与
えることなく上部電極へのスルーホール開口が可能であ
る。
を配した後に、ＳｉＯ(2) 層間酸化膜を形成した。Ｓｉ
Ｏ(2) は還元性のエッチングガスでのみ反応性エッチン
グ可能だが、ＳｉＮ(x) は酸化性のガス（ＣＦ(4) ＋Ｏ
(2) 等）でもエッチング可能である。従って、層間酸化
膜を還元性ガスで、保護膜のＳｉＮ(x) を酸化性ガスで
エッチングすることにより、高誘電体膜にダメージを与
えることなく上部電極へのスルーホール開口が可能であ
る。
【００１９】また、キャパシタのリーク電流を決定する
のは上部電極と下部電極に挟まれた高誘電体である。こ
のため上部電極をＭＩＭキャパシタから離れた位置まで
引き出してコンタクトのためのパッドを形成し、上部電
極へのスルーホールはこのパッド上に開口することによ
り、上部電極と下部電極に挟まれた高誘電体はイオンダ
メージまたは還元性のエッチングガスによるダメージを
受けない。
のは上部電極と下部電極に挟まれた高誘電体である。こ
のため上部電極をＭＩＭキャパシタから離れた位置まで
引き出してコンタクトのためのパッドを形成し、上部電
極へのスルーホールはこのパッド上に開口することによ
り、上部電極と下部電極に挟まれた高誘電体はイオンダ
メージまたは還元性のエッチングガスによるダメージを
受けない。
【００２０】
【発明の実施の形態】本発明の実施例を説明する。実施
例１は請求項１記載の発明の実施例である。実施例２は
請求項２および請求項４記載の発明の実施例である。実
施例３は請求項３および請求項４記載の発明の実施例で
ある。実施例４は請求項３および請求項４記載の発明の
実施例である。実施例５は請求項５および請求項６記載
の発明の実施例である。実施例６は請求項５および請求
項７および請求項８記載の発明の実施例である。実施例
７は請求項９記載の発明の実施例である。実施例８は請
求項９記載の発明の実施例である。
例１は請求項１記載の発明の実施例である。実施例２は
請求項２および請求項４記載の発明の実施例である。実
施例３は請求項３および請求項４記載の発明の実施例で
ある。実施例４は請求項３および請求項４記載の発明の
実施例である。実施例５は請求項５および請求項６記載
の発明の実施例である。実施例６は請求項５および請求
項７および請求項８記載の発明の実施例である。実施例
７は請求項９記載の発明の実施例である。実施例８は請
求項９記載の発明の実施例である。
【００２１】
【実施例１】図１は請求項１に示した本発明の実施例を
示す各工程ごとの断面図である。ＧａＡｓ基板１１１上
にＰｔ（７０ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎ
ｍ）／Ｔｉ（２０ｎｍ）よりなる下部電極１１３、膜厚
２００ｎｍの高誘電率ＳｒＴｉＯ(3) 膜１１４、膜厚７
０ｎｍのＰｔよりなる上部電極１１５を順次スパッタ成
膜し、イオンミリングにより上から順に加工してキャパ
シタを形成した（図１（ａ））。ＳｒＴｉＯ(3) 膜１１
３の成膜温度は３２０℃であった。このキャパシタの上
に膜厚１００ｎｍであるＳｉＯ(2) 膜１１６を常圧ＣＶ
Ｄ法によって形成した（図１（ｂ））。
示す各工程ごとの断面図である。ＧａＡｓ基板１１１上
にＰｔ（７０ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎ
ｍ）／Ｔｉ（２０ｎｍ）よりなる下部電極１１３、膜厚
２００ｎｍの高誘電率ＳｒＴｉＯ(3) 膜１１４、膜厚７
０ｎｍのＰｔよりなる上部電極１１５を順次スパッタ成
膜し、イオンミリングにより上から順に加工してキャパ
シタを形成した（図１（ａ））。ＳｒＴｉＯ(3) 膜１１
３の成膜温度は３２０℃であった。このキャパシタの上
に膜厚１００ｎｍであるＳｉＯ(2) 膜１１６を常圧ＣＶ
Ｄ法によって形成した（図１（ｂ））。
【００２２】この後、フォトレジストをマスクとしてＳ
ｉＯ(2) 膜１１６を下部電極１１３の外周から５μｍ外
側までを残しウェットエッチングにより除去した（図１
（ｃ））。この後、塩酸：水＝１：１溶液にて半導体表
面を表面処理した後、低圧−ＣＶＤ法にてＦＥＴ作製の
ためのプロセス酸化膜１１７を形成した（図１
（ｄ））。このプロセス酸化膜１１７を用いてゲート形
成、オーミック形成を行い、ＦＥＴ１２２を形成した
（図１（ｅ））。
ｉＯ(2) 膜１１６を下部電極１１３の外周から５μｍ外
側までを残しウェットエッチングにより除去した（図１
（ｃ））。この後、塩酸：水＝１：１溶液にて半導体表
面を表面処理した後、低圧−ＣＶＤ法にてＦＥＴ作製の
ためのプロセス酸化膜１１７を形成した（図１
（ｄ））。このプロセス酸化膜１１７を用いてゲート形
成、オーミック形成を行い、ＦＥＴ１２２を形成した
（図１（ｅ））。
【００２３】この後、作製したＦＥＴのドレイン電流−
電圧測定を行った。プロセス膜１１７の成膜前処理の
際、キャパシタはＳｉＯ(2) 膜に覆われているため、Ｓ
ｒＴｉＯ(3) 中のＳｒ元素や不純物元素が溶出すること
はなく、ＦＥＴ領域を汚染することはなかった。作製し
たＦＥＴ１２２は通常のＦＥＴと同等の特性を示した。
作製したＦＥＴは最大ドレイン電流密度は６３０ｍＡ／
ｍｍ、最大ドレインコンダクタンスは３４０ｍＳ／ｍｍ
と良好な特性を示した。一方従来の半導体装置では、溶
出したＳｒ元素および不純物元素がＧａＡｓ基板中に深
い準位を形成し、最大ドレイン電流密度および最大ドレ
インコンダクタンスを５〜５０％低下させた。
電圧測定を行った。プロセス膜１１７の成膜前処理の
際、キャパシタはＳｉＯ(2) 膜に覆われているため、Ｓ
ｒＴｉＯ(3) 中のＳｒ元素や不純物元素が溶出すること
はなく、ＦＥＴ領域を汚染することはなかった。作製し
たＦＥＴ１２２は通常のＦＥＴと同等の特性を示した。
作製したＦＥＴは最大ドレイン電流密度は６３０ｍＡ／
ｍｍ、最大ドレインコンダクタンスは３４０ｍＳ／ｍｍ
と良好な特性を示した。一方従来の半導体装置では、溶
出したＳｒ元素および不純物元素がＧａＡｓ基板中に深
い準位を形成し、最大ドレイン電流密度および最大ドレ
インコンダクタンスを５〜５０％低下させた。
【００２４】本実施例の半導体基板をＩｎＰ基板、Ｓｉ
基板としても同様に良好な特性のＦＥＴを得ることがで
きる。また、本実施例の高誘電率膜をＢａＴｉＯ(3) 、
（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、ＰｂＴｉ
Ｏ(3)、Ｐｂ（Ｚｒ(x) ，Ｔｉ(1-x)）Ｏ(3) 、ＳｒＢｉ
(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良好な特
性のＦＥＴを得ることができる。
基板としても同様に良好な特性のＦＥＴを得ることがで
きる。また、本実施例の高誘電率膜をＢａＴｉＯ(3) 、
（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、ＰｂＴｉ
Ｏ(3)、Ｐｂ（Ｚｒ(x) ，Ｔｉ(1-x)）Ｏ(3) 、ＳｒＢｉ
(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良好な特
性のＦＥＴを得ることができる。
【００２５】
【実施例２】図２は本発明の請求項２および請求項４の
実施例を示す各工程ごとの断面図である。ＧａＡｓ基板
２１１上に膜厚１００ｎｍのＳｉＯ(2) 膜２１２を低圧
ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０ｎｍ）／
Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ（２０ｎ
ｍ）よりなる下部電極２１３、膜厚２００ｎｍの高誘電
率ＳｒＴｉＯ(3) 膜２１４、膜厚７０ｎｍのＰｔよりな
る上部電極２１５を順次スパッタ成膜し、イオンミリン
グにより上から順に加工し、ＭＩＭ構造のキャパシタを
作製した（図２（ａ））。ＳｒＴｉＯ(3) 膜２１４の成
膜温度は４５０℃であった。このキャパシタの上に膜厚
１００ｎｍである第二のＳｉＯ(2) 膜２１６を常圧ＣＶ
Ｄ法によって形成した（図２（ｂ））。
実施例を示す各工程ごとの断面図である。ＧａＡｓ基板
２１１上に膜厚１００ｎｍのＳｉＯ(2) 膜２１２を低圧
ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０ｎｍ）／
Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ（２０ｎ
ｍ）よりなる下部電極２１３、膜厚２００ｎｍの高誘電
率ＳｒＴｉＯ(3) 膜２１４、膜厚７０ｎｍのＰｔよりな
る上部電極２１５を順次スパッタ成膜し、イオンミリン
グにより上から順に加工し、ＭＩＭ構造のキャパシタを
作製した（図２（ａ））。ＳｒＴｉＯ(3) 膜２１４の成
膜温度は４５０℃であった。このキャパシタの上に膜厚
１００ｎｍである第二のＳｉＯ(2) 膜２１６を常圧ＣＶ
Ｄ法によって形成した（図２（ｂ））。
【００２６】この後、フォトレジストをマスクとして第
二のＳｉＯ(2) 膜２１６とＳｉＯ(2 ) 膜２１２を下部電
極２１３の外周から５μｍ外側までを残してウェットエ
ッチングにより除去した（図２（ｃ））。この後、塩
酸：水＝１：１溶液にて半導体表面を表面処理した後、
低圧ＣＶＤ法にてＦＥＴ作製のためのプロセス酸化膜２
１７を形成した（図２（ｄ））。こうして、このプロセ
ス酸化膜２１７を用いてゲート形成、オーミック形成を
行い、ＦＥＴ２２１を形成した（図２（ｅ））。こうし
て、請求項２の半導体装置が作製された。
二のＳｉＯ(2) 膜２１６とＳｉＯ(2 ) 膜２１２を下部電
極２１３の外周から５μｍ外側までを残してウェットエ
ッチングにより除去した（図２（ｃ））。この後、塩
酸：水＝１：１溶液にて半導体表面を表面処理した後、
低圧ＣＶＤ法にてＦＥＴ作製のためのプロセス酸化膜２
１７を形成した（図２（ｄ））。こうして、このプロセ
ス酸化膜２１７を用いてゲート形成、オーミック形成を
行い、ＦＥＴ２２１を形成した（図２（ｅ））。こうし
て、請求項２の半導体装置が作製された。
【００２７】この後、作製したＦＥＴのドレイン電流−
電圧特性を測定した。プロセス酸化膜２１７の成膜前処
理の際、キャパシタは絶縁膜に覆われているため、Ｓｒ
ＴｉＯ(3) 中のＳｒ元素や不純物元素が溶出することは
なく、ＦＥＴ領域を汚染することはなかった。作製した
ＦＥＴは最大ドレイン電流密度は６３０ｍＡ／ｍｍ、最
大ドレインコンダクタンスは３４０ｍＳ／ｍｍと良好な
特性を示した。一方、従来の半導体装置では、溶出した
Ｓｒ元素および不純物元素がＧａＡｓ基板中に深い準位
を形成し、最大ドレイン電流密度および最大ドレインコ
ンダクタンスを５〜５０％低下させた。本半導体装置で
は、キャパシタ下の絶縁膜により、ＳｒＴｉＯ(3) 成膜
時に発生する基板リークの影響を受けることがないた
め、素子間の絶縁性は十分に保たれていた。また、作製
したキャパシタの下部電極が基板に接していないため、
接地キャパシタ以外の用途にも使用可能となり、回路使
用の際、キャパシタ用途の自由度を増すことができる。
電圧特性を測定した。プロセス酸化膜２１７の成膜前処
理の際、キャパシタは絶縁膜に覆われているため、Ｓｒ
ＴｉＯ(3) 中のＳｒ元素や不純物元素が溶出することは
なく、ＦＥＴ領域を汚染することはなかった。作製した
ＦＥＴは最大ドレイン電流密度は６３０ｍＡ／ｍｍ、最
大ドレインコンダクタンスは３４０ｍＳ／ｍｍと良好な
特性を示した。一方、従来の半導体装置では、溶出した
Ｓｒ元素および不純物元素がＧａＡｓ基板中に深い準位
を形成し、最大ドレイン電流密度および最大ドレインコ
ンダクタンスを５〜５０％低下させた。本半導体装置で
は、キャパシタ下の絶縁膜により、ＳｒＴｉＯ(3) 成膜
時に発生する基板リークの影響を受けることがないた
め、素子間の絶縁性は十分に保たれていた。また、作製
したキャパシタの下部電極が基板に接していないため、
接地キャパシタ以外の用途にも使用可能となり、回路使
用の際、キャパシタ用途の自由度を増すことができる。
【００２８】本実施例は半導体基板をＩｎＰ基板、Ｓｉ
基板としても同様に良好な特性のＦＥＴを得ることがで
きる。また、本実施例の高誘電率膜をＢａＴｉＯ(3) 、
（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、ＰｂＴｉＯ
(3) 、Ｐｂ（Ｚｒ(x) ，Ｔｉ(1-x)）Ｏ(3) 、ＳｒＢｉ
(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良好な特
性のＦＥＴを得ることができる。
基板としても同様に良好な特性のＦＥＴを得ることがで
きる。また、本実施例の高誘電率膜をＢａＴｉＯ(3) 、
（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、ＰｂＴｉＯ
(3) 、Ｐｂ（Ｚｒ(x) ，Ｔｉ(1-x)）Ｏ(3) 、ＳｒＢｉ
(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良好な特
性のＦＥＴを得ることができる。
【００２９】
【実施例３】図２は本発明の請求項３および請求項４の
実施例を示す各工程ごとの断面図である。ＧａＡｓ基板
３１１上に膜厚１００ｎｍのＳｉＯ(2) 膜３１２を低Ｃ
ＶＤ法にて成膜した。その上に、Ｐｔ（７０ｎｍ）／Ｔ
ｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ（２０ｎｍ）
よりなる下部電極３１３、膜厚３００ｎｍの高誘電率Ｓ
ｒＴｉＯ(3) 膜３１４、膜厚７０ｎｍのＰｔよりなる上
部電極３１５を順次スパッタ成膜し、イオンミリングに
より上から順に加工し、ＭＩＭ構造のキャパシタを作製
した（図３（ａ））。ＳｒＴｉＯ(3) 膜２１４の成膜温
度は４５０℃であった。このキャパシタの上に膜厚１０
０ｎｍであるＳｉＮ(x) 膜３１６をプラズマＣＶＤ法に
よって形成した（図３（ｂ））。
実施例を示す各工程ごとの断面図である。ＧａＡｓ基板
３１１上に膜厚１００ｎｍのＳｉＯ(2) 膜３１２を低Ｃ
ＶＤ法にて成膜した。その上に、Ｐｔ（７０ｎｍ）／Ｔ
ｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ（２０ｎｍ）
よりなる下部電極３１３、膜厚３００ｎｍの高誘電率Ｓ
ｒＴｉＯ(3) 膜３１４、膜厚７０ｎｍのＰｔよりなる上
部電極３１５を順次スパッタ成膜し、イオンミリングに
より上から順に加工し、ＭＩＭ構造のキャパシタを作製
した（図３（ａ））。ＳｒＴｉＯ(3) 膜２１４の成膜温
度は４５０℃であった。このキャパシタの上に膜厚１０
０ｎｍであるＳｉＮ(x) 膜３１６をプラズマＣＶＤ法に
よって形成した（図３（ｂ））。
【００３０】この後、フォトレジストをマスクとしてＳ
ｉＯ(x) 膜３１６とＳｉＯ(2) 膜３１２を下部電極３１
３の外周から５μｍ外側までを残してウェットエッチン
グにより除去した（図３（ｃ））。この後、塩酸：水＝
１：１溶液にて半導体表面を表面処理した後、低圧ＣＶ
Ｄ法にてＦＥＴ作製のためのプロセス酸化膜３１７を形
成した（図３（ｄ））。このプロセス酸化膜３１７を用
いてゲート形成、オーミック形成を行い、ＦＥＴ３２１
を形成した（図３（ｅ））。こうして、請求項３の半導
体装置が作製された。
ｉＯ(x) 膜３１６とＳｉＯ(2) 膜３１２を下部電極３１
３の外周から５μｍ外側までを残してウェットエッチン
グにより除去した（図３（ｃ））。この後、塩酸：水＝
１：１溶液にて半導体表面を表面処理した後、低圧ＣＶ
Ｄ法にてＦＥＴ作製のためのプロセス酸化膜３１７を形
成した（図３（ｄ））。このプロセス酸化膜３１７を用
いてゲート形成、オーミック形成を行い、ＦＥＴ３２１
を形成した（図３（ｅ））。こうして、請求項３の半導
体装置が作製された。
【００３１】この後、作製したＦＥＴのドレイン電流−
電圧特性を測定した。プロセス酸化膜３１７の成膜前処
理の際、キャパシタはＳｉＮ(x) 膜３１６に覆われてい
るため、ＳｒＴｉＯ(3) 中のＳｒ元素や不純物元素が溶
出することはなく、ＦＥＴ領域を汚染することはなかっ
た。作製したＦＥＴは最大ドレイン電流密度は６３０ｍ
Ａ／ｍｍ、最大ドレインコンダクタンスは３４０ｍＳ／
ｍｍと良好な特性を示した。一方、従来の半導体装置で
は、溶出したＳｒ元素および不純物元素がＧａＡｓ基板
中に深い準位を形成し、最大ドレイン電流密度および最
大ドレインコンダクタンスを５〜５０％低下させた。ま
た、ＳｉＮ(x) 膜を加工することによって、加工しない
場合に比べ基板に与えるＳｉＮ(x) 膜のストレスを小さ
くすることができた。また、キャパシタ下の絶縁膜によ
り、ＳｒＴｉＯ(3) 成膜時に発生する基板リークの影響
を受けることがないため、素子間の絶縁性は十分に保た
れていた。また、作製したキャパシタの下部電極は基板
に接しておらず、接地キャパシタ以外の用途にも使用可
能となり、回路使用の際、キャパシタ用途の自由度を増
すことができた。
電圧特性を測定した。プロセス酸化膜３１７の成膜前処
理の際、キャパシタはＳｉＮ(x) 膜３１６に覆われてい
るため、ＳｒＴｉＯ(3) 中のＳｒ元素や不純物元素が溶
出することはなく、ＦＥＴ領域を汚染することはなかっ
た。作製したＦＥＴは最大ドレイン電流密度は６３０ｍ
Ａ／ｍｍ、最大ドレインコンダクタンスは３４０ｍＳ／
ｍｍと良好な特性を示した。一方、従来の半導体装置で
は、溶出したＳｒ元素および不純物元素がＧａＡｓ基板
中に深い準位を形成し、最大ドレイン電流密度および最
大ドレインコンダクタンスを５〜５０％低下させた。ま
た、ＳｉＮ(x) 膜を加工することによって、加工しない
場合に比べ基板に与えるＳｉＮ(x) 膜のストレスを小さ
くすることができた。また、キャパシタ下の絶縁膜によ
り、ＳｒＴｉＯ(3) 成膜時に発生する基板リークの影響
を受けることがないため、素子間の絶縁性は十分に保た
れていた。また、作製したキャパシタの下部電極は基板
に接しておらず、接地キャパシタ以外の用途にも使用可
能となり、回路使用の際、キャパシタ用途の自由度を増
すことができた。
【００３２】本実施例の半導体基板をＩｎＰ基板、Ｓｉ
基板としても同様に良好な特性のＦＥＴ、トランジスタ
を得ることができる。また、本実施例の高誘電率膜をＢ
ａＴｉＯ(3) 、ＰｂＴｉＯ(3) としても同様に良好な特
性のＦＥＴを得ることができる。
基板としても同様に良好な特性のＦＥＴ、トランジスタ
を得ることができる。また、本実施例の高誘電率膜をＢ
ａＴｉＯ(3) 、ＰｂＴｉＯ(3) としても同様に良好な特
性のＦＥＴを得ることができる。
【００３３】
【実施例４】図２は本発明の請求項３および請求項４の
実施例を示す各工程ごとの断面図である。ＧａＡｓ基板
４１１上に膜厚１００ｎｍのＳｉＯ(2) 膜４１２を低圧
ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０ｎｍ）／
Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ（２０ｎ
ｍ）よりなる下部電極４１３、膜厚３００ｎｍの高誘電
率（Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜４１４、膜
厚７０ｎｍのＰｔよりなる上部電極４１５を順次スパッ
タ形成した後、イオンミリングにより上部電極を加工し
た後、（Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜４１４
をふっ硝酸希釈溶液にてウェットエッチングした後、、
下部電極４１３をイオンミリングにより加工してＭＩＭ
構造のキャパシタを作製した（図４（ａ））。（Ｓｒ
(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜４１４の成膜温度は
５５０℃であった。このキャパシタの上に膜厚１００ｎ
ｍのＳｉＮ(x) 膜４１６をプラズマＣＶＤ法によって形
成した（図４（ｂ））。
実施例を示す各工程ごとの断面図である。ＧａＡｓ基板
４１１上に膜厚１００ｎｍのＳｉＯ(2) 膜４１２を低圧
ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０ｎｍ）／
Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ（２０ｎ
ｍ）よりなる下部電極４１３、膜厚３００ｎｍの高誘電
率（Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜４１４、膜
厚７０ｎｍのＰｔよりなる上部電極４１５を順次スパッ
タ形成した後、イオンミリングにより上部電極を加工し
た後、（Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜４１４
をふっ硝酸希釈溶液にてウェットエッチングした後、、
下部電極４１３をイオンミリングにより加工してＭＩＭ
構造のキャパシタを作製した（図４（ａ））。（Ｓｒ
(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜４１４の成膜温度は
５５０℃であった。このキャパシタの上に膜厚１００ｎ
ｍのＳｉＮ(x) 膜４１６をプラズマＣＶＤ法によって形
成した（図４（ｂ））。
【００３４】この後、フォトレジストをマスクとしてＳ
ｉＮ(x) 膜４１６とＳｉＯ(2) 膜４１２を下部電極４１
３の外周から５μｍ外側までを残してウェットエッチン
グにより除去した（図４（ｃ））。この後、塩酸：水＝
１：１溶液にて半導体表面を表面処理した後、低圧ＣＶ
Ｄ法にてＦＥＴ作製のためのプロセス酸化膜４１７を形
成した（図４（ｄ））。このプロセス酸化膜４１７を用
いてゲート形成、オーミック形成を行い、ＦＥＴ４２１
を形成した（図４（ｅ））。こうして、請求項３の半導
体装置が作製された。
ｉＮ(x) 膜４１６とＳｉＯ(2) 膜４１２を下部電極４１
３の外周から５μｍ外側までを残してウェットエッチン
グにより除去した（図４（ｃ））。この後、塩酸：水＝
１：１溶液にて半導体表面を表面処理した後、低圧ＣＶ
Ｄ法にてＦＥＴ作製のためのプロセス酸化膜４１７を形
成した（図４（ｄ））。このプロセス酸化膜４１７を用
いてゲート形成、オーミック形成を行い、ＦＥＴ４２１
を形成した（図４（ｅ））。こうして、請求項３の半導
体装置が作製された。
【００３５】この後、作製したＦＥＴのドレイン電流−
電圧特性を測定した。プロセス酸化膜４１７の成膜前処
理の際、キャパシタはＳｉＮ(x) 膜４１６に覆われてい
るため、（Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜４１
４中のＳｒ元素やＢａ元素、またはその他の不純物元素
が溶出することはなく、ＦＥＴ領域を汚染することはな
かった。作製したＦＥＴは最大ドレイン電流密度は６３
０ｍＡ／ｍｍ、最大ドレインコンダクタンスは３４０ｍ
Ｓ／ｍｍと良好な特性を示した。一方、従来の半導体装
置では、溶出したＳｒ元素および不純物元素がＧａＡｓ
基板中に深い準位を形成し、最大ドレイン電流密度およ
び最大ドレインコンダクタンスを５〜５０％低下させ
た。また、ＳｉＮ(x) 膜を加工することによって、加工
しない場合に比べ基板に与えるＳｉＮ(x) 膜４１６の膜
ストレスを小さくすることができた。また、キャパシタ
下の絶縁膜により、（Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ
(3) 成膜時に発生する基板リークの影響を受けることが
ないため、素子間の絶縁性は十分に保たれていた。ま
た、作製したキャパシタの下部電極は基板に接しておら
ず、接地キャパシタ以外の用途にも使用可能となり、回
路使用の際、キャパシタ用途の自由度を増すことができ
た。
電圧特性を測定した。プロセス酸化膜４１７の成膜前処
理の際、キャパシタはＳｉＮ(x) 膜４１６に覆われてい
るため、（Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜４１
４中のＳｒ元素やＢａ元素、またはその他の不純物元素
が溶出することはなく、ＦＥＴ領域を汚染することはな
かった。作製したＦＥＴは最大ドレイン電流密度は６３
０ｍＡ／ｍｍ、最大ドレインコンダクタンスは３４０ｍ
Ｓ／ｍｍと良好な特性を示した。一方、従来の半導体装
置では、溶出したＳｒ元素および不純物元素がＧａＡｓ
基板中に深い準位を形成し、最大ドレイン電流密度およ
び最大ドレインコンダクタンスを５〜５０％低下させ
た。また、ＳｉＮ(x) 膜を加工することによって、加工
しない場合に比べ基板に与えるＳｉＮ(x) 膜４１６の膜
ストレスを小さくすることができた。また、キャパシタ
下の絶縁膜により、（Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ
(3) 成膜時に発生する基板リークの影響を受けることが
ないため、素子間の絶縁性は十分に保たれていた。ま
た、作製したキャパシタの下部電極は基板に接しておら
ず、接地キャパシタ以外の用途にも使用可能となり、回
路使用の際、キャパシタ用途の自由度を増すことができ
た。
【００３６】本実施例の半導体基板をＩｎＰ基板、Ｓｉ
基板としても同様に良好な特性のＦＥＴ、トランジスタ
を得ることができる。また、本実施例の高誘電率膜をＰ
ｂ（Ｚｒ(x) ，Ｔｉ(1-x) ）Ｏ(3) 、ＳｒＢｉ(2) Ｔｉ
(2-x) Ｎｂ(x) Ｏ(9) としても同様に良好な特性のＦＥ
Ｔを得ることができる。
基板としても同様に良好な特性のＦＥＴ、トランジスタ
を得ることができる。また、本実施例の高誘電率膜をＰ
ｂ（Ｚｒ(x) ，Ｔｉ(1-x) ）Ｏ(3) 、ＳｒＢｉ(2) Ｔｉ
(2-x) Ｎｂ(x) Ｏ(9) としても同様に良好な特性のＦＥ
Ｔを得ることができる。
【００３７】
【実施例５】図５は、本発明に請求項５、請求項６の実
施例を表す半導体装置の各工程ごとの断面図である。Ｇ
ａＡｓ基板５１１上に膜厚１００ｎｍのＳｉＯ(2) 膜５
１２を低ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０
ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ
（２０ｎｍ）よりなる下部電極５１３、膜厚３００ｎｍ
の高誘電率ＳｒＴｉＯ(3) 膜５１４、膜厚１００ｎｍの
Ｐｔよりなる上部電極５１５を順次スパッタ成膜し、イ
オンミリングにより上から順に加工してキャパシタを形
成した（図５（ａ））。ＳｒＴｉＯ(3) 膜５１４の成膜
温度は４５０℃であった。このキャパシタの上に膜厚２
５０ｎｍであるＳｉＮ(x) 膜５１６をプラズマＣＶＤ法
によって形成した。この後、プラズマＣＶＤ法にてＳｉ
Ｏ(2) 層間膜５１７を形成し、エッチバックにより平坦
化した（図５（ｂ））。
施例を表す半導体装置の各工程ごとの断面図である。Ｇ
ａＡｓ基板５１１上に膜厚１００ｎｍのＳｉＯ(2) 膜５
１２を低ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０
ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ
（２０ｎｍ）よりなる下部電極５１３、膜厚３００ｎｍ
の高誘電率ＳｒＴｉＯ(3) 膜５１４、膜厚１００ｎｍの
Ｐｔよりなる上部電極５１５を順次スパッタ成膜し、イ
オンミリングにより上から順に加工してキャパシタを形
成した（図５（ａ））。ＳｒＴｉＯ(3) 膜５１４の成膜
温度は４５０℃であった。このキャパシタの上に膜厚２
５０ｎｍであるＳｉＮ(x) 膜５１６をプラズマＣＶＤ法
によって形成した。この後、プラズマＣＶＤ法にてＳｉ
Ｏ(2) 層間膜５１７を形成し、エッチバックにより平坦
化した（図５（ｂ））。
【００３８】フォトレジスト５１８をマスクとして上部
電極へのスルーホール５１９をＣＨＦ(3) ガスおよびＨ
(2) ガスを用いた反応性イオンエッチングにより形成し
た。エッチング時間は３６分であり、これは表面から上
部電極５１５までのエッチング時間＋３０％のオーバー
エッチング時間であった（図５（ｃ））。この後、第二
のフォトレジスト５２０をマスクとして下部電極へスル
ーホール５２１をＣＨＦ(3) ガスおよびＨ(2) ガスを用
いた反応性イオンエッチングにより形成し請求項５のキ
ャパシタを作製した。エッチング時間は８０分であり、
これは表面から下部電極５１３までのエッチング時間＋
１００％のオーバーエッチング時間であった（図５
（ｄ））。こうして請求項５のキャパシタが作製され
た。
電極へのスルーホール５１９をＣＨＦ(3) ガスおよびＨ
(2) ガスを用いた反応性イオンエッチングにより形成し
た。エッチング時間は３６分であり、これは表面から上
部電極５１５までのエッチング時間＋３０％のオーバー
エッチング時間であった（図５（ｃ））。この後、第二
のフォトレジスト５２０をマスクとして下部電極へスル
ーホール５２１をＣＨＦ(3) ガスおよびＨ(2) ガスを用
いた反応性イオンエッチングにより形成し請求項５のキ
ャパシタを作製した。エッチング時間は８０分であり、
これは表面から下部電極５１３までのエッチング時間＋
１００％のオーバーエッチング時間であった（図５
（ｄ））。こうして請求項５のキャパシタが作製され
た。
【００３９】この開口したスルーホールには金メッキの
配線５２５を施した（図５（ｅ））。このキャパシタの
電流−電圧特性を測定した。測定した電流−電圧特性を
図９に示す。作製したキャパシタのリーク電流密度は、
３．６×１０-5Ａ／ｃｍ2 （５Ｖ印加時）（図９の９０
１の曲線）と、上部電極へのスルーホールおよび下部電
極へのスルーホールを同時に開口する従来のキャパシタ
のリーク電流密度４．０×１０-3／Ａｃｍ2 （５Ｖ印加
時）（図９の９０９の曲線）に対し１／１００となって
いた。
配線５２５を施した（図５（ｅ））。このキャパシタの
電流−電圧特性を測定した。測定した電流−電圧特性を
図９に示す。作製したキャパシタのリーク電流密度は、
３．６×１０-5Ａ／ｃｍ2 （５Ｖ印加時）（図９の９０
１の曲線）と、上部電極へのスルーホールおよび下部電
極へのスルーホールを同時に開口する従来のキャパシタ
のリーク電流密度４．０×１０-3／Ａｃｍ2 （５Ｖ印加
時）（図９の９０９の曲線）に対し１／１００となって
いた。
【００４０】本実施例の半導体基板をＩｎＰ基板、Ｓｉ
基板としても同様に良好なリーク特性のキャパシタを得
ることができる。また、本実施例の高誘電率膜をＢａＴ
ｉＯ(3) 、（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、Ｐｂ
ＴｉＯ(3) 、Ｐｂ（Ｚｒ(x)，Ｔｉ(1-x) ）Ｏ(3) 、Ｓ
ｒＢｉ(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良
好なリーク特性のキャパシタを得ることができる。
基板としても同様に良好なリーク特性のキャパシタを得
ることができる。また、本実施例の高誘電率膜をＢａＴ
ｉＯ(3) 、（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、Ｐｂ
ＴｉＯ(3) 、Ｐｂ（Ｚｒ(x)，Ｔｉ(1-x) ）Ｏ(3) 、Ｓ
ｒＢｉ(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良
好なリーク特性のキャパシタを得ることができる。
【００４１】
【実施例６】図６は、本発明に請求項５、請求項７およ
び請求項８の実施例を表す半導体装置の各工程ごとの断
面図である。ＧａＡｓ基板６１１上に膜厚１００ｎｍの
ＳｉＯ(2) 膜６１２を低圧ＣＶＤ法にて成膜した。その
上に、Ｐｔ（７０ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７
０ｎｍ）／Ｔｉ（２０ｎｍ）よりなる下部電極６１３、
膜厚３００ｎｍの高誘電率ＳｒＴｉＯ(3) 膜６１４、膜
厚７０ｎｍのＰｔよりなる上部電極６１５を順次スパッ
タ成膜し、イオンミリングにより上から順に加工してキ
ャパシタを形成した。ＳｒＴｉＯ(3) 膜６１４の成膜温
度は４５０℃であった。このキャパシタの上に膜厚２５
０ｎｍであるＳｉＮ(x) 膜６１６をプラズマＣＶＤ法に
よって形成した。この後、プラズマＣＶＤ法にてＳｉＯ
(2) 層間膜６１７を形成し、エッチバックにより平坦化
した（図６（ａ））。
び請求項８の実施例を表す半導体装置の各工程ごとの断
面図である。ＧａＡｓ基板６１１上に膜厚１００ｎｍの
ＳｉＯ(2) 膜６１２を低圧ＣＶＤ法にて成膜した。その
上に、Ｐｔ（７０ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７
０ｎｍ）／Ｔｉ（２０ｎｍ）よりなる下部電極６１３、
膜厚３００ｎｍの高誘電率ＳｒＴｉＯ(3) 膜６１４、膜
厚７０ｎｍのＰｔよりなる上部電極６１５を順次スパッ
タ成膜し、イオンミリングにより上から順に加工してキ
ャパシタを形成した。ＳｒＴｉＯ(3) 膜６１４の成膜温
度は４５０℃であった。このキャパシタの上に膜厚２５
０ｎｍであるＳｉＮ(x) 膜６１６をプラズマＣＶＤ法に
よって形成した。この後、プラズマＣＶＤ法にてＳｉＯ
(2) 層間膜６１７を形成し、エッチバックにより平坦化
した（図６（ａ））。
【００４２】フォトレジスト６１８をマスクとして上部
電極へのスルーホール６１９を形成した。まず、ＳｉＯ
(2) 層間膜６１７をＣＨＦ(3) ガスおよびＨ(2) ガスを
用いた還元性ガスでエッチングした後（図６（ｂ））、
ＳｉＮ(x) 膜６１６をＣＦ(4 ) およびＯ(2) による酸化
性ガスでエッチングした（図６（ｃ））。
電極へのスルーホール６１９を形成した。まず、ＳｉＯ
(2) 層間膜６１７をＣＨＦ(3) ガスおよびＨ(2) ガスを
用いた還元性ガスでエッチングした後（図６（ｂ））、
ＳｉＮ(x) 膜６１６をＣＦ(4 ) およびＯ(2) による酸化
性ガスでエッチングした（図６（ｃ））。
【００４３】この後、第二のフォトレジスト６２０をマ
スクとして下部電極へスルーホール６２１をＣＨＦ(3)
ガスおよびＨ(2) ガスによりエッチング形成した（図６
（ｄ））。上部電極へのスルーホール６１９開口の際に
還元性ガスを用いなかったため、ＳｒＴｉＯ(3) ６１４
へのダメージは低減した。こうしてキャパシタが作製さ
れた。
スクとして下部電極へスルーホール６２１をＣＨＦ(3)
ガスおよびＨ(2) ガスによりエッチング形成した（図６
（ｄ））。上部電極へのスルーホール６１９開口の際に
還元性ガスを用いなかったため、ＳｒＴｉＯ(3) ６１４
へのダメージは低減した。こうしてキャパシタが作製さ
れた。
【００４４】開口したスルーホールには金メッキ（配線
金属６２５）を施した（図６（ｅ））。このキャパシタ
の電流−電圧特性を測定した。測定した電流−電圧特性
を従来キャパシタの特性と共に図９に示す。作製したキ
ャパシタのリーク電流密度は、１．６×１０-6Ａ／ｃｍ
2 （５Ｖ印加時）（図９の９０２）と、上部電極へのス
ルーホールおよび下部電極へのスルーホールを同時に開
口する従来のキャパシタのリーク電流密度４．０×１０
-3Ａ／ｃｍ2 （５Ｖ印加時）（図９の９０９）に対し１
／１０００となっていた。
金属６２５）を施した（図６（ｅ））。このキャパシタ
の電流−電圧特性を測定した。測定した電流−電圧特性
を従来キャパシタの特性と共に図９に示す。作製したキ
ャパシタのリーク電流密度は、１．６×１０-6Ａ／ｃｍ
2 （５Ｖ印加時）（図９の９０２）と、上部電極へのス
ルーホールおよび下部電極へのスルーホールを同時に開
口する従来のキャパシタのリーク電流密度４．０×１０
-3Ａ／ｃｍ2 （５Ｖ印加時）（図９の９０９）に対し１
／１０００となっていた。
【００４５】本実施例の半導体基板をＩｎＰ基板、Ｓｉ
基板としても同様に良好なリーク特性のキャパシタを得
ることができる。また、本実施例の高誘電率膜をＢａＴ
ｉＯ(3) 、（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、Ｐｂ
ＴｉＯ(3) 、Ｐｂ（Ｚｒ(x)，Ｔｉ(1-x) ）Ｏ(3) 、Ｓ
ｒＢｉ(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良
好なリーク特性のキャパシタを得ることができる。
基板としても同様に良好なリーク特性のキャパシタを得
ることができる。また、本実施例の高誘電率膜をＢａＴ
ｉＯ(3) 、（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、Ｐｂ
ＴｉＯ(3) 、Ｐｂ（Ｚｒ(x)，Ｔｉ(1-x) ）Ｏ(3) 、Ｓ
ｒＢｉ(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良
好なリーク特性のキャパシタを得ることができる。
【００４６】
【実施例７】図７は、参考例を表す断面図である。Ｇａ
Ａｓ基板７１１上に膜厚１００ｎｍのＳｉＯ(2) 膜７１
２を低圧ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０
ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ
（２０ｎｍ）よりなる下部電極７１３をスパッタ成膜し
た後、イオンミリングにより加工した。この後基板温度
４５０℃にて膜厚２００ｎｍの高誘電率ＳｒＴｉＯ(3)
膜７１４および膜厚７０ｎｍのＰｔ上部電極７１５を順
次スパッタ成膜した後、イオンミリにより加工してキャ
パシタを形成した。このとき上部電極７１５の加工にお
いて、ＳｒＴｉＯ(3) 膜７１４の上部にあってＭＩＭキ
ャパシタを構成する部分と、このＭＩＭキャパシタと電
気的に接続し、かつ配線のためのスルーホール用パット
となる部分を同時に形成した。
Ａｓ基板７１１上に膜厚１００ｎｍのＳｉＯ(2) 膜７１
２を低圧ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０
ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ
（２０ｎｍ）よりなる下部電極７１３をスパッタ成膜し
た後、イオンミリングにより加工した。この後基板温度
４５０℃にて膜厚２００ｎｍの高誘電率ＳｒＴｉＯ(3)
膜７１４および膜厚７０ｎｍのＰｔ上部電極７１５を順
次スパッタ成膜した後、イオンミリにより加工してキャ
パシタを形成した。このとき上部電極７１５の加工にお
いて、ＳｒＴｉＯ(3) 膜７１４の上部にあってＭＩＭキ
ャパシタを構成する部分と、このＭＩＭキャパシタと電
気的に接続し、かつ配線のためのスルーホール用パット
となる部分を同時に形成した。
【００４７】この後、プラズマＣＶＤ法にてＳｉＯ(2)
層間膜７１７を形成し、エッチバックにより平坦化し
た。フォトレジスト７１８をマスクとして上部電極への
スルーホール７１９および下部電極へスルーホール７２
１を同時に形成し、キャパシタを作製した。スルーホー
ル形成にはＣＨＦ(3) ガスおよびＨ(2)ガスによる反応
性エッチングを用いた。
層間膜７１７を形成し、エッチバックにより平坦化し
た。フォトレジスト７１８をマスクとして上部電極への
スルーホール７１９および下部電極へスルーホール７２
１を同時に形成し、キャパシタを作製した。スルーホー
ル形成にはＣＨＦ(3) ガスおよびＨ(2)ガスによる反応
性エッチングを用いた。
【００４８】上部電極へのスルーホール７１９は、下部
電極７１３、ＳｒＴｉＯ(3) 膜７１４、上部電極７１５
によって形成されるＭＩＭキャパシタ直上にはないた
め、開口の際の還元雰囲気がキャパシタのリーク特性に
影響を与えることはなかった。こうして開口したスルー
ホールには金メッキ（配線金属７２５）を施した。この
キャパシタの電流−電圧特性を測定した。作製したキャ
パシタのリーク電流密度は、１．６×１０-6Ａ／ｃｍ2
（５Ｖ印加時）と、上部電極へのスルーホールおよび下
部電極へのスルーホールを同時に開口する従来のキャパ
シタのリーク電流密度４．０×１０-3Ａ／ｃｍ2 （５Ｖ
印加時）（図９の９０９）に対し１／１０００となって
いた。
電極７１３、ＳｒＴｉＯ(3) 膜７１４、上部電極７１５
によって形成されるＭＩＭキャパシタ直上にはないた
め、開口の際の還元雰囲気がキャパシタのリーク特性に
影響を与えることはなかった。こうして開口したスルー
ホールには金メッキ（配線金属７２５）を施した。この
キャパシタの電流−電圧特性を測定した。作製したキャ
パシタのリーク電流密度は、１．６×１０-6Ａ／ｃｍ2
（５Ｖ印加時）と、上部電極へのスルーホールおよび下
部電極へのスルーホールを同時に開口する従来のキャパ
シタのリーク電流密度４．０×１０-3Ａ／ｃｍ2 （５Ｖ
印加時）（図９の９０９）に対し１／１０００となって
いた。
【００４９】本実施例の半導体基板をＩｎＰ基板、Ｓｉ
基板としても同様に良好なリーク特性のキャパシタを得
ることができる。また、本実施例の高誘電率膜をＢａＴ
ｉＯ(3) 、（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、Ｐｂ
ＴｉＯ(3) 、Ｐｂ（Ｚｒ(x)，Ｔｉ(1-x) ）Ｏ(3) 、Ｓ
ｒＢｉ(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良
好なリーク特性のキャパシタを得ることができる。
基板としても同様に良好なリーク特性のキャパシタを得
ることができる。また、本実施例の高誘電率膜をＢａＴ
ｉＯ(3) 、（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、Ｐｂ
ＴｉＯ(3) 、Ｐｂ（Ｚｒ(x)，Ｔｉ(1-x) ）Ｏ(3) 、Ｓ
ｒＢｉ(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良
好なリーク特性のキャパシタを得ることができる。
【００５０】
【実施例８】図８は、参考例を表す断面図である。Ｇａ
Ａｓ基板８１１上に膜厚１００ｎｍのＳｉＯ(2) 膜８１
２を低圧ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０
ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ
（２０ｎｍ）よりなる下部電極８１３をスパッタ成膜し
た後、イオンミリングにより加工した。この後の基板温
度４５０℃にて膜厚３００ｎｍの高誘電率ＳｒＴｉＯ
(3) 膜８１４をスパッタ成膜した後、イオンミリングに
よって加工した。
Ａｓ基板８１１上に膜厚１００ｎｍのＳｉＯ(2) 膜８１
２を低圧ＣＶＤ法にて成膜した。その上に、Ｐｔ（７０
ｎｍ）／Ｔｉ（２０ｎｍ）／Ｐｔ（７０ｎｍ）／Ｔｉ
（２０ｎｍ）よりなる下部電極８１３をスパッタ成膜し
た後、イオンミリングにより加工した。この後の基板温
度４５０℃にて膜厚３００ｎｍの高誘電率ＳｒＴｉＯ
(3) 膜８１４をスパッタ成膜した後、イオンミリングに
よって加工した。
【００５１】この上に低圧ＣＶＤ法によって、膜厚３０
０ｎｍの第一の層間酸化膜８１６を形成した後、ＳｒＴ
ｉＯ(3) 膜へのスルーホールを形成した。この上に膜厚
１００ｎｍの上部電極Ｐｔをスパッタ形成した後、イオ
ンミリングにより加工した。このときの上部電極８１５
の加工においてＳｒＴｉＯ(3) 膜８１４の上部にあって
ＭＩＭキャパシタを構成する部分と、このＭＩＭキャパ
シタと電気的に接続し、かつ配線のためのスルーホール
用パットとなる部分を同時に形成した。この後、プラズ
マＣＶＤ法にて第二の層間酸化膜８１７を形成し、エッ
チバックにより平坦化した。
０ｎｍの第一の層間酸化膜８１６を形成した後、ＳｒＴ
ｉＯ(3) 膜へのスルーホールを形成した。この上に膜厚
１００ｎｍの上部電極Ｐｔをスパッタ形成した後、イオ
ンミリングにより加工した。このときの上部電極８１５
の加工においてＳｒＴｉＯ(3) 膜８１４の上部にあって
ＭＩＭキャパシタを構成する部分と、このＭＩＭキャパ
シタと電気的に接続し、かつ配線のためのスルーホール
用パットとなる部分を同時に形成した。この後、プラズ
マＣＶＤ法にて第二の層間酸化膜８１７を形成し、エッ
チバックにより平坦化した。
【００５２】フォトレジスト８１８をマスクとして上部
電極へのスルーホール８１９および下部電極へスルーホ
ール８２１を同時に形成した。スルーホール形成にはＣ
ＨＦ(3) ガスおよびＨ(2) ガスによる反応性エッチング
を用いた。こうして半導体装置が作製された。上部電極
へのスルーホール８１９は、上部電極８１３、ＳｒＴｉ
Ｏ(3) 膜８１４、上部電極８１５によって形成されるＭ
ＩＭキャパシタ直上にはないため、開口の際の還元雰囲
気がキャパシタのリーク特性に影響を与えることはなか
った。
電極へのスルーホール８１９および下部電極へスルーホ
ール８２１を同時に形成した。スルーホール形成にはＣ
ＨＦ(3) ガスおよびＨ(2) ガスによる反応性エッチング
を用いた。こうして半導体装置が作製された。上部電極
へのスルーホール８１９は、上部電極８１３、ＳｒＴｉ
Ｏ(3) 膜８１４、上部電極８１５によって形成されるＭ
ＩＭキャパシタ直上にはないため、開口の際の還元雰囲
気がキャパシタのリーク特性に影響を与えることはなか
った。
【００５３】開口したスルーホールには金メッキ（配線
金属８２５）を施した後、キャパシタの電流−電圧特性
を測定した。作製したキャパシタのリーク電流密度は、
１．６×１０-6Ａ／ｃｍ2 （５Ｖ印加時）と、上部電極
へのスルーホールおよび下部電極へのスルーホールを同
時に開口する従来のキャパシタのリーク電流密度４．０
×１０-3Ａ／ｃｍ2 （５Ｖ印加時）に対し１／１０００
となっていた。このリーク電流の低減は、第一の層間膜
に埋め込まれたＭＩＭキャパシタにおいても同様であっ
た。
金属８２５）を施した後、キャパシタの電流−電圧特性
を測定した。作製したキャパシタのリーク電流密度は、
１．６×１０-6Ａ／ｃｍ2 （５Ｖ印加時）と、上部電極
へのスルーホールおよび下部電極へのスルーホールを同
時に開口する従来のキャパシタのリーク電流密度４．０
×１０-3Ａ／ｃｍ2 （５Ｖ印加時）に対し１／１０００
となっていた。このリーク電流の低減は、第一の層間膜
に埋め込まれたＭＩＭキャパシタにおいても同様であっ
た。
【００５４】本実施例の半導体基板をＩｎＰ基板、Ｓｉ
基板としても同様に良好なリーク特性のキャパシタを得
ることができる。また、本実施例の高誘電率膜をＢａＴ
ｉＯ(3) 、（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、Ｐｂ
ＴｉＯ(3) 、Ｐｂ（Ｚｒ(x)，Ｔｉ(1-x) ）Ｏ(3) 、Ｓ
ｒＢｉ(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良
好なリーク特性のキャパシタを得ることができる。
基板としても同様に良好なリーク特性のキャパシタを得
ることができる。また、本実施例の高誘電率膜をＢａＴ
ｉＯ(3) 、（Ｓｒ(x) ，Ｂａ(1-x) ）ＴｉＯ(3) 、Ｐｂ
ＴｉＯ(3) 、Ｐｂ（Ｚｒ(x)，Ｔｉ(1-x) ）Ｏ(3) 、Ｓ
ｒＢｉ(2) Ｔｉ(2-x) Ｎｂ(x) Ｏ(9) としても同様に良
好なリーク特性のキャパシタを得ることができる。
【００５５】
【発明の効果】本発明により、能動素子の汚染のない、
リーク特性の良好なキャパシタ及びそのキャパシタを有
する半導体装置が得られる。
リーク特性の良好なキャパシタ及びそのキャパシタを有
する半導体装置が得られる。
【図１】本発明第一の実施例を示す断面図。
【図２】本発明第二の実施例を示す断面図。
【図３】本発明第三の実施例を示す断面図。
【図４】本発明第四の実施例を示す断面図。
【図５】本発明第五の実施例を示す断面図。
【図６】本発明第六の実施例を示す断面図。
【図７】参考例を示す断面図。
【図８】参考例を示す断面図。
【図９】本発明の効果を示す特性図。
【図１０】従来のＭＩＭキャパシタの断面図。
１１１ ＧａＡｓ基板 １１３ 下部電極 １１４ ＳｒＴｉＯ(3) 膜 １１５ 上部電極 １１６ ＳｉＯ(2) 膜 １１７ プロセス酸化膜 １２２ ＦＥＴ ２１１ ＧａＡｓ基板 ２１２ ＳｉＯ(2) 膜 ２１３ 下部電極 ２１４ ＳｒＴｉＯ(3) 膜 ２１５ 上部電極 ２１６ 第二のＳｉＯ(2) 膜 ２１７ プロセス酸化膜 ２２１ ＦＥＴ ３１１ ＧａＡｓ基板 ３１２ ＳｉＯ(2) 膜 ３１３ 下部電極 ３１４ ＳｒＴｉＯ(3) 膜 ３１５ 上部電極 ３１６ ＳｉＮ(x) 膜 ３１７ プロセス酸化膜 ３２１ ＦＥＴ ４１１ ＧａＡｓ基板 ４１２ ＳｉＯ(2) 膜 ４１３ 下部電極 ４１４ (Ｓｒ(0.5) ，Ｂａ(0.5) ）ＴｉＯ(3) 膜 ４１５ 上部電極 ４１６ ＳｉＮ(x) 膜 ４１７ プロセス酸化膜 ４２１ ＦＥＴ ５１１ ＧａＡｓ基板 ５１２ ＳｉＯ(2) 膜 ５１３ 下部電極 ５１４ ＳｒＴｉＯ(3) 膜 ５１５ 上部電極 ５１６ ＳｉＮ(x) 膜 ５１７ ＳｉＯ(2) 層間膜 ５１８ フォトレジスト ５１９ 上部電極へのスルーホール ５２０ 第二のフォトレジスト ５２１ 下部電極へのスルーホール ５２５ 配線金属 ６１１ ＧａＡｓ基板 ６１２ ＳｉＯ(2) 膜 ６１３ 下部電極 ６１４ ＳｒＴｉＯ(3) 膜 ６１５ 上部電極 ６１６ ＳｉＮ(x) 膜 ６１７ ＳｉＯ(2) 層間膜 ６１８ フォトレジスト ６１９ 上部電極へのスルーホール ６２０ 第二のフォトレジスト ６２１ 下部電極へのスルーホール ６２５ 配線金属 ７１１ ＧａＡｓ基板 ７１２ ＳｉＯ(2) 膜 ７１３ 下部電極 ７１４ ＳｒＴｉＯ(3) 膜 ７１５ 上部電極 ７１６ ＳｉＮ(x) 膜 ７１７ ＳｉＯ(2) 層間膜 ７１８ フォトレジスト ７１９ 上部電極へのスルーホール ７２１ 下部電極へのスルーホール ７２５ 配線金属 ８１１ ＧａＡｓ基板 ８１２ ＳｉＯ(2) 膜 ８１３ 下部電極 ８１４ ＳｒＴｉＯ(3) 膜 ８１５ 上部電極 ８１６ 第一の層間酸化膜 ８１７ 第二の層間酸化膜 ８１８ フォトレジスト ８１９ 上部電極へのスルーホール ８２１ 下部電極へのスルーホール ８２５ 配線金属 ９０１ 第５の実施例によるキャパシタの電流−電圧特
性 ９０２ 第６の実施例によるキャパシタの電流−電圧特
性 ９０９ 従来のキャパシタの電流−電圧特性 １０１１ 半導体基板 １０１３ 下部電極 １０１４ ＳｒＴｉＯ(3) 膜 １０１５ 上部電極 １０１７ ＳｉＯ(2) 層間膜 １０１９ 上部電極へのスルーホール １０２１ 下部電極へのスルーホール １０２５ 配線金属
性 ９０２ 第６の実施例によるキャパシタの電流−電圧特
性 ９０９ 従来のキャパシタの電流−電圧特性 １０１１ 半導体基板 １０１３ 下部電極 １０１４ ＳｒＴｉＯ(3) 膜 １０１５ 上部電極 １０１７ ＳｉＯ(2) 層間膜 １０１９ 上部電極へのスルーホール １０２１ 下部電極へのスルーホール １０２５ 配線金属
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−125058（ＪＰ，Ａ) 特開 平３−136362（ＪＰ，Ａ) 特開 平５−343615（ＪＰ，Ａ) 特開 平７−50394（ＪＰ，Ａ) 特開 平１−183126（ＪＰ，Ａ) 特開 平６−275840（ＪＰ，Ａ) 特開 平５−41490（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (8)
- 【請求項１】半導体基板上に下部電極、高誘電率膜、上
部電極からなるキャパシタを形成する工程と、キャパシ
タンスの上部を絶縁膜で覆う工程と、この絶縁膜を下部
電極の外周よりも外側で除去する工程と、この後に前処
理を行いプロセス膜を形成する工程と、このプロセス膜
を用いて能動素子を作製する工程を有することを特徴と
する半導体装置の製造方法。 - 【請求項２】半導体基板上の、下部電極、高誘電率膜、
上部電極からなるキャパシタと少なくとも１つ以上の能
動素子からなる半導体装置であって、下部電極と半導体
基板との間には第一の絶縁膜があり、キャパシタの上部
は第二の絶縁膜で覆われており、第一および第二の絶縁
膜はいずれも下部電極の外周よりも外側で除去されてい
ることを特徴とする半導体装置。 - 【請求項３】キャパシタ上部の絶縁膜がＳｉＮ(x) 膜で
あることを特徴とする請求項２の半導体装置。 - 【請求項４】半導体基板上に第一の絶縁膜を形成する工
程と、下部電極、高誘電率膜、上部電極からなるキャパ
シタを形成する工程と、キャパシタの上部を第二の絶縁
膜で覆う工程と、第一および第二の絶縁膜を下部電極の
外周よりも外側で除去する工程と、この後に前処理を行
いプロセス膜を形成する工程と、このプロセス膜を用い
て能動素子を作製する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項５】半導体基板上の、下部電極、高誘電率膜、
上部電極からなるキャパシタであって、下部電極と半導
体基板との間には第一の絶縁膜があり、キャパシタの上
部は第二の絶縁膜および第三の絶縁膜で覆われており、
第二の絶縁膜はＳｉＮ(x) 膜であり、第三の絶縁膜はＳ
ｉＯ(2) であり、第一および第二の絶縁膜はいずれも下
部電極の外周よりも外側で除去されていることを特徴と
する半導体装置。 - 【請求項６】半導体基板上に、下部電極、高誘電率膜お
よび上部電極からなるキャパシタと、このキャパシタの
上の層間絶縁膜を持ち、この層間絶縁膜を通して上部電
極および下部電極へのスルーホールを持つ半導体装置に
おいて、上部電極へのスルーホール開口のためのオーバ
ーエッチング量を３０％以内とする工程と、前記工程と
は別に下部電極へのスルーホールを開口する工程を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項７】半導体基板上に、下部電極、高誘電率膜お
よび上部電極からなるキャパシタと、このキャパシタ上
部にＳｉＮ(x) 膜よりなる第一の層間絶縁膜と、その上
にＳｉＯ(2) よりなる第二の層間絶縁膜を持ち、これら
の層間絶縁膜を通して上部電極および下部電極へのスル
ーホールを持つ半導体装置において、第二の層間絶縁膜
をＨ(2) を含む還元性ガスによって開口する工程と、第
一の層間絶縁膜をＯ(2) を含む酸化性ガスによって開口
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項８】半導体基板上に、第一の絶縁膜と、この第
一の絶縁膜の上に下部電極、高誘電率膜および上部電極
からなるキャパシタと、このキャパシタ上部にＳｉＮ
(x) よりなる第二の絶縁膜と、その上にＳｉＯ(2) より
なる第三の絶縁膜を持ち、第二および第三の絶縁膜を通
して上部電極および下部電極へのスルーホールを持つ半
導体装置において、第三の絶縁膜をＨ(2) を含む還元性
ガスによって開口する工程と、第二の絶縁膜をＯ(2) を
含む酸化性ガスによって開口する工程を有することを特
徴とする半導体装置の製造方法。
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