KR100399963B1 - 반도체 장치의 전하저장전극 형성방법 - Google Patents

반도체 장치의 전하저장전극 형성방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
현 노광장비 공정 한계 이하의 크기로 패터닝할 수 있는 콘택홀을 형성하여 제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 전하저장전극의 용량을 증대할 수 있는 전하저장전극 형성방법을 제공하고자 함.
3. 발명의 해결방법의 요지
반도체 기판상에 층간 절연막, 식각장벽막 및 제1 희생막을 형성하되, 상기 제1 희생막은 이후의 콘택홀 오픈을 위한 식각 공정시 손상분을 감안하여 과다 형성한후, 전하저장전극 콘택홀 마스크를 사용하여 상기 제1 희생막을 식각하고, 상기 제1 희생막 측멱에 제2 희생막 스페이서를 형성한 다음, 상기 제2 희생막 스페이서를 식각마스크로 상기 식각장벽막을 식각하고, 상기 식각장벽막을 식각마스크로 상기 층간 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 것을 포함해서 이루어진 전하저장전극 형성방법.
4. 발명의 중요한 용도
반도체 장치 제조 공정 중 전하저장전극 형성 공정에 이용됨.

Description

반도체 장치의 전하저장전극 형성방법
본 발명은 반도체 소자 제조 공정중 캐패시터의 용량을 확보하기 위한 전하저장전극 형성 방법에 관한 것으로, 특히 핀(Fin) 구조를 갖는 반도체 장치의 전하저장전극 형성방법에 관한 것이다.
일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 소자의 최소 설계 한계는 급격히 감소하게 되어 단위 셀당 전하저장전극이 형성될 면적이 감소되고 있다.
그러나, DRAM 소자의 동작을 위해서는 소정의 전하저장용량을 필요로하게되고, 이에 따라 단위 셀당 필요시되는 전하저장용량을 확보하기 위하여 실린더형(Cylinder), 핀형(Fin), 또는 캐비티형(Cavity)의 등의 여러 종류의 입체적인 전극구조를 형성하여 표면적을 극대화시키고자하였다.
그러나, 단위 셀당 필요시되는 전하저장용량 확보를 위하여 표면적을 극대화 할 수 있는 상기와 같은 실린더형(Cylinder), 핀형(Fin), 또는 캐비티형(Cavity) 등의 입체적인 전극 구조를 형성하기 위해서는 복잡한 다단계의 공정을 거쳐야하는 것이 보통이다.
한편, 단위 셀당 전하저장전극이 형성될 면적이 감소하게 됨에따라 전하저장전극용 콘택홀 또한 현 노광장비의 공정 한계보다 미세한 콘택홀(Contact Hole)의 형성이 요구되고 있다.
따라서, 종래에는 이를 실현하기 위하여 OSCON 또는 SOSCON 구조의 콘택홀을 형성하고 있으나, 상기와 같이 산화막 스페이서를 콘택 측벽에 형성하여 최종적으로 오픈될 지역을 제어하는 OSCON(Oxide Spacer CONtact hole)이나 SOSCON(Sidewall Oxide Spacer CONtact hole) 구조의 콘택홀을 형성하게 될 경우, 콘택이 오픈될 지역이 두차례에 걸친 플라즈마 가스에 의한 손상을 받게되어 리플래쉬 시간이 감소하게 됨으로써 소자의 전기적 특성이 저하되는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비교적 간단한 공정으로 제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 전하저장전극의 용량을 증대시킴과 동시에 전하저장전극용 콘택홀을 현 노광장비 공정 한계 이하의 크기로 패터닝할 수 있는 반도체 장치의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.
도1A 내지 1C는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도,
도2A 및 2B는 본 발명이 다른 실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 산화막
13, 16 : 폴리실리콘막 14, 15 : 희생 산화막
상기 목적을 달성하기 위하여 본 발명은 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막, 식각장벽막 및 제1 희생막을 차례로 형성하되, 상기 제1 희생막은 이후의 콘택홀 오픈을 위한 식각 공정시 손상분을 감안하여 과다 형성하는 단계; 전하저장전극 콘택홀 마스크를 사용하여 상기 제1 희생막을 선택식각하는 단계; 상기 제1 희생막 측벽에 제2 희생막 스페이서를 형성하는 단계; 상기 제2 희생막 스페이서를 식각마스크로 상기 식각장벽막을 식각하는 단계; 상기 식각장벽막을 식각마스크로 상기 층간 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장전극용 전도막을 형성하고 패티닝하는 단계; 및 상기 제1 희생막 및 제2 희생막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막, 제1 식각장벽막 및 제1 희생막, 제1 희생막 및 제2 식각장벽막을 차례로 형성하는 단계; 전하저장전극 콘택홀 마스크를 사용하여 상기 제2 식각장벽막 및 상기 제1 희생막을 차례대로 식각하는 단계; 상기 제2 식각장벽막 및 제1 희생막 측벽에 제2 희생막 스페이서를 형성하는 단계; 상기 제2 희생막 스페이서를 식각마스크로 상기제1 식각장벽막을 식각하는 단계; 상기 제1 식각장벽막을 식각마스크로 상기 층간 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계; 상기 제2 희생막 스페이서를 제거하는 단계; 전체구조 상부에 전하저장전극용 전도막을 형성하고 패터닝하는 단계; 및 상기 제1 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도1A 내지 1C는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도이다.
먼저, 도1A는 소정의 하부층이 형성된 반도체 기판(11)상에 층간 절연용 산화막(12), 식각장벽용 폴리실리콘막(13) 및 제1 희생 산화막(14)을 차례대로 형성한 후, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 상기 제1 희생 산화막(14)을 식각한 다음, 전체구조 상부에 제2 희생 산화막(15)을 형성한 것을 도시한 것이다.
이때, 상기 제1 희생 산화막(14)의 두께는 상기 식각장벽용 폴리실리콘막(13) 하부의 층간 절연용 산화막의 막의 종류, 두께 및 식각선택비를 감안하여 이후의 미세 콘택홀 형성을 위한 식각 공정시의 식각 타겟 및 최종적인 핀 구조의 전하저장전극 형성을 위해 필요시하는 두께를 감안하여 형성한다.
이어서, 도1B는 상기 제2 희생 산화막(15)을 마스크없이 전면 식각하여 상기 제1 희생 산화막(14) 측벽에 제2 희생 산화막 스페이서(15a)를 형성한 다음, 상기 제1 희생 산화막(14) 및 제2 희생 산화막 스페이서(15a)와 상기 식각장벽용 폴리실리콘막(13)과의 식각선택비를 이용하여 상기 제1 희생 산화막(14) 및 제2 희생 산화막 스페이서(15a)를 식각마스크로한 식각 공정에 의해 상기 식각장벽용 폴리실리콘막(13)을 식각하여 제거한 것을 도시한 것이다.
이때, 상기 제2 희생 산화막 스페이서(15a) 형성 공정과 식각장벽용인 폴리실리콘막 식각 공정은 상기 제2 희생 산화막 스페이서(15a) 형성 공정시 상기 제2 산화막의 전면 식각을 위한 주요 식각가스에 상기 주요 식각가스 유량의 약 5% 이상의 산소(O2) 가스를 첨가하여 상기 제2 희생 산화막의 식각 선택비를 낮춤으로써 상기 식각장벽용인 폴리실리콘막(13)을 동시에 식각할 수 있으며, 상기 제2 희생 산화막 스페이서(15) 형성 공정과 식각장벽용 폴리실리콘막(13) 식각 공정을 한번에 진행하기 위해서는 상기 식각장벽용 폴리실리콘막(13) 두께는 상기 제2 희생 산화막 스페이서(15a) 두께의 1/2배 정도로 한다.
한편, 도면부호 "A"는 현 노광장비로 형성 가능한 콘택홀 크기를 "B"는 본 발명으로 형성될 미세 콘택홀의 크기를 각각 나타낸다.
마지막으로, 도1C는 상기 식각장벽용인 폴리실리콘막(13)을 식각마스크로 상기층간 절연용 산화막(12)을 식각하여 소정부위의 반도체 기판(11)이 노출되는 미서 콘택홀을 형성한 후, 전체구조 상부에 전하저장전극용 폴리실리콘막(16)을 증착하고, 전하저장전극용 마스크를 사용하여 상기 전하저장전극용 폴리실리콘막(16)을 선택식각하여 전하저장전극 패턴을 형성한 다음, 상기 제1 희생 산화막(14) 및 제2 희생 산화막 스페이서(15a)를 제거하고, 상기 식각장벽용 폴리실리콘막(13)을 패터닝한 것을 도시한 것으로, 상기 식각장벽용 폴리실리콘막(13)은 제거하지 않고 잔류시켜 전하저장전극으로 활용한다.
이때, 상기 미세 콘택홀 형성을 위한 충간 절연용 산화막의 식각 공정시 상기 식각장벽용 폴리실리콘막(13) 상부의 소정두께의 상기 제1 희생 산화막(14) 및 제2 희생 산화막 스페이서(15a)이 함께 식각되어 제거된다.
도2A 및 2B는 본 발명의 다른 실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도이다.
먼저, 도2A는 소정의 하부층이 형성된 반도체 기판(21)상에 층간 절연용 산화막(22), 식각장벽용 제1 폴리실리콘막(23), 제1 희생 산화막(24) 및 식각장벽용 제2 폴리실리콘막(27)을 차례대로 형성하고, 전하저장전극 콘택홀 형성용 마스크를 사용한 식각 공정에 의해 상기 식각장벽용 제2 폴리실리콘막(27) 및 제1 희생 산화막(24)을 차례로 식각한 후, 전체구조 상부에 제2 희생 산화막을 형성하고, 마스크없이 전면 식각하여 상기 식각장벽용 제2 폴리실리콘막(27) 및 제1 희생 산화막(24) 측벽에 제2 희생 산화막 스페이서(25a)를 형성한 다음, 상기 제2 희생 산화막 스페이서(25a)를 식각장벽으로 상기 식각장벽용 제1 폴리실리콘막(23)을 식각한 것을 도시한 것이다.
이때, 상기 식각장벽용 제2 폴리실리콘막(27)은 이후의 미세 콘택홀 형성을 위한 층간 절연용 산화막(22) 식각 공정시 상기 제1 희생 산화막(24)이 손상되는 것을 방지하기 위하여 형성하며, 따라서 상기 제1 희생 산화막(24)은 최종적인 핀구조의 전하저장전극 형성을 위해 필요시하는 두께만큼만 형성한다.
한편, 상기 제2 희생 산화막 스페이서(25a) 형성 공정과 식각장벽용 제1 폴리실리콘막 식각 공정은 상기 제2 희생 산화막 스페이서(25a) 형성 공정시 상기 제2 산화막의 전면 식각을 위한 주요 식각가스에 상기 주요 식각가스 유랑의 약 5% 이상의 산소(O2) 가스를 첨가하여 상기 제2 희생 산화막의 식각 선택비를 낮춤으로써 상기 식각장벽용 제1 폴리실리콘막(23)을 동시에 식각할 수 있으며, 상기 제2 희생 산화막 스페이서(25a) 형성 공정과 식각장벽용 제1 폴리실리콘막(22) 식각 공정을 한 번에 진행하기 위해서는 상기 식각장벽용 제1 폴리실리콘막(23) 두께는 상기 제2 희생 산화막 스페이서(25a) 두께의 1/2배 정도로 한다.
이어서, 도2B는 상기 식각장벽용 제1 폴리실리콘막(23)을 식각마스크로 상기 층간 절연용 산화막(22)을 식각하여 소정부위의 반도체 기판(21)이 노출되는 미세 콘택홀을 형성하고, 전체구조 상부에 전하저장전극용 폴리실리콘막(26)을 증착하고, 전하저장전극용 마스크를 사용하여 상기 전하저장전극용 폴리실리콘막(26)을 선택식각하여 전하저장전극 패턴을 형성한 다음, 상기 제1 희생 산화막(24)을 제거하고, 상기 식각장벽용 제1 폴리실리콘막(23)을 패터닝한 것을 도시한 것으로, 상기 식각장벽용 제1 및 제2 폴리실리콘막(23, 24)은 제거하지 않고 잔류시켜 전하저장전극으로 활용한다.
이때, 도면부호 "A"는 현 노광장비로 형성 가능한 콘택홀 크기를 "B"는 본 발명으로 형성될 미세 콘택홀의 크기를 각각 나타낸다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 보다 간단한 공정으로 핀(FIN) 구조의 전하저장전극을 형성함과 동시에 전하저장전극용 콘택홀을 현 노광장비의 공정 한계 이하 크기로 형성할 수 있어 소자의 고집적이 용이하다.
또한, 소자의 고집적화에 따른 미세 콘택홀 형성을 위하여 OSCON 또는 SOSCON 구조 형성을 위한 플라즈마 식각 공정을 진행하지 않음으로인해 플라즈마에 의한 기판 손상분을 최소화할 수 있어 소자의 리플래쉬 시간의 증대를 꾀할 수 있다.

Claims (13)

  1. 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막, 식각장벽막 및 제1 희생막을 차례로 형성하되, 상기 제1 희생막은 이후의 콘택홀 오픈을 위한 식각 공정시 손상분을 감안하여 과다 형성하는 단계;
    전하저장전극 콘택홀 마스크를 사용하여 상기 제1 희생막을 선택식각하는 단계;
    상기 제1 희생막 측벽에 제2 희생막 스페이서를 형성하는 단계;
    상기 제2 희생막 스페이서를 식각마스크로 상기 식각장벽막을 식각하는 단계;
    상기 식각장벽막을 식각마스크로 상기 층간 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계;
    전체구조 상부에 전하저장전극용 전도막을 형성하고 패터닝하는 단계; 및
    상기 제1 희생막 및 제2 희생막 스페이서를 제거하는 단계를 포함해서 이루어진 반도체 장치의 전하저장전극 형성방법.
  2. 제1항에 있어서,
    상기 식각장벽막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  3. 제2항에 있어서,
    상기 식각장벽막인 폴리실리콘막은 제거하지 않고 전하저장전극으로 활용하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  4. 제1항에 있어서,
    상기 제1 희생막 및 제2 희생막 스페이서는 산화막인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  5. 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막, 식각장벽막 및 제1 희생막을 차례로 형성하되, 상기 제1 희생막은 이후의 콘택홀 오픈을 위한 식각 공정시 손상분을 감안하여 과다 형성하는 단계;
    전하저장전극 마스크를 사용하여 상기 제1 희생막을 선택식각하는 단계;
    전체구조 상부에 제2 희생막을 형성하는 단계;
    상기 제1 및 제2 희생막과 상기 식각장벽막과의 식각선택비를 이용한 건식식각 공정에 의해 상기 제1 희생막 측벽에 제2 희생막 스페이서를 형성함과 동시에 상기 식각장벽막을 식각하여 패터닝하는 단계;
    상기 식각장벽막을 식각마스크로 상기 층간 절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계;
    전체구조 상부에 전하저장전극용 전도막을 형성하고 패터닝하는 단계; 및
    상기 제1 희생막 및 제2 희생막 스페이서를 제거하는 단계를 포함해서 이루어진 반도체 장치의 전하저장전극 형성방법.
  6. 제5항에 있어서,
    상기 제1 및 제2 희생막과 상기 식각장벽막과의 식각선택비를 이용한 건식식각 공정은 상기 제2 희생막 식각을 위한 주요 식각가스에 총 유량의 약 5% 이상의 산소(O2) 가스를 첨가하여 진행하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  7. 제5항에 있어서,
    상기 식각장벽막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  8. 제7항에 있어서,
    상기 식각장벽막인 폴리실리콘막은 제거하지 않고 전하저장전극으로 활용하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  9. 제5항에 있어서,
    상기 제1 희생막 및 제2 희생막 스페이서는 산화막인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  10. 소정의 하부층이 기형성된 반도체 기판상에 층간 절연막, 제1 식각장벽막 및 제1 희생막, 제1 희생막 및 제2 식각장벽막을 차례로 형성하는 단계;
    전하저장전극 마스크를 사용하여 상기 제2 식각장벽막 및 상기 제1 희생막을 차례대로 식각하는 단계;
    상기 제2 식각장벽막 및 제1 희생막 측벽에 제2 희생막 스페이서를 형성하는 단계;
    상기 제2 희생막 스페이서를 식각마스크로 상기 제1 식각장벽막을 식각하는 단계;
    상기 제1 식각장벽막을 식각마스크로 상기 층간 절연막을 선택식각하여 소정 부위의 반도체 기판이 노출되는 콘택홀을 형성하는 단계;
    전체구조 상부에 전하저장전극용 전도막을 형성하고 패터닝하는 단계; 및
    상기 제1 희생막을 제거하는 단계를 포함해서 이루어진 반도체 장치의 전하저장전극 형성방법.
  11. 제10항에 있어서,
    상기 제1 및 제2 식각장벽막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  12. 제12항에 있어서,
    상기 폴리실리콘막은 제거하지 않고 전하저장전극으로 활용하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
  13. 제10항에 있어서,
    상기 제1 희생막 및 제2 희생막 스페이서는 산화막인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
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