KR20040002008A - 반도체 소자의 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 하부 전극의 형태를 결정하기 위하여 형성되는 희생 절연막을 SOG막으로 형성하고 하부 전극이 형성될 영역의 SOG막을 제거한 후 SOG막의 수축하는 특성을 이용하여 큐링(Curing) 공정으로 SOG막을 수축시켜 하부 전극이 형성될 영역을 증가시킴으로써, 하부 전극이 형성될 영역을 넓게 정의하기 위하여 포토레지스트 패턴을 좁게 형성하지 않아도 하부 전극이 형성될 영역을 충분히 넓게 확보할 수 있어 공정 마진을 확보하면서 정전 용량을 증가시킬 수 있는 반도체 소자의 커패시터 제조 방법이 개시된다.

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 하부 전극이 형성될 영역을 최대한 확보하여 정전 용량을 향상시킬 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.

최근 들어, 반도체 소자의 집적도가 높아짐에 따라 커패시터의 하부 전극이 면적이 감소하면서 정전 용량이 낮아져 소자의 전기적 특성이 저하되는 문제점이 발생하고 있다. 하부 전극의 면적을 증가시키기 위해서는 하부 전극간의 간격을 좁혀야 하는데, 하부 전극의 간격을 좁히는 것은 한계가 있으며 하부 전극의 간격을 좁게 형성할 경우 공정 마진을 확보하기 어려워 공정의 신뢰성이 저하되는 문제점이 발생된다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도들이다.

도 1a를 참조하면, 트랜지스터와 같은 소자(도시되지 않음)가 형성된 반도체 기판(100) 상에 층간 절연막(101)을 형성한 후 커패시터의 하부 전극과 같이 층간 절연막(101) 상부에 형성될 상구 구조(도시되지 않음)를 반도체 기판(100)의 접합영역(도시되지 않음)과 전기적으로 연결시키기 위하여 층간 절연막(101)에 콘택 플러그(102)를 형성한다.

이후, 전체 상부에 희생 절연막(103)을 형성하고, 희생 절연막(103)의 상부에는 커패시터의 하부 전극이 형성될 영역을 정의하기 위한 포토레지스트 패턴(104)을 형성한다. 포토레지스트 패턴(104)에 의해 하부 전극이 형성될 영역의 희생 절연막(103)이 노출되며, 이 영역은 콘택 플러그(102)가 형성된 영역과 중첩된다. 상기에서, 희생 절연막(103)은 후속 공정에서 형성될 하부 전극의 형태를 결정하는데 사용된다.

도 1b를 참조하면, 하부 전극이 형성될 영역의 희생 절연막(103)을 식각 공정으로 제거하여, 하부의 콘택 플러그(102)를 노출시키는 개구부(105)를 형성한다.

도 1c를 참조하면, 포토레지스트 패턴을 제거하고, 전체 상부에 전도성 물질을 증착한 후 화학적 기계적 연마나 에치 백(Etch back) 공정을 실시하여 희생 절연막(103)의 상부 표면에 형성된 전도성 물질층을 제거한다. 이로써, 전도성 물질층이 서로 격리되면서 희생 절연막(103)의 개구부(105) 측면 및 콘택 플러그(102)의 상부만 잔류하여, 전도성 물질층으로 이루어진 하부 전극(106)이 형성된다.

도 1d를 참조하면, 희생 절연막(도 1c의 103)을 제거한다. 이로써, 하부 전극(106)이 실린더의 형태를 갖게 된다. 이때, 희생 절연막(도 1c의 103)을 제거하지 않으면 하부 전극(106)을 오목한 구조로 형성할 수 있다.

도 1e를 참조하면, 하부 전극(106)을 포함한 전체 상부에 유전체막(107) 및 상부 전극(108)을 순차적으로 형성한다. 이로써, 커패시터가 제조된다.

상기에서 서술한 바와 같이, 종래의 방법으로 커패시터 제조하는 과정에서 하부 전극(106) 간의 간격을 좁히기 위해서는, 도 1a에서 포토레지스트 패턴(104)을 아주 좁은 폭으로 형성하여야 한다. 하지만, 집적도가 높은 상태에서는 포토레지스트 패턴(104)을 아주 좁은 폭으로 형성할 경우 공정 마진을 확보하기 어려워 공정의 신뢰성이 저하되고 소자의 불량률이 증가하는 문제점이 발생될 수 있다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부 전극의 형태를 결정하기 위하여 형성되는 희생 절연막을 SOG막으로 형성하고 하부 전극이 형성될 영역의 SOG막을 제거한 후 SOG막의 수축하는 특성을 이용하여 큐링(Curing) 공정으로 SOG막을 수축시켜 하부 전극이 형성될 영역을 증가시킴으로써, 하부 전극이 형성될 영역을 넓게 정의하기 위하여 포토레지스트 패턴을 좁게 형성하지 않아도 하부 전극이 형성될 영역을 충분히 넓게 확보할 수 있어 공정 마진을 확보하면서 정전 용량을 증가시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도들이다.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도들이다.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 레이 아웃도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100, 200 : 반도체 기판101, 201 : 층간 절연막

102, 202 : 콘택 플러그 203 : 식각 정지층

103, 204 : 희생 절연막205 : 하드 마스크

104, 206 : 포토레지스트 패턴105, 207 : 개구부

208a : 절연 물질층209 : 포토레지스트

106, 208 : 하부 전극107, 210 : 유전체막

108, 211 : 상부 전극

본 발명에 따른 반도체 소자의 커패시터 제조 방법은 콘택 플러그가 형성된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 SOG막으로 이루어진 희생 절연막을 형성하는 단계와, 콘택 플러그가 노출되는 개구부를 형성하는 단계와, 희생절연막을 수축시키기 위하여 큐링 공정을 실시하는 단계와, 개구부의 측면 및 저면에 하부 전극을 형성하는 단계 및 전체 상부에 유전체막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기에서, 희생 절연막을 형성하기 전에 반도체 기판의 전체 상부에 식각 정지층을 형성하는 단계를 더 포함하는 것도 특징으로 한다. 또한, 개구부를 형성하기 전에 희생 절연막 상부에 하드 마스크를 형성하는 단계를 더 포함하는 것도 특징으로 한다.

한편, 큐링 공정은 퍼니스에서 질소 가스를 공급하면서 실시하며, 350 내지 500℃의 온도와 50mTorr 내지 200mTorr의 압력에서 30분 내지 2시간 동안 진행하는 것을 특징으로 한다.

하부 전극을 형성한 후 유전체막을 형성하기 전에 희생 절연막을 제거하여 하부 전극을 실린더형으로 형성할 수도 있는 것을 특징으로 한다.

또한, 유전체막을 형성하기 전에 하부 전극의 표면적을 증가시키기 위하여 하부 전극의 표면에 반구형 폴리실리콘 결정을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 소자의 단면도들이다. 도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 레이 아웃도들이다.

도 2a 및 도 3a를 참조하면, 트랜지스터와 같은 소자(도시되지 않음)가 형성된 반도체 기판(200) 상에 층간 절연막(201)을 형성한 후 커패시터의 하부 전극과 같이 층간 절연막(201) 상부에 형성될 상구 구조(도시되지 않음)를 반도체 기판(200)의 접합 영역(도시되지 않음)과 전기적으로 연결시키기 위하여 층간 절연막(201)에 콘택 플러그(202)를 형성한다.

이후, 전체 상부에 식각 정지층(203), 희생 절연막(204) 및 하드 마스크(205)를 순차적으로 형성하고, 하드 마스크(205)의 상부에는 커패시터의 하부 전극이 형성될 영역을 정의하기 위한 포토레지스트 패턴(206)을 형성한다. 포토레지스트 패턴(206)에 의해 하부 전극이 형성될 영역의 하드 마스크(205)가 노출되며, 이 영역은 콘택 플러그(202)가 형성된 영역과 중첩된다.

상기에서, 식각 정지층(203)은 후속 공정에서 희생 절연막(204)을 식각할 때 하부의 층간 절연막(201)이 식각되는 것을 방지하기 위하여 형성하며, 질화물과 같이 절연막과 식각 선택비가 다른 물질을 이용하여 형성한다. 한편, 희생 절연막(204)은 SOG막으로 형성하며, 후속 공정에서 형성될 하부 전극의 형태를 결정하는데 사용되므로 하부 전극의 목표 높이에 따라 희생 절연막(204)의 두께를 설정한다.

도 2b 및 도 3b를 참조하면, 하부 전극이 형성될 영역의 희생 절연막(204) 및 식각 정지층(203)을 식각 공정으로 제거하여, 하부의 콘택 플러그(202)를 노출시키는 개구부(207)를 형성한다. 이후 포토레지스트 패턴(도2a 및 도 3a의 206)을 제거한다.

도 2c 및 도 3c를 참조하면, SOG막의 수축하는 특성을 이용하여 큐링(Curing) 공정으로 희생 절연막(204)을 수축시킨다. 이로 인하여, 희생 절연막(204)의 상부에서는 하드 마스크(205) 가장자리의 저면이 노출되고, 하부에서는 식각 정지층(203)의 가장 자리가 노출되면서 개구부(207)가 확장된다. 이를 통해 하부 전극이 형성될 영역이 증가된다.

한편, 큐링 공정으로 희생 절연막(204)을 수축시킴으로써, 도 2a에서 포토레지스트 패턴(206)을 좁게 형성하지 않아도, 간격이 좁고 개방 면적이 넓은 개구부(207)를 형성할 수 있다. 이로써, 공정 마진을 충분히 확보하면서 하부 전극이 형성될 영역을 충분히 넓게 정의할 수 있다.

희생 절연막(204)을 수축시키기 위한 큐링 공정은 퍼니스(Furnace)에서 질소 가스를 공급하면서 실시하며, 350 내지 500℃의 온도와 50mTorr 내지 200mTorr의 압력에서 30분 내지 2시간 동안 진행한다.

도 2d 및 도 3d를 참조하면, 전체 상부에 전도성 물질층(208a)을 증착한 후 전도성 물질층(208a)의 상부뿐만 아니라 개구부(도 2c의 207)가 완전히 매립되도록 포토레지스트(209)를 형성한다.

도 2e 및 도 3e를 참조하면, 희생 절연막(204)의 상부 표면이 노출될 때까지화학적 기계적 연마나 에치 백(Etch back) 공정을 실시하여 희생 절연막(204)의 상부의 포토레지스트(도 2d의 209), 절연 물질층(도 2d의 208a) 및 하드 마스크(205)를 제거한다. 이후, 개구부(207)에 잔류하는 포토레지스트(도 2d의 209)를 완전히 제거한다. 이로써, 전도성 물질층이 서로 격리되면서 개구부(207) 측면 및 저면에만 잔류하여, 전기적으로 각각 분리되는 전도성 물질층으로 이루어진 하부 전극(208)이 형성된다.

도 2f 및 도 3f를 참조하면, 희생 절연막(도 2e의 204)을 제거한다. 이로써, 하부 전극(206)이 실린더의 형태를 갖게 된다. 이때, 희생 절연막(도 2e의 204)을 제거하지 않으면 하부 전극(208)을 오목한 구조로 형성할 수 있다.

도 2g 및 도 3g를 참조하면, 하부 전극(206)을 포함한 전체 상부에 유전체막(207) 및 상부 전극(208)을 순차적으로 형성한다. 이때, 유전체막(207)은 ONO(Oxide-Nitride-Oxide) 구조나 NO 구조로 형성할 수 있으며, Ta₂O₅로 형성하는 것도 가능하다. 한편, 하부 전극(206)을 포함한 전체 상부에 유전체막(207)을 형성하기 전에 하부 전극(206)의 표면적을 보다 더 증가시키기 위하여 하부 전극(206)의 표면에 반구형 폴리실리콘 결정(Metastable Poly Silicon; 도시되지 않음)을 형성할 수도 있다. 이로써, 커패시터가 제조된다.

상술한 바와 같이, 본 발명은 하부 전극의 형태를 결정하기 위한 희생 절연막을 SOG막으로 형성하고 하부 전극이 형성될 영역의 희생 절연막에 개구부를 형성한 후 SOG막의 수축하는 특성을 이용하여 큐링 공정으로 희생 절연막을 수축시켜 개구부를 확장시킴으로써, 공정 마진을 확보하면서 간격이 좁고 개방 면적이 넓은 하부 전극 영역을 확보하여 공정의 신뢰성을 향상시키면서 동시에 정전 용량을 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.

Claims (8)

1. 콘택 플러그가 형성된 반도체 기판이 제공되는 단계;

   상기 반도체 기판 상에 SOG막으로 이루어진 희생 절연막을 형성하는 단계;

   상기 콘택 플러그가 노출되는 개구부를 형성하는 단계;

   상기 희생 절연막을 수축시키기 위하여 큐링 공정을 실시하는 단계;

   상기 개구부의 측면 및 저면에 하부 전극을 형성하는 단계; 및

   전체 상부에 유전체막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 희생 절연막을 형성하기 전에 상기 반도체 기판의 전체 상부에 식각 정지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 개구부를 형성하기 전에 상기 희생 절연막 상부에 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
4. 제 1 항에 있어서,

   상기 큐링 공정은 퍼니스에서 질소 가스를 공급하면서 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
5. 제 4 항에 있어서,

   상기 큐링 공정은 350 내지 500℃의 온도와 50mTorr 내지 200mTorr의 압력에서 30분 내지 2시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
6. 제 1 항에 있어서,

   상기 하부 전극을 형성한 후 상기 유전체막을 형성하기 전에 상기 하부 전극의 표면에 반구형 폴리실리콘 결정을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
7. 제 1 항에 있어서,

   상기 하부 전극을 형성한 후 상기 유전체막을 형성하기 전에 상기 희생 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
8. 제 7 항에 있어서,

   상기 희생 절연막을 제거한 후 상기 유전체막을 형성하기 전에 상기 하부 전극의 표면에 반구형 폴리실리콘 결정을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.