KR100363353B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100363353B1
KR100363353B1 KR1020010006973A KR20010006973A KR100363353B1 KR 100363353 B1 KR100363353 B1 KR 100363353B1 KR 1020010006973 A KR1020010006973 A KR 1020010006973A KR 20010006973 A KR20010006973 A KR 20010006973A KR 100363353 B1 KR100363353 B1 KR 100363353B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
layer
semiconductor
main surface
groove
Prior art date
Application number
KR1020010006973A
Other languages
English (en)
Other versions
KR20010111450A (ko
Inventor
오다히데까즈
기따자와마사시
시오자와가쯔오미
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20010111450A publication Critical patent/KR20010111450A/ko
Application granted granted Critical
Publication of KR100363353B1 publication Critical patent/KR100363353B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

펀치스루 내성을 높인다. 카운터 도핑층(5)에 대향하는 게이트 전극(7)이, 반도체 기판(100) 주면에 형성된 홈(50)에 매설되고, 홈(50)의 양측에 소스·드레인층(12)이 형성되어 있다. 이에 따라, 카운터 도핑층(5)보다도 소스·드레인층(12)이 얕게 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 기판의 주면에 매립 채널형의 MOS 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
SRAM, DRAM으로 대표되는 반도체 장치에서는, 최근 고집적화가 진행되며, 1칩에 많은 소자가 탑재되게 되어 있다. 이들 소자 중에서, 특히 트랜지스터로서는, 대부분 MOSFET (Metal Oxide Silicon Field Effect Transistor)라고 하는 전계 효과형 트랜지스터가 이용되고 있다. MOSFET에는, 전자가 전류를 담당하는 NMOSFET(negative MOSFET)와, 정공이 전류를 담당하는 pMOSFET(positive MOSFET)가 있고, 각각 전기적인 극성이 다르다. 이들 NMOSFET와 pMOSFET와의 조합에 따라 각종 회로가 구성되어 있다.
MOSFET의 구조로서 도 29에 도시된 표면 채널형과 도 30에 도시된 매립 채널형이 알려져 있다. 도 29에 도시된 반도체 장치(151)에서는 반도체 기판(100)은 간극을 갖고 분할 배치된 소스·드레인층(소스층과 드레인층의 세트를 소스·드레인층이라고 총칭함 : 12), 펀치스루·스토퍼층(4) 및 복수의 소자사이를 분리하는 소자 분리 영역(2)을 구비하고 있다. 소스·드레인층(12)과 펀치스루·스토퍼층(4)사이에서 도전형은 역으로 되어 있다. 펀치스루·스토퍼층(4)의 하측에는 반도체 기판(100)의 일부분의 반도체층(1)이 남아 있다.
소스·드레인층(12)의 간극에는 절연막(6)을 끼워 게이트 전극(7)이 대향하고 있다. 이 게이트 전극(7)의 측벽에는 절연체 스페이서(11)가 형성되어 있다. 또한 소스·드레인층(12)에는 소스·드레인 전극(소스 전극과 드레인 전극의 세트를 소스·드레인 전극이라고 총칭함 : 14)이 접속되어 있다. 게이트 전극(7)과 소스·드레인 전극(14)은 반도체 기판(100) 주면을 덮는 절연층(13)에 의해 서로에 절연되어 있다. 이상과 같은 구조를 갖는 반도체 장치(151)에서는 게이트 전극(7)에 대향하는 펀치스루·스토퍼층(4)의 표면 부분이 채널 영역으로서 기능한다.
도 30에 도시된 반도체 장치(152)에서는 반도체 기판(100)은 소스·드레인층(12), 펀치스루·스토퍼층(4) 및 소자 분리 영역(2) 외에 카운터 도핑층(5) 및 웰층(31)이 더 구비되어 있다. 카운터 도핑층(5)은 소스·드레인층(12)과 동일 도전형이고 웰층(31)은 펀치스루·스토퍼층(4)과 동일 도전형이다. 웰층(31)의 하측에는 반도체 기판(100)의 일부분으로서의 반도체층(1)이 남아 있다. 이와 같이 구성된 반도체 장치(152)에서는 게이트 전극(7)에 대향하는 카운터 도핑층(5)과 펀치스루·스토퍼층(4)과의 PN 접합부의 부근 즉 주면으로부터 떨어진 영역이 채널 영역으로서 기능한다. 이 채널 영역은 「매립 채널 영역」이라고 칭해진다.
이들 반도체 장치(151, 152)의 소스·드레인층(12) 및 채널 영역은 불순물의 이온 주입 혹은 이들 불순물을 포함하는 고상으로부터의 불순물의 확산을 이용하여 형성된다. N형 확산층은 N형 불순물인 인이나 비소를 함유하고, P형 확산층은 P형 불순물인 붕소의 불순물을 함유한다.
통상, 게이트 전극의 재료를 nMOSFET과 pMOSFET사이에서 동일하게 설정할 필요성으로부터 nMOSFET에서는 표면 채널형이 pMOSFET에서는 매립 채널형이 널리 사용되고 있다. 따라서 반도체 장치(151)는 도 29에 도시된 바와 같이 nMOSFET로서 구성되는 경우가 많고, 반도체 장치(152)는 도 30에 도시된 바와 같이 pMOSFET로서 구성되는 경우가 많다.
도 31∼도 36은 반도체 장치(152)의 제조 방법을 나타내는 제조 공정도이다.반도체 장치(152)를 제조하기 위해서는 우선 반도체 기판(100)이 준비되고, 그 주면에 LOCOS(Local Oxidation of Silicon)법 등에 따라 소자 분리 영역(2)이 형성된다(도 31). 이어서, 인을 주입함으로써 N형의 웰층(31)이 형성된 후 이온 주입법을 이용하여 예를 들면 인을 100keV의 주입 에너지 및 6.0×1012개/㎠ 이상의 선량으로 주입함으로써 펀치스루·스토퍼층(4)이 형성된다. 그 후, 붕소를 20keV의 주입 에너지 및 펀치스루·스토퍼층(4)과 같은 정도의 6.0×1012개/㎠ 이상의 선량으로 주입함으로써 카운터 도핑층(5)이 형성된다(도 32).
이어서, 열 산화 처리를 행함에 따라 반도체 기판(100) 주면 상에 2∼15㎚ 두께의 산화막이 절연막(6)으로서 형성된다. 그 후, LPCVD 법(감압 CVD법)을 이용함으로써 1×1020개/㎤ 이상의 농도로 인을 함유하는 다결정 실리콘(53)이 50㎚∼150㎚의 두께로 피착된다. 이어서, 게이트 전극을 형성할 때의 에칭 마스크로 하기 위해 CVD를 이용하여 실리콘 산화막(8)이 20㎚의 두께로 피착된다. 계속해서 게이트 전극을 형성하기 위한 레지스트 패턴(9)이 형성된다(도 33).
이어서, 레지스트 패턴(9)을 마스크로서 이용함으로써 실리콘 산화막(8) 및 다결정 실리콘(53)이 선택적으로 에칭되고, 그에 따라 다결정 실리콘(53)으로부터 게이트 전극(7)이 형성된다. 그 후, 레지스트 패턴(9)은 제거된다(도 34).
이어서, 반도체 기판(100) 주면의 상측 전체를 피복하도록 산화막이 50∼100㎚의 두께로 피착되고, 또한 에치백됨에 따라 게이트 전극(7)의 측면에 절연체 스페이서(11)가 형성된다(도 35).
이어서, 반도체 기판(100) 주면에 붕소(25)가 5∼30keV, 1.0×1015/㎠의 주입 조건으로 주입되고, 그에 따라 P+의 소스·드레인층(12)이 형성된다(도 36). 계속해서 소스·드레인층(12)을 형성하기 위한 이온 주입에 의해 생긴 결정 결함의 회복과 활성화를 도모하기 위해 고온에서의 열 처리가 실행된다. 그 후, 도 30으로 되돌아가, 절연층(13) 및 소스·드레인 전극(14)이 형성되고, 그에 따라 반도체 장치(152)가 완성된다.
그런데, 반도체 장치(152)에 예시되는 매립 채널형의 MOSFET에서는 미세화가 진행됨과 함께 펀치스루 전류라고 하는 게이트 전압으로 제어할 수 없는 전류가 매립 채널 영역으로 흐르기 쉬워진다. 이 펀치스루를 억제하기 위해서는 펀치스루·스토퍼층(4)의 불순물 농도를 높이는 것 혹은 카운터 도핑층(5)을 얕고, 또한 그 불순물 농도를 높이는 것이 유효하다.
그런데, 펀치스루·스토퍼층(4)의 불순물 농도를 높이면 임계치 전압이 높아지고, 구동 능력이 저하한다고 하는 다른 문제를 생기게 한다. 또한, 카운터 도핑층(5)을 얕고, 또한 그 불순물 농도를 높여도 그 후에 행해지는 소스·드레인층(12)의 활성화를 위한 고온 열 처리에 따라 카운터 도핑층(5)의 불순물이 확산하므로 얕고 불순물 농도가 높은 카운터 도핑층(5)을 최종적으로 얻는 것은 곤란하다.
본 발명은 종래의 기술에서의 상기된 문제점을 해소하기 위해 이루어진 것으로 펀치스루 내성이 우수하여 미세화에 적합한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
제1 발명의 장치는 반도체 장치로서 주면을 지니고 상기 주면에 홈이 선택적으로 형성된 반도체 기판을 구비하며 상기 반도체 기판은 상기 홈과 그 주위의 영역에 형성된 제1 도전형의 제1 반도체층과 상기 제1 반도체층 상에서 상기 홈의 양측에 형성되며 또한 상기 주면에 노출되는 제2 도전형의 제2 반도체층과 상기 제1 반도체층 상에서 상기 홈의 저면에 접하여 형성되고 상기 제2 반도체층과 연결된 제2 도전형의 제3 반도체층과 상기 제3 반도체층과 상기 제1 반도체층과의 접합 중 적어도 일부를 피복하도록 선택적으로 형성되며 상기 제1 반도체층보다도 불순물 농도가 높은 제1 도전형의 제4 반도체층을 구비하고, 상기 반도체 장치는 상기 홈의 표면을 피복하는 절연막과, 상기 절연막을 사이에 두고 상기 제3 반도체층에 대향하도록 상기 홈에 매설된 전극을 더 구비한다.
제2 발명의 장치에서는, 제1 발명의 반도체 장치에서 상기 홈의 한쌍의 측면을 피복하고, 상호 떨어진 한쌍의 절연체 스페이서를 더 구비하며, 상기 전극은 상기 한쌍의 절연체 스페이서에 끼워진 영역에서 상기 제3 반도체층에 대향한다.
제3 발명의 장치에서는, 반도체 장치로서 주면을 갖는 반도체 기판을 구비하며, 상기 반도체 기판은 제1 도전형의 제1 반도체층과 상기 제1 반도체층의 표면에 형성되며, 간극을 끼워 분할 배치됨으로써 상기 주면에 선택적으로 노출되는 제2 도전형의 제2 반도체층과 상기 제1 반도체층의 표면에서 상기 주면의 상기 간극에 형성되며, 상기 제2 반도체층과 연결된 제2 도전형의 제3 반도체층과 상기 제3 반도체층과 상기 제1 반도체층과의 접합 중 적어도 일부를 피복하도록 선택적으로 형성되고, 상기 제1 반도체층보다도 불순물 농도가 높은 제1 도전형의 제4 반도체층을 구비하며, 상기 반도체 장치는 상기 주면의 상기 간극의 부분에 개구하는 개구부를 지니고, 상기 주면 상에 형성된 절연층과, 상기 개구부의 상기 간극을 횡단하는 방향을 향한 한쌍의 측면을 피복하고, 상호 떨어져 형성된 한쌍의 절연체 스페이서와 상기 개구부에 노출되는 상기 주면의 부분을 피복하는 절연막과, 상기 한쌍의 절연체 스페이서에 끼워진 상기 개구부의 영역에서 상기 절연막을 사이에 두고 상기 제3 반도체층에 대향하도록 상기 개구부에 매설된 전극을 더 구비한다.
제4 발명의 장치에서는, 제2 또는 제3 발명의 반도체 장치에서 상기 주면을 따른 폭에 대해 상기 제4 반도체층이 상기 제3 반도체층보다도 좁다.
제5 발명의 장치에서는, 제1 내지 제4 중 어느 한 발명의 반도체 장치에 있어서 상기 제4 반도체층이 상기 제2 반도체층으로부터 떨어져 있다.
제6 발명의 제조 방법은, 반도체 장치의 제조 방법으로서 (a) 주면을 갖는 반도체 기판을 준비하는 공정과, (b) 상기 주면에 제1 도전형의 불순물을 도입함으로써 제1 도전형의 제1 반도체층을 형성하는 공정과, (c) 상기 주면에 제2 도전형의 불순물을 도입함으로써 상기 제1 반도체층 상에 제2 도전형의 제2 반도체층을 형성하는 공정과, (d) 상기 주면에 상기 제2 반도체층이 노출되는 영역을 분할하도록 상기 주면에 선택적으로 홈을 형성하는 공정과, (e) 상기 홈을 통해 제2 도전형의 불순물을 도입함으로써 상기 홈의 저면에 접하고, 상기 제2 반도체층과 연결된 제2 도전형의 제3 반도체층을 선택적으로 형성하는 공정과, (f) 적어도 상기공정(d)보다도 나중에 실행되며, 상기 홈을 통해 제1 도전형의 불순물을 도입함으로써 상기 제1 반도체층보다도 불순물 농도가 높은 제1 도전형의 제4 반도체층을 상기 공정(e) 후에는 상기 제3 반도체층과 상기 제1 반도체층과의 접합 중 적어도 일부를 피복하도록 선택적으로 형성하는 제4 반도체층 형성 공정과, (g) 적어도 상기 공정(d)보다도 후에 상기 홈의 표면을 피복하도록 절연막을 형성하는 공정과, (h) 상기 공정 (e) 내지 (g) 중 어느 것보다도 나중에 상기 절연막을 사이에 두고 상기 제3 반도체층에 대향하도록 상기 홈에 전극을 매설하는 공정을 구비한다.
제7 발명의 제조 방법에서는, 제6 발명의 반도체 장치의 제조 방법에 있어서 (i) 상기 공정 (e) 후에 상기 공정(f) 전에 상기 홈의 한쌍의 측면을 피복하도록 한쌍의 절연체 스페이서를 형성하는 공정을 더 구비하며, 상기 공정(h)에서는 상기 한쌍의 절연체 스페이서에 끼워진 영역에서 상기 제3 반도체층에 대향하도록 상기 전극이 상기 홈에 매설된다.
제8 발명의 제조 방법은, 반도체 장치의 제조 방법으로서 (a) 주면을 갖는 반도체 기판을 준비하는 공정과, (b) 상기 주면에 제1 도전형의 불순물을 도입함으로써 제1 도전형의 제1 반도체층을 형성하는 공정과, (c) 상기 주면 상에 차폐체를 선택적으로 형성하는 공정과, (d) 상기 공정(c) 후에 상기 주면에 제2 도전형의 불순물을 도입함으로써 상기 제1 반도체층의 표면에 제2 도전형의 제2 반도체층을 상기 차폐체의 바로 아래에 간극을 갖도록 선택적으로 형성하는 공정과, (e) 상기 공정(d) 후에 실행되며 상기 주면을 피복하도록 또한 상기 차폐체의 상면이 노출되도록 절연층을 형성하는 공정과, (f) 상기 차폐체를 제거함으로써 상기 절연층에 개구부를 선택적으로 형성하는 공정과, (g) 상기 개구부를 통해 제2 도전형의 불순물을 도입함으로써 상기 제2 반도체층과 연결하도록 제2 도전형의 제3 반도체층을 상기 제1 반도체층의 표면에서 상기 주면의 상기 간극 부분에 형성하는 공정과, (h) 상기 공정(g) 후에 실행되고, 상기 개구부의 대향하는 한쌍의 측면을 피복하여 상호 떨어진 한쌍의 절연체 스페이서를 형성하는 공정과, (i) 상기 공정(h) 후에 실행되며, 상기 개구부의 상기 한쌍의 절연체 스페이서에 끼워진 영역을 통해 제1 도전형의 불순물을 도입함으로써 상기 제1 반도체층보다도 불순물 농도가 높은 제1 도전형의 제4 반도체층을 상기 제3 반도체층과 상기 제1 반도체층과의 접합 중 적어도 일부를 피복하도록 선택적으로 형성하는 제4 반도체층 형성 공정과, (j) 적어도 상기 공정(f)보다도 후에 상기 개구부에 노출되는 표면을 피복하도록 절연막을 형성하는 공정과, (k) 상기 공정(f) 내지 (j) 중 어느 하나보다도 후에 상기 한쌍의 절연체 스페이서에 끼워진 상기 영역에서 상기 절연막을 사이에 두고 상기 제3 반도체층에 대향하도록 상기 개구부에 전극을 매설하는 공정을 구비한다.
제9 발명의 제조 방법에서는, 제7 또는 제8 발명의 반도체 장치의 제조 방법에 있어서 상기 제4 반도체층 형성 공정에서 상기 한쌍의 절연체 스페이서에 끼워진 영역을 통해 상기 제1 도전형의 불순물이 도입된다.
제10 발명의 제조 방법에서는, 제6 내지 제9 중 어느 한 발명의 반도체 장치의 제조 방법에 있어서 상기 제4 반도체층 형성 공정에서 상기 제4 반도체층이 상기 제2 반도체층으로부터 떨어지도록 형성된다.
도 1은 실시예 1의 반도체 장치의 정면 단면도.
도 2는 도 1의 반도체 장치의 제조 공정도.
도 3은 도 1의 반도체 장치의 제조 공정도.
도 4는 도 1의 반도체 장치의 제조 공정도.
도 5는 도 1의 반도체 장치의 제조 공정도.
도 6은 도 1의 반도체 장치의 제조 공정도.
도 7은 도 1의 반도체 장치의 제조 공정도.
도 8은 실시예 2의 반도체 장치의 정면 단면도.
도 9는 도 8의 반도체 장치의 제조 공정도.
도 10은 도 8의 반도체 장치의 제조 공정도.
도 11은 도 8의 반도체 장치의 제조 공정도.
도 12는 도 8의 반도체 장치의 제조 공정도.
도 13은 도 8의 반도체 장치의 제조 공정도.
도 14는 도 8의 반도체 장치의 제조 공정도.
도 15는 도 8의 반도체 장치의 제조 공정도.
도 16은 도 8의 반도체 장치의 제조 공정도.
도 17은 실시예 3의 반도체 장치의 정면 단면도.
도 18은 도 17의 반도체 장치의 제조 공정도.
도 19는 도 17의 반도체 장치의 제조 공정도.
도 20은 도 17의 반도체 장치의 제조 공정도.
도 21은 도 17의 반도체 장치의 제조 공정도.
도 22는 도 17의 반도체 장치의 제조 공정도.
도 23은 도 17의 반도체 장치의 제조 공정도.
도 24는 도 17의 반도체 장치의 제조 공정도.
도 25는 도 17의 반도체 장치의 제조 공정도.
도 26은 도 17의 반도체 장치의 제조 공정도.
도 27은 도 17의 반도체 장치의 제조 공정도.
도 28은 도 17의 반도체 장치의 제조 공정도.
도 29는 종래의 표면 채널형 반도체 장치의 정면 단면도.
도 30은 종래의 매립 채널형 반도체 장치의 정면 단면도.
도 31은 도 30의 반도체 장치의 제조 공정도.
도 32는 도 30의 반도체 장치의 제조 공정도.
도 33은 도 30의 반도체 장치의 제조 공정도.
도 34는 도 30의 반도체 장치의 제조 공정도.
도 35는 도 30의 반도체 장치의 제조 공정도.
도 36은 도 30의 반도체 장치의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
4 : 펀치스루·스토퍼층(제4 반도체층)
5 : 카운터·도핑층(제3 반도체층)
6 : 절연막
7 : 게이트 전극(전극)
10 : 절연층
11 : 절연체 스페이서
12 : 소스·드레인층(제2 반도체층)
31 : N 웰(제1 반도체층)
40 : 폴리실리콘층(차폐체)
50 : 홈
51 : 개구부
100 : 반도체 기판
이하, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대해 도면을 참조하면서 설명한다. 또, 이하의 도면에서 도 29로부터 도 36에 도시된 종래의 장치와 동일 부분 또는 상당 부분(동일한 기능을 갖는 부분)에 대해서는 동일 부호를 붙인다. 또한, 장래, 미세화가 진전됨에 따라 이하에 진술하는 불순물 원소의 도입 조건은 일반적인 비례 축소룰을 따라 변화해간다.
실시예 1.
도 1은 실시예 1에 따른 반도체 장치의 정면 단면도이다. 이 반도체 장치(101)에서는 실리콘 기판인 반도체 기판(100) 주면에 소자 분리 영역(2)이 선택적으로 형성되고, 이 소자 분리 영역(2)으로 포위된 소자 영역에 각종 반도체 소자가 형성되어 있다. 이들 반도체 소자의 하나로서 도 1에 그려지는 매립 채널형의 pMOSFET가 형성되어 있다. 도 1의 pMOSFET에서는 반도체 기판(100) 주면에 홈(50)이 선택적으로 형성되어 있다. 반도체 기판(100) 주면에는 N형의 웰층(31)이 홈(50)보다도 깊게 형성되어 있다. 웰층(31)의 하측에는 반도체 기판(100)의 일부분으로서의 반도체층(1)이 남아 있다.
홈(50)의 양측에는 웰층(31)보다도 얕고, 또한 주면에 노출되는 P형의 소스·드레인층(12)이 형성되어 있다. 홈(50)의 하측에는 홈(50)에 접하고, 소스·드레인층(12)과 연결하고, 소스·드레인층(12)보다도 깊고, 또한 웰층(31)보다도 얕아지도록 P형의 카운터 도핑층(5)이 선택적으로 형성되어 있다. 카운터 도핑층(5)의 하측에는 그 저면에 접하도록 웰층(31)보다도 불순물 농도가 높은 N형의 펀치스루·스토퍼층(4)이 선택적으로 형성되어 있다.
펀치스루·스토퍼층(4)은 소스·드레인층(12)과는 떨어져 형성되어 있다. 즉, 펀치스루·스토퍼층(4)과 소스·드레인층(12)사이에는 PN 접합이 형성되지 않도록 펀치스루·스토퍼층(4)은 홈(50)의 하측이 좁은 영역에 형성되어 있다.
홈(50)의 표면은 예를 들면 실리콘 산화막인 절연막(6)으로 피복되어 있다. 또한 반도체 기판(100) 주면의 홈(50)에 인접하는 영역도 예를 들면 실리콘 산화막인 절연막(21)으로 피복되어 있다. 홈(50)에는 절연막(6)을 사이에 두고 카운터 도핑층(5)에 대향하도록 게이트 전극(7)이 매설되어 있다.
반도체 기판(100) 주면의 상측은 절연층(13)으로 피복되어 있고 이 절연층(13)에 선택적으로 형성된 관통 홀을 통해 소스·드레인 전극(14)이 소스·드레인층(12)으로 접속되며 게이트 배선(22)이 게이트 전극(7)으로 접속되어 있다.
이상과 같이, 반도체 장치(101)에서는 카운터 도핑층(5)에 대향하는 게이트 전극(7)이 홈(50)에 매설되고, 홈(50)의 양측에 소스·드레인층(12)이 형성됨으로써 카운터 도핑층(5)보다도 소스·드레인층(12)이 얕게 형성되어 있다. 이 때문에 소스·드레인층(12)의 한쪽 드레인층으로부터 다른 소스층으로의 드레인 공핍층의 연장이 억제되고 그 결과 펀치스루가 생기기 어려워진다. 또한 소스·드레인층(12)이 카운터 도핑층(5)보다도 얕으므로 펀치스루·스토퍼층(4)을 얕게 형성하는 것이 가능하며 그에 따라 카운터 도핑층(5)과 펀치스루·스토퍼층(4)사이의 PN 접합의 프로필(즉, 불순물 농도의 분포)을 고농도이면서 급격하게 할 수 있다. 이에 따라, 임계치 전압을 저감시킴과 함께 구동 능력을 높일 수 있다. 또한, 장치의 미세화도 가능해진다.
또한, 소스·드레인층(12)과 펀치스루·스토퍼층(4)이 상호 떨어져 있으므로 이들 사이에 PN 접합이 형성되지 않는다. 따라서, PN 접합에 유래하는 기생 용량인 접합 용량이 저감되므로 장치의 동작 속도가 더욱 향상한다고 하는 이점을 얻을 수 있다.
이어서, 도 1의 반도체 장치(101)를 제조하기 위한 방법에 대해 설명한다. 도 2∼도 7은 반도체 장치(101)의 제조 방법을 나타내는 제조 공정도이다. 반도체 장치(101)를 제조하기 위해서는 우선 도 2의 공정이 실행된다. 도 2의 공정에서는 반도체 기판(100)이 준비되며 그 주면에 LOCOS 법 등에 따라 소자 분리 영역(2)이 형성된다. 또한 열 산화 처리를 실시함에 따라 반도체 장치(101) 주면에 산화막(61)이 예를 들면 30㎚의 두께로 형성된다.
계속되는 도 3의 공정에서는 우선 반도체 기판(100) 주면에 인을 주입함으로써 N형의 웰층(31)이 형성된다. 그 후, 이온 주입법을 이용하여 붕소(25)가 5∼30keV의 주입 에너지, 및 1.0×1015개/㎠ 이상의 선량으로 주입되며, 그에 따라 P형의 소스·드레인층(12)이 형성된다. 소스·드레인층(12)을 형성하기 위한 이온 주입에 의해 생긴 결정 결함의 회복과 활성화를 도모하기 위해 고온에서의 열 처리가 실행된다. 이들 이온 주입 및 열 처리는 열 처리 후의 소스·드레인층(12)이 웰층(31)보다도 얕아지도록 행해진다.
다음 도 4의 공정에서는 우선 산화막(61)이 제거된 후 새롭게 열 산화 처리가 실시되며 그에 따라 10㎚ 이상의 두께의 산화막(62)이 반도체 기판(100) 주면상에 형성된다. 산화막(62)은 후속 공정으로 폴리실리콘 게이트를 형성할 때에 반도체 기판(100) 주면을 보호할 수 있는 만큼의 두께를 갖고 있으면 된다. 이어서, 도시하지 않은 레지스트 패턴을 형성하고, 이것을 마스크로서 이용함으로써 산화막(62)이 선택적으로 에칭된다. 그에 따라, 산화막(62)에 개구부가 선택적으로 형성된다. 그 후, 레지스트 패턴은 제거된다. 계속해서, 산화막(62)을 마스크로서 이용함으로써 반도체 기판(100) 주면이 선택적으로 에칭된다. 그에 따라 반도체 기판(100) 주면에는 소스·드레인층(12)과 같은 정도의 깊이로 홈(50)이 형성된다. 홈(50)은 소스·드레인층(12)을 분할하는 위치에 형성된다. 소스·드레인층(12)의 깊이는 20keV의 붕소로 주입이 행해진 경우에는 약 0.2㎛가 된다. 이 경우에는 홈(50)이 약 0.2㎛의 깊이가 되도록 에칭 처리가 행해진다.
계속되는 도 5의 공정에서는 우선 이온 주입을 이용하여 예를 들면 인을 100keV의 주입 에너지 및 6.0×1012개/㎠ 이상의 선량으로 주입함으로써 펀치스루·스토퍼층(4)이 홈(50)의 하측에 형성된다. 그 후, 20keV의 주입 에너지, 및 펀치스루·스토퍼층(4)을 형성할 때와 같은 정도의 6.0×1012개/㎠ 이상의 선량으로 붕소를 주입함으로써 카운터 도핑층(5)이 홈(50)의 하측에 형성된다. 즉, 홈(50)을 통해 도입된 불순물에 의해 카운터 도핑층(5) 및 펀치스루·스토퍼층(4)이 형성된다. 펀치스루·스토퍼층(4)과 카운터 도핑층(5)사이에서 형성되는 순서를 반대로 하는 것도 가능하다.
카운터 도핑층(5)은 홈(50)의 저면에 접하고, 소스·드레인층(12)과 연결하고, 소스·드레인층(12)보다도 깊고, 또한 웰층(31)보다도 얕아지도록 형성된다. 또한, 펀치스루·스토퍼층(4)은 웰층(31)보다도 불순물 농도가 높아 카운터 도핑층(5)이 형성된 후에는 그 저면에 접하도록 형성된다. 또한, 펀치스루·스토퍼층(4)은 소스·드레인층(12)으로부터 떨어지도록 형성된다.
계속되는 도 6의 공정에서는 우선 열 산화 처리를 실시함에 따라 홈(50)의 표면에 산화막인 절연막(6)이 2∼15㎚의 두께로 형성된다. 이 공정은 홈(50)이 형성된 후, 카운터 도핑층(5) 혹은 펀치스루·스토퍼층(4)을 형성하기 전에 실행하는 것도 가능하다. 그 후, LPCVD 법(감압 CVD법)을 이용함으로써 1×1020개/㎤ 이상의 농도로 인을 함유하는 다결정 실리콘(24)이 반도체 기판(100) 주면 상에 홈(50)이 매립되도록 50∼150㎚의 두께로 피착된다. 이 공정은, 펀치스루·스토퍼층(4) 및 카운터 도핑층(5)의 쌍방이 형성된 후에 실행된다.
다음 도 7의 공정에서는 우선 피착된 다결정 실리콘층이 홈(50)을 충전하는 부분을 제외하고 에칭백된다. 그 결과, 절연막(6)을 사이에 두고 카운터 도핑층(5)에 대향하도록 홈(50)에 매설된 게이트 전극(7)이 형성된다. 그 후, 절연막(62)이 선택적으로 제거됨에 따라 절연막(21)이 형성된다.
그 후, 도 1로 복귀하여 절연층(13), 소스·드레인 전극(14), 및 게이트 배선(22)이 형성되며, 그에 따라 반도체 장치(101)가 완성된다.
이상의 제조 방법에서는, 소스·드레인층(12)이 형성된 후에 카운터 도핑층(5) 및 펀치스루·스토퍼층(4)이 형성되므로, 소스·드레인층(12)의 불순물을 활성화하기 위한 고온 열 처리인 소스·드레인·어닐링의 영향을 받지 않고, 카운터 도핑층(5) 및 펀치스루·스토퍼층(4)의 불순물의 확산이 억제된다. 이 때문에, 카운터 도핑층(5)과 펀치스루·스토퍼층(4)사이의 PN 접합의 프로필이 고농도이면서 급경사가 된다. 그 결과, 임계치 전압이 저감됨과 함께 구동 능력이 향상한다. 동시에 장치의 미세화도 가능해진다. 또한, 소스·드레인·어닐링을 보다 고온도에서 행하는 것이 가능해지므로 불순물의 활성화를 높일 수 있고, 그에 따라 기생 저항의 저감 및 그것에 따르는 구동 능력의 향상이 초래된다.
실시예 2.
도 8은 실시예 2에 따른 반도체 장치의 정면 단면도이다. 이 반도체 장치(102)는 실시예 1의 반도체 장치(101)와 마찬가지로 매립 채널형의 pMOSFET를 갖고 있고, 홈(50)의 소스·드레인층(12)에 대향하는 한쌍의 측면에 한쌍의 절연체 스페이서(11)가 상호 간격을 갖고 형성되는 점에서 실시예 1의 반도체 장치(101)와는 특징적으로 다르다. 게이트 전극(7)은 한쌍의 절연체 스페이서(11)에 끼워진 영역에서 카운터 도핑층(5)에 대향하고 있다. 이 때문에 게이트 전극(7)의 바로 아래에 위치하는 카운터 도핑층(5) 및 펀치스루·스토퍼층(4)의 부분에 의해 형성되는 채널 영역의 길이 즉 채널 길이가 단축된다. 그 결과 채널 저항이 저감되므로 장치의 구동 능력이 향상한다고 하는 이점을 얻을 수 있다.
이어서, 도 8의 반도체 장치(102)를 제조하기 위한 방법에 대해 설명한다. 도 9∼도 16은 반도체 장치(102)의 제조 방법을 나타내는 제조 공정도이다. 반도체 장치(102)를 제조하기 위해서는 우선 도 9의 공정이 실행된다. 도 9의 공정에서는 도 2와 동등한 공정이 실행됨으로써 반도체 기판(100)이 준비되며 또한 반도체 기판(100) 주면에 소자 분리 영역(2) 및 산화막(61)이 형성된다. 계속되는 도 10의 공정에서는 도 3과 동등한 공정이 실행됨으로써 P형의 소스·드레인층(12)이 형성된다. 다음의 도 11의 공정에서는 도 4와 동등한 공정을 실행함으로써 산화막(62) 및 홈(50)이 형성된다.
계속되는 도 12의 공정에서는 20keV의 주입 에너지 및 6.0×1012개/㎠ 이상의 선량으로 붕소를 주입함으로써 카운터 도핑층(5)이 홈(50)의 하측에 형성된다. 즉, 홈(50)을 통해 홈(50)의 하측에 붕소가 도입된다. 카운터 도핑층(5)은 홈(50)의 저면에 접하고, 소스·드레인층(12)과 연결하여 소스·드레인층(12)보다도 깊고 또한 웰층(31)보다도 얕아지도록 형성된다.
계속되는 도 13의 공정에서는 우선 열 산화 처리를 실시함에 따라 홈(50)의 표면에 산화막인 절연막(6)이 2∼15㎚의 두께로 형성된다. 이 공정은 홈(50)이 형성된 후 카운터 도핑층(5)을 형성하기 전에 실행하는 것도 가능하다. 계속해서 도시하지 않은 실리콘 산화막이 반도체 기판(100) 주면 상에 홈(50)이 매립되도록 30㎚ 정도의 두께로 피착된다. 그 후, 피착된 실리콘 산화막이 습식 에칭을 이용하여 에칭백됨으로써 소스·드레인층(12)에 대향하는 홈(50)의 한쌍의 측면을 피복하도록 한쌍의 절연체 스페이서(11)가 형성된다. 한쌍의 절연체 스페이서(11)는 상호 간격을 갖고 형성된다.
다음의 도 14의 공정에서는 이온 주입을 이용하여 예를 들면 인(27)을100keV의 주입 에너지, 및 6.0×1012개/㎠ 이상의 선량으로 주입함으로써 펀치스루·스토퍼층(4)이 홈(50)의 하측에 형성된다. 이 때, 한쌍의 절연체 스페이서(11)가 마스크로서 기능한다. 즉, 한쌍의 절연체 스페이서(11)에 끼워진 영역을 통해 홈(50)의 하측으로 인이 도입된다. 이 때문에, 펀치스루·스토퍼층(4)은 절연체 스페이서(11)가 존재하지 않은 경우에 (예를 들면, 실시예 1)에 비해 소스·드레인층(12)으로부터 보다 멀어지도록 좁게 형성된다.
계속되는 도 15의 공정에서는 LPCVD 법을 이용함으로써 1×1020개/㎤ 이상의 농도로 인을 함유하는 다결정 실리콘층(24)이 반도체 기판(100) 주면 상에 홈(50)이 매립되도록 50㎚∼150㎚의 두께로 피착된다.
다음의 도 16의 공정에서는 우선 피착된 다결정 실리콘층(24)이, 홈(50)을 충전하는 부분을 제외하고 에칭백된다. 그 결과, 한쌍의 절연체 스페이서(11)에 끼워진 영역에서 절연막(6)을 사이에 두고 카운터 도핑층(5)에 대향하도록 홈(50)에 매설된 게이트 전극(7)이 형성된다. 그 후, 절연막(62)이 제거된다.
그 후, 도 8에 되돌아가 절연층(13), 소스·드레인 전극(14), 및 게이트 배선(22)이 형성되며 그에 따라 반도체 장치(102)가 완성한다.
이상의 제조 방법에서는, 홈(50)의 한쌍의 측면을 피복하도록 한쌍의 절연체 스페이서(11)가 형성되고, 이 한쌍의 절연체 스페이서(11)에 끼워진 영역을 통해 인이 도입됨으로써 펀치스루·스토퍼층(4)이 형성되므로 펀치스루·스토퍼층(4)을 보다 좁게 형성할 수 있고 소스·드레인층(12)사이의 접합 용량을 저감시킬 수 있다.
실시예 3.
도 17은 실시예 3에 따른 반도체 장치의 정면 단면도이다. 이 반도체 장치(103)는 실시예 1의 반도체 장치(101)와 마찬가지로 매립 채널형의 pMOSFET를 갖고 있다. 실리콘 기판인 반도체 기판(100) 주면에 소자 분리 영역(2)이 선택적으로 형성되어 있고, 이 소자 분리 영역(2)으로 포위된 소자 영역 중 적어도 하나에 도 17에 그려진 pMOSFET가 형성되어 있다.
도 17의 pMOSFET에서도 도 1의 pMOSFET와 마찬가지로 반도체 기판(100) 주면에는 N형의 웰층(31)이 형성되어 있다. 단, 반도체 기판(100) 주면에 홈(50) (도 1)은 형성되지 않고, 웰층(31)보다도 얕게 형성되는 P형의 소스·드레인층(12)은 간극을 끼워 분할 배치됨으로써 주면에 선택적으로 노출되도록 형성되어 있다. P형의 카운터 도핑층(5)은, 반도체 기판(100) 주면의 상기 간극의 부분에 소스·드레인층(12)과 연결하도록 형성되어 있다. 웰층(31)보다도 불순물 농도가 높은 N형의 펀치스루·스토퍼층(4)은 카운터 도핑층(5)의 저면에 접하고 또한 상기 간극을 횡단하는 방향의 폭에 대해 카운터 도핑층(5)보다도 좁아지도록 선택적으로 형성되어 있다. 펀치스루·스토퍼층(4)은 소스·드레인층(12)으로부터 떨어지고, 펀치스루·스토퍼층(4)과 소스·드레인층(12)사이에는 PN 접합은 형성되어 있지 않다.
반도체 기판(100) 주면 상에는 절연층(13)이 형성되어 있고, 이 절연층(13)에는 상기 간극의 부분에 개구하는 개구부(51)가 형성되어 있다. 개구부(51)의 상기 간극을 횡단하는 방향을 향한 한쌍의 측면은 상호 떨어져 형성된 한쌍의 절연체스페이서(11)에 의해 피복되어 있다. 또한 개구부(51)에 노출되는 주면의 부분은 절연막(6)으로 피복되어 있다. 게이트 전극(7)은 개구부(51)에 매설되며, 한쌍의 절연체 스페이서(11)에 끼워진 개구부(51) 내의 영역에서 절연막(6)을 사이에 두고 카운터 도핑층(5)을 대향하고 있다.
절연층(13)에는 관통 홀이 선택적으로 형성되어 있고, 이들 관통 홀을 통해 소스·드레인 전극(14)이 소스·드레인층(12)으로 접속되고, 게이트 배선(22)이 게이트 전극(7)에 접속되어 있다.
이상과 같이, 반도체 장치(103)에서는 개구부(51)에 절연체 스페이서(11)가 형성되어 있으므로 게이트 전극(7)의 바로 아래에 위치하는 카운터 도핑층(5) 및 펀치스루·스토퍼층(4)의 부분에 따라 형성되는 채널 영역의 길이, 즉 채널 길이가 단축된다. 그 결과, 채널 저항이 저감되므로 장치의 구동 능력이 향상된다. 또한, 펀치스루·스토퍼층(4)이 카운터 도핑층(5)보다도 좁게 형성되어 있으므로, 소스·드레인층(12)과 펀치스루·스토퍼층(4)사이의 기생 용량이 저감되므로, 장치의 동작 속도가 향상한다. 특히, 소스·드레인층(12)과 펀치스루·스토퍼층(4)이 상호 떨어져, 이들 사이에 PN 접합이 형성되지 않으므로 기생 용량의 저감 효과가 현저하다.
이어서, 도 17의 반도체 장치(103)를 제조하기 위한 방법에 대해 설명한다. 도 18∼도 28은 반도체 장치(103)의 제조 방법을 나타내는 제조 공정도이다. 반도체 장치(103)를 제조하기 위해서는 우선 도 18의 공정이 실행된다. 도 18의 공정에서는 도 2와 동등한 공정이 실행됨으로써 반도체 기판(100)이 준비되고 또한 반도체 기판(100) 주면에 소자 분리 영역(2) 및 산화막(61)이 형성된다. 계속되는 도 19의 공정에서는 반도체 기판(100) 주면에 인(27)을 주입함으로써 N형의 웰층(31)이 형성된다.
계속되는 도 20의 공정에서는 우선 열 산화 처리를 실시함에 따라 산화막인 절연막(6)이 반도체 기판(100) 주면에 2∼15㎚의 두께로 형성된다. 그 후, LPCVD 법을 이용함으로써 불순물을 포함하지 않는 다결정 실리콘(40)이 반도체 기판(100) 주면을 피복하도록 50∼150㎚의 두께로 피착된다. 이어서 게이트 전극을 형성할 때의 에칭 마스크로 하기 때문에 CVD를 이용하여 실리콘 산화막(8)이 20㎚의 두께로 피착된다. 계속해서 게이트 전극을 형성하기 위한 레지스트 패턴(9)이 형성된다.
다음의 도 21의 공정에서는 레지스트 패턴(9)을 마스크로서 이용함에 따라 실리콘 산화막(8), 다결정 실리콘(40) 및 절연막(6)이 선택적으로 에칭되며, 그에 따라 다결정 실리콘(40)과 절연막(6)이 패터닝된다. 그 후, 레지스트 패턴(9)은 제거된다. 패터닝된 다결정 실리콘(40)은 다음 공정에서 차폐체로서 이용된다.
계속되는 도 22의 공정에서는 이온 주입법을 이용하여 붕소(25)가 5∼30keV의 주입 에너지, 및 1.0×1015개/㎠ 이상의 선량으로 주입되며, 그에 따라 P형의 소스·드레인층(12)이 형성된다. 패터닝된 다결정 실리콘(40)이 차폐체로서 기능하므로 소스·드레인층(12)에는 다결정 실리콘(40)의 바로 아래에 간극을 갖도록 형성된다. 그 후, 소스·드레인층(12)을 형성하기 위한 이온 주입에 의해 생긴 결정결함의 회복과 활성화를 도모하기 위해 고온에서의 열 처리가 실행된다. 이들 이온 주입 및 열 처리는 열 처리 후의 소스·드레인층(12)이 웰층(31)보다도 얕아지도록 행해진다.
다음 도 23의 공정에서는 실리콘 산화물인 절연층(10)이 반도체 기판(100) 주면을 피복하도록 또한 다결정 실리콘(40)과 대략 동일 높이가 되도록 50∼150㎚의 두께로 피착된다. 그 후, 다결정 실리콘(40)의 상면이 노출되도록 CMP(화학 기계적 연마법)을 이용하여 다결정 실리콘(40)과 절연층(10) 쌍방의 상면이 연마된다.
계속되는 도 24의 공정에서는 기상 불산을 이용한 선택적 에칭을 실시함으로써 다결정 실리콘(40)만이 제거된다. 이에 따라, 절연층(10)에 개구부(51)가 선택적으로 형성된다.
계속되는 도 25의 공정에서는 20keV의 주입 에너지 및 6.0×1012개/㎠ 이상의 선량으로 붕소를 주입함으로써 반도체 기판(100) 주면 중에서 개구부(51)의 하측 부분에 카운터 도핑층(5)이 형성된다. 즉, 개구부(51)를 통해 개구부(51)의 하측으로 붕소가 도입됨에 따라 소스·드레인층(12)의 간극 부분에 카운터 도핑층(5)이 형성된다. 그 후, 도입된 붕소를 활성화하기 위해 열 처리가 실시된다. 붕소의 주입 및 활성화는 카운터 도핑층(5)이 소스·드레인층(12)과 연결하도록 형성된다.
다음에, 개구부(51)에 형성되어 있던 절연막(6)이 제거된 후, 열 산화 처리에 따라 실리콘 산화막인 절연막(6)이 반도체 기판(100) 주면의 개구부(51)에 노출되는 부분을 피복하도록 2∼15㎚의 두께로 새롭게 형성된다. 이와 같이 절연막(6)을 재차 형성하는 것은 다결정 실리콘(40)의 에칭 처리 및 그 후의 이온 주입 처리를 통하여 손상을 입는 절연막(6)을 제거하고, 게이트 절연막으로서 기능하는 절연막(6)을 새롭게 형성하기 위해서이다. 또, 다결정 실리콘(40)의 에칭 처리에 수반되는 손상의 영향만을 배제시키기 위해서라면 개구부(51)를 형성하는 도 24의 공정 후에 새로운 절연막(6)을 형성하는 것도 가능하다.
계속해서, 도시하지 않은 실리콘 산화막이 반도체 기판(100) 주면의 상측에 개구부(51)가 매립되도록 30㎚ 정도의 두께로 피착된다. 그 후, 피착된 실리콘 산화막이 습식 에칭을 이용하여 에칭백됨으로써 개구부(51) 한쌍의 측면을 피복하도록 한쌍의 절연체 스페이서(11)가 형성된다. 한쌍의 절연체 스페이서(11)는 상호 간격을 갖고 형성된다.
다음의 도 26의 공정에서는 이온 주입을 이용하여 예를 들면 인을 100keV의 주입 에너지 및 카운터 도핑층(5)의 형성시와 동일한 6.0×1012개/㎠ 이상의 선량으로 주입함으로써 펀치스루·스토퍼층(4)이 개구부(51)의 하측에 있어서 카운터 도핑층(5)의 저면에 접하도록 형성된다. 이 때, 한쌍의 절연체 스페이서(11)가 마스크로서 기능한다. 즉, 한쌍의 절연체 스페이서(11)에 끼워진 영역을 통해 개구부(51)의 하측으로 인이 도입된다. 이 때문에, 펀치스루·스토퍼층(4)은 채널 길이 방향에 따른 폭에 관해 카운터 도핑층(5)보다도 좁아지도록 형성된다. 그 결과, 펀치스루·스토퍼층(4)은 소스·드레인층(12)으로부터 떨어져 형성되고, 펀치스루·스토퍼층(4)과 소스·드레인층(12)사이에는 PN 접합은 형성되지 않는다.
계속되는 도 27의 공정에서는 LPCVD 법을 이용함으로써 1×1020개/㎤ 이상의 농도로 인을 함유하는 다결정 실리콘층(24)이 반도체 기판(100) 주면 상에 개구부(51)가 매립되도록 50㎚∼150㎚의 두께로 피착된다.
다음의 도 28의 공정에서는 우선 피착된 다결정 실리콘층(24)이 개구부(51)를 충전하는 부분을 제외하고 에칭백된다. 그 결과, 개구부(51)에 매설된 게이트 전극(7)이 형성된다. 게이트 전극(7)은 한쌍의 절연체 스페이서(11)에 끼워진 영역에서 절연막(6)을 사이에 두고 카운터 도핑층(5)에 대향하도록 형성된다.
그 후, 도 17로 되돌아가 절연층(13), 소스·드레인 전극(14), 및 게이트 배선(22)이 형성되며, 그에 따라 반도체 장치(103)가 완성된다.
이상의 제조 방법에서는, 실시예 1 및 2의 제조 방법과 마찬가지로 소스·드레인층(12)이 형성된 후에 카운터 도핑층(5) 및 펀치스루·스토퍼층(4)이 형성되므로 임계치 전압이 저감, 기생 저항의 저감, 및 구동 능력의 향상이라는 실시예 1 및 2와 동일한 효과를 얻을 수 있다.
변형예.
(1) 실시예 1∼3 중 어느 하나라도 반도체 장치가 매립 채널형의 pMOSFET를 구비하는 예를 나타냈지만, 극성(즉 도전형)이 다른 매립 채널형의 nMOSFET를 구비하는 반도체 장치에도 본 발명은 적용 가능하다. 또한, 게이트 전극(7)의 재료가 다결정 실리콘(폴리실리콘)인 예를 나타냈지만, 일반적으로 폴리사이드 게이트, 실리사이드 게이트, 혹은 메탈 게이트등을 이용하는 것도 가능하다.
(2) 이상에서 반도체 장치가 매립 채널형의 MOSFET를 구비하는 예를 나타냈지만 반도체 기판(100) 주면에 매립 채널형의 MOS 구조를 갖는 반도체 장치에 일반적으로 본 발명은 적용 가능하다. 예를 들면, IGBT, 서리스터등 MOS 구조를 갖는 반도체 장치에 관한 것으로 그 MOS 구조가 매립 채널형이면 본 발명은 마찬가지로 적용 가능하다.
(3) 실시예 2, 3의 제조 방법에 있어서 펀치스루·스토퍼층(4)을 카운터 도핑층(5)과 마찬가지로 절연체 스페이서(11)를 형성하기 전에 형성하는 것도 가능하다. 단, 펀치스루·스토퍼층(4)을 카운터 도핑층(5)보다도 좁게 형성하는 것에 따른 효과를 얻기 위해서는 절연체 스페이서(11)를 형성한 후에 펀치스루·스토퍼층(4)을 형성하는 것이 바람직하다.
제1 발명의 장치에서는 제3 반도체층에 대향하는 전극이 반도체 기판의 주면에 형성된 홈에 매설되고 홈의 양측에 제2 반도체층이 형성됨으로써 제3 반도체층보다도 제2 반도체층이 얕게 형성되어 있다. 이 때문에 제2 반도체층 홈의 한쪽 측에 위치하는 부분(드레인층)으로부터 홈의 다른 측에 위치하는 부분(소스층)으로의 공핍층(드레인 공핍층)의 연장이 억제되고, 그 결과 펀치스루가 생기기 어려워진다. 또한, 제2 반도체층이 제3 반도체층보다도 얕으므로 제4 반도체층을 얕게 형성하는 것이 가능하고, 그에 따라 제3 반도체층과 제4 반도체층 사이의 PN 접합의 프로필을 고농도이면서 급격하게 할 수 있다. 이에 따라, 임계치 전압을 저감시킴과 함께 구동 능력을 높일 수 있다. 또한, 장치의 미세화도 가능해진다.
제2 발명의 장치에서는 홈에 절연체 스페이서가 형성되어 있으므로 전극의 바로 아래에 위치하는 제3 및 제4 반도체층의 부분에 의해 형성되는 채널 영역의 길이(즉, 채널 길이)가 단축된다. 그 결과, 채널 저항이 저감되므로 장치의 구동 능력이 향상한다.
제3 발명의 장치에서는 개구부에 절연체 스페이서가 형성되어 있으므로 전극의 바로 아래에 위치하는 제3 및 제4 반도체층의 부분에 의해 형성되는 채널 영역의 길이(즉, 채널 길이)가 단축된다. 그 결과, 채널 저항이 저감되므로 장치의 구동 능력이 향상한다.
제5 발명의 장치에서는 제2 반도체층과 제4 반도체층이 상호 떨어져 있으므로 이들사이에 PN 접합이 형성되지 않는다. 그 결과, PN 접합의 고유 기생 용량인 접합 용량이 저감되므로 장치의 동작 속도가 더욱 향상한다.
제4 발명의 장치에서는 제4 반도체층이 제3 반도체층보다도 좁게 형성되어 있으므로 제2 반도체층과 제4 반도체층 사이의 기생 용량이 저감된다. 그에 따라, 장치의 동작 속도가 향상한다.
제6 발명의 제조 방법에서는, 제2 반도체층이 형성된 후에 제3 및 제4 반도체층이 형성되므로 제2 반도체층의 불순물을 활성화하기 위한 고온 열 처리(즉, 소스·드레인·어닐링)의 영향을 받지 않고, 제3 및 제4 반도체층의 불순물 확산이 억제된다. 이 때문에, 제3 반도체층과 제4 반도체층 사이의 PN 접합의 프로필이 고농도이면서 급경사가 된다. 그 결과, 임계치 전압이 저감됨과 함께 구동 능력이향상한다. 또한, 장치의 미세화도 가능해진다. 또한, 소스/드레인·어닐링을 보다 고온도로 행하는 것이 가능해지므로 불순물의 활성화를 높일 수 있고 그에 따라 기생 저항의 저감 및 그것에 따르는 구동 능력의 향상이 초래된다.
또한, 제3 반도체층에 대향하는 전극이 반도체 기판의 주면에 형성된 홈에 매설되고, 홈의 양측에 제2 반도체층이 형성됨으로써 제3 반도체층보다도 제2 반도체층이 얕게 형성된다. 이 때문에, 펀치스루 내성이 높은 장치를 얻을 수 있다. 또한, 제2 반도체층이 제3 반도체층보다도 얕은 것도 제3 반도체층과 제4 반도체층 사이의 PN 접합의 프로필을 고농도이면서 급격하게 하는데에 유리하다.
제7 발명의 제조 방법에서는, 홈의 한쌍의 측면을 피복하도록 한쌍의 절연체 스페이서가 형성되고, 상기 한쌍의 절연체 스페이서에 끼워진 영역을 통해 불순물이 도입됨으로써 제4 반도체층이 형성되므로 제4 반도체층을 보다 좁게 형성할 수 있고, 제2 반도체층 사이의 접합 용량을 저감시킬 수 있다. 또한, 홈에 매설되는 전극이 한쌍의 절연체 스페이서에 끼워진 영역으로 좁혀지므로 채널 길이가 단축된다. 그 결과, 채널 저항이 저감되므로 장치의 구동 능력이 향상한다.
제8 발명의 제조 방법에서는, 제2 반도체층이 형성된 후에 제3 및 제4 반도체층이 형성되므로 제2 반도체층의 불순물을 활성화하기 위한 고온 열 처리(즉, 소스/드레인·어닐링)의 영향을 받지 않고, 제3 및 제4 반도체층의 불순물 확산이 억제된다. 이 때문에, 제3 반도체층과 제4 반도체층 사이의 PN 접합의 프로필이 고농도이면서 급경사가 된다. 그 결과, 임계치 전압이 저감됨과 함께 구동 능력이 향상한다. 또한, 장치의 미세화도 가능해진다. 또한, 소스/드레인·어닐링을 보다 고온도로 행하는 것이 가능해지므로 불순물의 활성화를 높일 수 있고, 그에 따라 기생 저항의 저감, 및 그것에 따르는 구동 능력의 향상이 초래된다.
제9 발명의 제조 방법에서는, 한쌍의 절연체 스페이서가 형성된 후에 한쌍의 절연체 스페이서에 끼워진 영역을 통해 제1 도전형의 불순물이 도입됨에 따라, 제4 반도체층이 형성된다. 이 때문에, 제4 반도체층이 제3 반도체층보다도 좁게 형성되므로 제2 반도체층과 제4 반도체층 사이의 기생 용량이 저감된다. 그에 따라, 장치의 동작 속도가 향상한다.
제10 발명의 제조 방법에서는, 제2 반도체층과 제4 반도체층이 상호 떨어져 형성되므로 이들사이에 PN 접합이 형성되지 않는다. 그 결과, PN 접합의 고유 기생 용량인 접합 용량이 저감되므로 장치의 동작 속도가 향상한다.

Claims (3)

  1. 반도체 장치에 있어서,
    주면을 포함하고 상기 주면에 홈이 선택적으로 형성된 반도체 기판을 구비하고,
    상기 반도체 기판은,
    상기 홈과 그 주위의 영역 하측에 형성된 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층 상에서 상기 홈의 양측에 형성되며, 또한 상기 주면에 노출되는 제2 도전형의 제2 반도체층과,
    상기 제1 반도체층 상에서 상기 홈의 저면에 접하여 형성되며, 상기 제2 반도체층과 연결된 제2 도전형의 제3 반도체층과,
    상기 제3 반도체층과 상기 제1 반도체층과의 접합 중 적어도 일부를 피복하도록 선택적으로 형성되고, 상기 제1 반도체층보다도 불순물 농도가 높은 제1 도전형의 제4 반도체층을 구비하며,
    상기 반도체 장치는,
    상기 홈의 표면을 피복하는 절연막과,
    상기 절연막을 사이에 두고 상기 제3 반도체층에 대향하도록 상기 홈에 매설된 전극을 더 구비하는 반도체 장치.
  2. 반도체 장치에 있어서,
    주면을 포함하는 반도체 기판을 구비하며,
    상기 반도체 기판은,
    제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 표면에 형성되며, 간극을 끼워 분할 배치됨으로써 상기 주면에 선택적으로 노출되는 제2 도전형의 제2 반도체층과,
    상기 제1 반도체층의 표면에서 상기 주면의 상기 간극에 형성되며, 상기 제2 반도체층과 연결된 제2 도전형의 제3 반도체층과,
    상기 제3 반도체층과 상기 제1 반도체층과의 접합 중 적어도 일부를 피복하도록 선택적으로 형성되며, 상기 제1 반도체층보다도 불순물 농도가 높은 제1 도전형의 제4 반도체층을 구비하고,
    상기 반도체 장치는,
    상기 주면의 상기 간극의 부분에 개구하는 개구부를 지니고, 상기 주면 상에 형성된 절연층과,
    상기 개구부의 상기 간극을 횡단하는 방향을 향한 한쌍의 측면을 피복하고, 상호 떨어져 형성된 한쌍의 절연체 스페이서와,
    상기 개구부에 노출되는 상기 주면의 부분을 피복하는 절연막과,
    상기 한쌍의 절연체 스페이서에 끼워진 상기 개구부의 영역에서, 상기 절연막을 사이에 두고 상기 제3 반도체층에 대향하도록 상기 개구부에 매설된 전극을 더 구비하는 반도체 장치.
  3. 반도체 장치의 제조 방법에 있어서,
    (a) 주면을 포함하는 반도체 기판을 준비하는 공정과,
    (b) 상기 주면에 제1 도전형의 불순물을 도입함으로써 제1 도전형의 제1 반도체층을 형성하는 공정과,
    (c) 상기 주면에 제2 도전형의 불순물을 도입함으로써 상기 제1 반도체층 상에 제2 도전형의 제2 반도체층을 형성하는 공정과,
    (d) 상기 주면에 상기 제2 반도체층이 노출되는 영역을 분할하도록, 상기 주면에 선택적으로 홈을 형성하는 공정과,
    (e) 상기 홈을 통해 제2 도전형의 불순물을 도입함으로써 상기 홈의 저면에 접하고, 상기 제2 반도체층과 연결된 제2 도전형의 제3 반도체층을 선택적으로 형성하는 공정과,
    (f) 적어도 상기 공정(d)보다도 후에 실행되며, 상기 홈을 통해 제1 도전형의 불순물을 도입함으로써 상기 제1 반도체층보다도 불순물 농도가 높은 제1 도전형의 제4 반도체층을, 상기 공정(e) 후에는 상기 제3 반도체층과 상기 제1 반도체층과의 접합 중 적어도 일부를 피복하도록 선택적으로 형성하는 제4 반도체층 형성 공정과,
    (g) 적어도 상기 공정(d)보다도 후에, 상기 홈의 표면을 피복하도록 절연막을 형성하는 공정과,
    (h) 상기 공정 (e) 내지 (g) 중 어느 한 공정 후에, 상기 절연막을 사이에 두고 상기 제3 반도체층에 대향하도록 상기 홈에 전극을 매설하는 공정을 구비하는반도체 장치의 제조 방법.
KR1020010006973A 2000-06-09 2001-02-13 반도체 장치 및 그 제조 방법 KR100363353B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000173011A JP2001352057A (ja) 2000-06-09 2000-06-09 半導体装置、およびその製造方法
JP2000-173011 2000-06-09

Publications (2)

Publication Number Publication Date
KR20010111450A KR20010111450A (ko) 2001-12-19
KR100363353B1 true KR100363353B1 (ko) 2002-12-05

Family

ID=18675314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010006973A KR100363353B1 (ko) 2000-06-09 2001-02-13 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US6518623B1 (ko)
JP (1) JP2001352057A (ko)
KR (1) KR100363353B1 (ko)
TW (1) TW494481B (ko)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900144B1 (ko) * 2002-07-18 2009-06-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7452763B1 (en) * 2003-03-04 2008-11-18 Qspeed Semiconductor Inc. Method for a junction field effect transistor with reduced gate capacitance
KR100954421B1 (ko) * 2003-04-01 2010-04-26 매그나칩 반도체 유한회사 고전압 소자 및 그의 제조 방법
JP4584222B2 (ja) * 2006-09-26 2010-11-17 シャープ株式会社 高耐圧トランジスタの製造方法
US7851853B2 (en) * 2006-12-08 2010-12-14 Sharp Kabushiki Kaisha Semiconductor device comprising high-withstand voltage MOSFET and its manufacturing method
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
JP2011210901A (ja) * 2010-03-29 2011-10-20 Seiko Instruments Inc デプレッション型ｍｏｓトランジスタ
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管***电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
KR102137371B1 (ko) 2013-10-29 2020-07-27 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
JP6640691B2 (ja) * 2016-09-21 2020-02-05 株式会社東芝 半導体装置及びその製造方法
DE112017005693T5 (de) * 2016-11-11 2019-08-29 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
JP7376516B2 (ja) * 2019-02-07 2023-11-08 ローム株式会社 半導体装置
TWI696288B (zh) * 2019-07-16 2020-06-11 力晶積成電子製造股份有限公司 遮蔽閘金氧半場效電晶體及其製造方法
CN113823677B (zh) 2020-06-18 2023-12-26 联华电子股份有限公司 埋入式栅极通道的金属氧化物半导体场效晶体管及其制法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55130171A (en) 1979-03-29 1980-10-08 Fujitsu Ltd Mos field effect transistor
JPS6381978A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd 半導体集積回路装置
JP2967596B2 (ja) * 1991-03-07 1999-10-25 日本電気株式会社 半導体装置の製造方法
JPH06216379A (ja) 1993-01-18 1994-08-05 Kawasaki Steel Corp 半導体装置及びその製造方法
JPH098297A (ja) 1995-06-26 1997-01-10 Mitsubishi Electric Corp 半導体装置、その製造方法及び電界効果トランジスタ
US5960270A (en) 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions

Also Published As

Publication number Publication date
KR20010111450A (ko) 2001-12-19
TW494481B (en) 2002-07-11
US6518623B1 (en) 2003-02-11
JP2001352057A (ja) 2001-12-21

Similar Documents

Publication Publication Date Title
KR100363353B1 (ko) 반도체 장치 및 그 제조 방법
KR100535344B1 (ko) 반도체장치 및 그 제조방법
US20050233513A1 (en) MOS transistor having a recessed gate electrode and fabrication method thereof
JP2000260987A (ja) 半導体装置とその製造方法
KR0131723B1 (ko) 반도체소자 및 그 제조방법
JP4671459B2 (ja) 半導体装置およびその製造方法
TWI414023B (zh) 用於製造一半導體器件的方法
JP2000196090A (ja) ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法
US5913122A (en) Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions
JP2005136150A (ja) 半導体装置及びその製造方法
KR100390614B1 (ko) 반도체 장치 및 그 제조 방법
JP2007088334A (ja) 半導体装置およびその製造方法
KR0159141B1 (ko) 다수의 불순물층을 포함하고 있는 반도체장치 및 그 제조방법
KR100922557B1 (ko) Ｃｍｏｓ 트랜지스터 및 그 제조 방법
US7335549B2 (en) Semiconductor device and method for fabricating the same
JP2000068372A (ja) 半導体デバイス及びその製造方法
KR100342804B1 (ko) 반도체 장치 및 그 제조 방법
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법
KR20090025757A (ko) Ｄｍｏｓ 트랜지스터 및 그 제조 방법
JP2004165648A (ja) 半導体装置およびその製造方法
JP2673384B2 (ja) 半導体装置およびその製造方法
KR100317688B1 (ko) 반도체장치의 제조방법
KR100969527B1 (ko) 고내압 ｍｏｓｆｅｔ를 구비한 반도체장치 및 그 제조방법
JP2009088449A (ja) 半導体装置およびその製造方法
KR100260366B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071106

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee