JP2000068372A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 パワー素子と回路手段を具える半導体デバイ
スの分離構造を改善することにある。 【解決手段】 本発明半導体デバイスは主として第１導
電型（Ｎ）を有する半導体材料のチップ（１０、１１、
１２）内に形成され、第１導電型（Ｎ）の半導体材料内
に埋め込まれた第２導電型（Ｐ）の領域（１３）と、チ
ップの前表面と埋込み領域（１３''）との間に位置し、
回路手段の少なくとも一部分を含む少なくとも１つの分
離された領域（１６''）と、前記埋込み領域及びチップ
の第１導電型（Ｎ）半導体材料に対する電気接点手段
（１５''、５''；２８）とを具える。寄生素子の効果を
除去するために、分離された領域（１６''）を誘電体材
料からなる分離手段（３０、３１）により少なくとも部
分的に限界する。
スの分離構造を改善することにある。 【解決手段】 本発明半導体デバイスは主として第１導
電型（Ｎ）を有する半導体材料のチップ（１０、１１、
１２）内に形成され、第１導電型（Ｎ）の半導体材料内
に埋め込まれた第２導電型（Ｐ）の領域（１３）と、チ
ップの前表面と埋込み領域（１３''）との間に位置し、
回路手段の少なくとも一部分を含む少なくとも１つの分
離された領域（１６''）と、前記埋込み領域及びチップ
の第１導電型（Ｎ）半導体材料に対する電気接点手段
（１５''、５''；２８）とを具える。寄生素子の効果を
除去するために、分離された領域（１６''）を誘電体材
料からなる分離手段（３０、３１）により少なくとも部
分的に限界する。
Description
【０００１】
【発明の属する技術分野】本発明は、請求項1の前文に
特定された、半導体材料のチップ内に形成されたパワー
素子及び回路を具える半導体デバイス及びこのデバイス
を製造する方法に関するものである。
特定された、半導体材料のチップ内に形成されたパワー
素子及び回路を具える半導体デバイス及びこのデバイス
を製造する方法に関するものである。
【０００２】
【従来技術】本発明は、例えば刊行物ＥＰ−Ａ−０３２
２０４１から既知のVIPowerという技術分野に有利に適
用される。この刊行物には、「エミッタスイッチング」構
成に相互接続されたバイポーラトランジスタ及びＭＯＳ
ＦＥＴを具える集積構造が記載されている。添付図面の
図１に示すこの構造は半導体材料、例えばＮ＋型単結晶
シリコンの基板１０上に形成される。(図面において，
Ｎ型及びＰ型不純物の濃度を、通常の如く、文字Ｎ及び
Ｐに符号−又は＋を付加して示し、−又は＋が付加され
てない文字Ｎ及びＰは中間値を有する濃度を示す点に注
意されたい)。
２０４１から既知のVIPowerという技術分野に有利に適
用される。この刊行物には、「エミッタスイッチング」構
成に相互接続されたバイポーラトランジスタ及びＭＯＳ
ＦＥＴを具える集積構造が記載されている。添付図面の
図１に示すこの構造は半導体材料、例えばＮ＋型単結晶
シリコンの基板１０上に形成される。(図面において，
Ｎ型及びＰ型不純物の濃度を、通常の如く、文字Ｎ及び
Ｐに符号−又は＋を付加して示し、−又は＋が付加され
てない文字Ｎ及びＰは中間値を有する濃度を示す点に注
意されたい)。
【０００３】Ｎ−型及びＮ型の２つのエピタキシャル層
１１及び１２を基板１０上に形成する。層１１は基板１
０と一緒にバイポーラトランジスタのコレクタ領域を構
成する。基板の底面上に被着された金属層２８はコレク
タ端子Ｃを構成する。
１１及び１２を基板１０上に形成する。層１１は基板１
０と一緒にバイポーラトランジスタのコレクタ領域を構
成する。基板の底面上に被着された金属層２８はコレク
タ端子Ｃを構成する。
【０００４】エピタキシャル層１１及び１２の間に形成
された、換言すればこれらの層の間に埋め込まれたＰ−
型領域１３がトランジスタのベース領域を構成する。Ｐ
＋分離領域兼深いベース接点領域１５がチップの前表面
から、換言すればコレクタ端子Ｃと反対側の表面からベ
ース領域１３の縁まで延在し、チップ内に分離されたＮ
型領域１６を限界する。Ｎ＋型の第２埋込み領域１４を
Ｐ−型領域１３上に、この領域と接合を形成するよう形
成してトランジスタのエミッタを構成する。
された、換言すればこれらの層の間に埋め込まれたＰ−
型領域１３がトランジスタのベース領域を構成する。Ｐ
＋分離領域兼深いベース接点領域１５がチップの前表面
から、換言すればコレクタ端子Ｃと反対側の表面からベ
ース領域１３の縁まで延在し、チップ内に分離されたＮ
型領域１６を限界する。Ｎ＋型の第２埋込み領域１４を
Ｐ−型領域１３上に、この領域と接合を形成するよう形
成してトランジスタのエミッタを構成する。
【０００５】分離された領域１６内に、低不純物濃度
（Ｐ−）の表面部分と高不純物濃度（Ｐ＋）の深い部分
とからなるＰ型領域２５が存在し、この領域はＭＯＳＦ
ＥＴトランジスタの「本体」領域を構成し、チャネル領
域を含む。ＭＯＳＦＥＴトランジスタの「ソース」領域
を構成する領域２６を「本体」領域２５内に形成する。
チャネル領域の上方に位置し、チップ表面から薄い絶縁
層により絶縁された導電材料のストリップが「ゲート」
電極を構成し、この電極はデバイスの端子Ｇを構成す
る。
（Ｐ−）の表面部分と高不純物濃度（Ｐ＋）の深い部分
とからなるＰ型領域２５が存在し、この領域はＭＯＳＦ
ＥＴトランジスタの「本体」領域を構成し、チャネル領
域を含む。ＭＯＳＦＥＴトランジスタの「ソース」領域
を構成する領域２６を「本体」領域２５内に形成する。
チャネル領域の上方に位置し、チップ表面から薄い絶縁
層により絶縁された導電材料のストリップが「ゲート」
電極を構成し、この電極はデバイスの端子Ｇを構成す
る。
【０００６】ソース領域２６及び分離領域１５上に表面
接点用の導電ストリップ４及び５を形成し、ＭＯＳＦＥ
Ｔトランジスタのソース端子Ｓ及びバイポーラトランジ
スタのベース端子Ｂを構成する。ＭＯＳＦＥＴトランジ
スタのドレイン領域は分離されたＮ領域１６の、埋込み
エミッタ領域１４と「本体」領域２５との間に位置する
部分からなる。本例では領域１４は外部電極に接続しな
いが、必要に応じ、チップ表面からＮ＋領域１４まで延
長する深い（厚い）Ｎ＋接点領域を容易に形成してエミ
ッタを外部電極に、又は同一チップに集積された他の素
子に接続することができる。
接点用の導電ストリップ４及び５を形成し、ＭＯＳＦＥ
Ｔトランジスタのソース端子Ｓ及びバイポーラトランジ
スタのベース端子Ｂを構成する。ＭＯＳＦＥＴトランジ
スタのドレイン領域は分離されたＮ領域１６の、埋込み
エミッタ領域１４と「本体」領域２５との間に位置する
部分からなる。本例では領域１４は外部電極に接続しな
いが、必要に応じ、チップ表面からＮ＋領域１４まで延
長する深い（厚い）Ｎ＋接点領域を容易に形成してエミ
ッタを外部電極に、又は同一チップに集積された他の素
子に接続することができる。
【０００７】パワーデバイスを制御する回路を同一チッ
プ内に形成するのが多くの場合都合がよい。このような
回路は低電圧で動作する低電力素子からなり、信号を処
理及び増幅してパワーデバイスを駆動し得る。この回路
は、従来の接合分離に従って、基板と反対の導電型、従
って本例ではＰ型を有し且つ逆バイアスされた接合によ
りチップの残部から分離されたポケット内に形成するの
が一般的である。図２はこのタイプの集積構造の主要部
分の断面を線図的に示す。パワーデバイスは図１に示す
ものに同一であり、制御回路は本例ではＰ型領域１３及
び１５と同時に形成されるＰ型領域１３'び１５'により
互いに且つ基板の残部から分離された２つのＮ型領１
６'内に形成される。パワーデバイスの領域１４と同時
に形成される埋込みＮ＋型領域１４'を各領域１６'の底
部に形成し、この領域１４'は、それ以上示してない
が、対応する領域１６'内に形成されるバイポーラトラ
ンジスタ又はＭＯＳＦＥＴトランジスタのコレクタ領域
又はドレイン領域とすることができる。
プ内に形成するのが多くの場合都合がよい。このような
回路は低電圧で動作する低電力素子からなり、信号を処
理及び増幅してパワーデバイスを駆動し得る。この回路
は、従来の接合分離に従って、基板と反対の導電型、従
って本例ではＰ型を有し且つ逆バイアスされた接合によ
りチップの残部から分離されたポケット内に形成するの
が一般的である。図２はこのタイプの集積構造の主要部
分の断面を線図的に示す。パワーデバイスは図１に示す
ものに同一であり、制御回路は本例ではＰ型領域１３及
び１５と同時に形成されるＰ型領域１３'び１５'により
互いに且つ基板の残部から分離された２つのＮ型領１
６'内に形成される。パワーデバイスの領域１４と同時
に形成される埋込みＮ＋型領域１４'を各領域１６'の底
部に形成し、この領域１４'は、それ以上示してない
が、対応する領域１６'内に形成されるバイポーラトラ
ンジスタ又はＭＯＳＦＥＴトランジスタのコレクタ領域
又はドレイン領域とすることができる。
【０００８】パワーデバイスと制御回路との間の電気的
絶縁分離は、既知のように、埋込み領域１３'と分離領
域１５'とにより形成されたＰ型ポケットが基板と構成
する接合を逆バイアスすることにより得られる。実際に
は、図示の実施例では、動作中接点５'を電源の低電位
端子（図では接地記号）に接続し、端子Ｃを同一の電源
の高電位端子（図では＋Ｖcc）に接続する。
絶縁分離は、既知のように、埋込み領域１３'と分離領
域１５'とにより形成されたＰ型ポケットが基板と構成
する接合を逆バイアスすることにより得られる。実際に
は、図示の実施例では、動作中接点５'を電源の低電位
端子（図では接地記号）に接続し、端子Ｃを同一の電源
の高電位端子（図では＋Ｖcc）に接続する。
【０００９】このタイプの分離構造は現在の構造の集積
回路の殆どに極めて有効であるが、VIPower技術により
形成される集積パワー回路に満足であることは証明され
ていない。これは、上述したタイプの構造は種々にバイ
アスされる多数のＮ型及びＰ型領域からなるためであ
る。これらの領域は互いに接合を形成し、４−８Ａの電
流及び１０００−２０００Ｖの電圧が存在するデバイス
の動作中に、多数の寄生素子、例えばＳＣＲ、ＮＰＮ及
びＰＮＰトランジスタ及び電圧の変化に依存するキャパ
シティブデバイスを発生し得る。特定用途構造のタイプ
に応じて、これらの寄生素子は互いに相互作用する可能
性があり、水平リーク電流と垂直リーク電流の両方を発
生して、制御回路とパワーデバイスとの間の電気的分離
並びにの種々の分離された領域内に設けられた制御回路
自体の種々の構成素子間の電気的分離の有効性を著しく
減少する惧れがある。
回路の殆どに極めて有効であるが、VIPower技術により
形成される集積パワー回路に満足であることは証明され
ていない。これは、上述したタイプの構造は種々にバイ
アスされる多数のＮ型及びＰ型領域からなるためであ
る。これらの領域は互いに接合を形成し、４−８Ａの電
流及び１０００−２０００Ｖの電圧が存在するデバイス
の動作中に、多数の寄生素子、例えばＳＣＲ、ＮＰＮ及
びＰＮＰトランジスタ及び電圧の変化に依存するキャパ
シティブデバイスを発生し得る。特定用途構造のタイプ
に応じて、これらの寄生素子は互いに相互作用する可能
性があり、水平リーク電流と垂直リーク電流の両方を発
生して、制御回路とパワーデバイスとの間の電気的分離
並びにの種々の分離された領域内に設けられた制御回路
自体の種々の構成素子間の電気的分離の有効性を著しく
減少する惧れがある。
【００１０】これらの問題を克服するためには、接合分
離をやめ、もっと有効な分離方式、例えば活性半導体領
域相互の分離に誘電体材料を使用する誘電体分離を使用
する必要がある。しかし、既知の技術には、VIPower技
術と両立し、存在する高電圧に耐え得る誘電体分離技術
はない。この点に関し、制御回路は通常接地電位と比較
的低い正電位（通常５０Ｖ以下）との間で変化する電圧
で動作する点に注意されたい。従って、分離されたＮ領
域１６'の電位は接地電位からあまり相違しない値を有
するが、Ｎ基板の電位は１０００Ｖより遥かに高くなり
得る。従って、分離構造の誘電体層の対向表面間に極め
て高い電圧が加わり、このような高電圧に耐えるために
極めて厚い誘電体層が必要とされるが、このような誘電
体層は使用可能な技術により製造することができない。
離をやめ、もっと有効な分離方式、例えば活性半導体領
域相互の分離に誘電体材料を使用する誘電体分離を使用
する必要がある。しかし、既知の技術には、VIPower技
術と両立し、存在する高電圧に耐え得る誘電体分離技術
はない。この点に関し、制御回路は通常接地電位と比較
的低い正電位（通常５０Ｖ以下）との間で変化する電圧
で動作する点に注意されたい。従って、分離されたＮ領
域１６'の電位は接地電位からあまり相違しない値を有
するが、Ｎ基板の電位は１０００Ｖより遥かに高くなり
得る。従って、分離構造の誘電体層の対向表面間に極め
て高い電圧が加わり、このような高電圧に耐えるために
極めて厚い誘電体層が必要とされるが、このような誘電
体層は使用可能な技術により製造することができない。
【００１１】
【発明が解決しようとする課題】本発明の目的は、上述
した寄生素子の効果に有効であるとともにデバイスの高
動作電圧に耐える制御回路の分離構造を具える、上述し
たタイプの半導体デバイスを提供することにある。
した寄生素子の効果に有効であるとともにデバイスの高
動作電圧に耐える制御回路の分離構造を具える、上述し
たタイプの半導体デバイスを提供することにある。
【００１２】
【課題を解決するための手段】この目的は、請求項１に
総括的に記載した特徴を有するデバイスにより達成され
る。本発明は図面を参照して以下に記載する実施例の詳
細な説明から一層明らかになるが、これは一例であっ
て、本発明を限定するものではない。
総括的に記載した特徴を有するデバイスにより達成され
る。本発明は図面を参照して以下に記載する実施例の詳
細な説明から一層明らかになるが、これは一例であっ
て、本発明を限定するものではない。
【００１３】
【実施例】図３は誘電体分離構造を有する本発明デバイ
スの半導体材料のチップの一部分の断面図であって、制
御回路を含むように設計された領域を示している。
スの半導体材料のチップの一部分の断面図であって、制
御回路を含むように設計された領域を示している。
【００１４】図３に示す本発明デバイスの構造は図１に
示すものと同一のパワーデバイスと、制御回路を含む部
分とを具える。図示の「エミッタスイッチング」パワー
デバイスは任意の他のパワーデバイス、例えば単一縦形
ＤＭＯＳパワートランジスタ、単一縦形バイポーラトラ
ンジスタ、又はＩＧＢＴデバイスと置き換えることがで
きること勿論である。制御回路の構成素子、例えばバイ
ポーラトランジスタ、ＭＯＳトランジスタ、ダイオー
ド、抵抗及びこれらのタイプの回路に一般に使用されて
いるその他のデバイス、は図面が不必要に複雑になるの
を避けるために図示してない。この図においても、同一
の処理により形成される領域は同一の参照番号で示す
が、２重のアポストロフィ記号（''）を付加した。
示すものと同一のパワーデバイスと、制御回路を含む部
分とを具える。図示の「エミッタスイッチング」パワー
デバイスは任意の他のパワーデバイス、例えば単一縦形
ＤＭＯＳパワートランジスタ、単一縦形バイポーラトラ
ンジスタ、又はＩＧＢＴデバイスと置き換えることがで
きること勿論である。制御回路の構成素子、例えばバイ
ポーラトランジスタ、ＭＯＳトランジスタ、ダイオー
ド、抵抗及びこれらのタイプの回路に一般に使用されて
いるその他のデバイス、は図面が不必要に複雑になるの
を避けるために図示してない。この図においても、同一
の処理により形成される領域は同一の参照番号で示す
が、２重のアポストロフィ記号（''）を付加した。
【００１５】本発明デバイスの構造を製造するプロセス
の主要な処理を以下に要約する。Ｎ型不純物が高濃度に
ドープされた単結晶シリコンの基板１０の上に、同一の
導電型であるがかなり低い不純物濃度を有する（従って
Ｎ−型）第１エピタキシャル層１１をエピタキシャル成
長により形成する。このエピタキシャル層の表面上にＰ
−型領域１３及び１３''を、マスキング、インプランテ
ーション及び高温度の拡散により形成する。
の主要な処理を以下に要約する。Ｎ型不純物が高濃度に
ドープされた単結晶シリコンの基板１０の上に、同一の
導電型であるがかなり低い不純物濃度を有する（従って
Ｎ−型）第１エピタキシャル層１１をエピタキシャル成
長により形成する。このエピタキシャル層の表面上にＰ
−型領域１３及び１３''を、マスキング、インプランテ
ーション及び高温度の拡散により形成する。
【００１６】次に、ＳＯＩ（Semiconductor On Insulat
or）の形成に通常使用されている技術に従って、高ドー
ズ及び高エネルギー、例えば２．５×１０１８Ｏ＋／ｃ
ｍ２及び２００ｋｅＶで酸素インプランテーションを実
行し、次いで高温度、例えば１３００℃で「アニーリン
グ」を続けて、制御デバイスの分離された領域の底部を
構成するよう設計された互いに離間した二酸化シリコン
の薄い埋込み層３０を形成する。本発明では、このイン
プランテーションを、通常のフォトリソグラフィ処理に
より適切に限界された比較的厚い二酸化シリコンのマス
クを用いて選択的に実施する。層３０はエピタキシャル
層１１の表面から約０．２μｍの深さに形成し、約０．
３μｍの厚さにする。
or）の形成に通常使用されている技術に従って、高ドー
ズ及び高エネルギー、例えば２．５×１０１８Ｏ＋／ｃ
ｍ２及び２００ｋｅＶで酸素インプランテーションを実
行し、次いで高温度、例えば１３００℃で「アニーリン
グ」を続けて、制御デバイスの分離された領域の底部を
構成するよう設計された互いに離間した二酸化シリコン
の薄い埋込み層３０を形成する。本発明では、このイン
プランテーションを、通常のフォトリソグラフィ処理に
より適切に限界された比較的厚い二酸化シリコンのマス
クを用いて選択的に実施する。層３０はエピタキシャル
層１１の表面から約０．２μｍの深さに形成し、約０．
３μｍの厚さにする。
【００１７】Ｎ＋型領域１４及び１４''を形成するため
の予備ステップをマスキング及びインプランテーション
により実施する。次に第２のＮ型層１２を再びエピタキ
シャル成長により形成する。高温度で実施されるこのス
テップにおいて、予めインプラントしたＮ＋型不純物が
拡散により第２エピタキシャル層１２内に広がるととも
に、パワーデバイス用に設計された拡散領域１３内の第
１エピタキシャル層１１内にも広がって、埋込み領域１
４及び１４''を形成する。パワーデバイスの埋込み領域
１３及び１４はバイポーラトランジスタのベース及びエ
ミッタを構成するよう設計する。制御回路の埋込み領域
１３''の機能については後に説明する。埋込み領域１
４''は、例えば制御回路のバイポーラ又はＭＯＳトラン
ジスタのコレクタ又はドレイン領域を構成するよう設計
する。
の予備ステップをマスキング及びインプランテーション
により実施する。次に第２のＮ型層１２を再びエピタキ
シャル成長により形成する。高温度で実施されるこのス
テップにおいて、予めインプラントしたＮ＋型不純物が
拡散により第２エピタキシャル層１２内に広がるととも
に、パワーデバイス用に設計された拡散領域１３内の第
１エピタキシャル層１１内にも広がって、埋込み領域１
４及び１４''を形成する。パワーデバイスの埋込み領域
１３及び１４はバイポーラトランジスタのベース及びエ
ミッタを構成するよう設計する。制御回路の埋込み領域
１３''の機能については後に説明する。埋込み領域１
４''は、例えば制御回路のバイポーラ又はＭＯＳトラン
ジスタのコレクタ又はドレイン領域を構成するよう設計
する。
【００１８】製造を既知の技術を用いて続けて、分離す
べき領域１６''を横方向に限界する誘電体壁３１を形成
する。特に、最初に選択異方性エッチングを用いて、例
えばチップの前表面から、換言すれば第２エピタキシャ
ル層１２の表面から酸化物の埋込み層３０まで延在する
数μｍの幅を有するトレンチ（溝）を形成し、その後に
これらのトレンチを誘電体材料、例えば二酸化シリコン
で埋める。
べき領域１６''を横方向に限界する誘電体壁３１を形成
する。特に、最初に選択異方性エッチングを用いて、例
えばチップの前表面から、換言すれば第２エピタキシャ
ル層１２の表面から酸化物の埋込み層３０まで延在する
数μｍの幅を有するトレンチ（溝）を形成し、その後に
これらのトレンチを誘電体材料、例えば二酸化シリコン
で埋める。
【００１９】次に、更にマスキング、インプランテーシ
ョン及び拡散を実施して分離された領域１６内にパワー
素子の活性領域２５及び２６を形成するとともに、分離
された領域１６''内に制御回路素子の活性領域（図示せ
ず）を形成する。次に、通常の堆積、マスキング及びエ
ッチング処理を用いてパワーデバイスのゲート構造を形
成するとともに電極用の金属電気接点ストリップ及び種
々の素子の相互接続導体を形成する。図３はパワーデバ
イスのコレクタ接点Ｃを構成するチップ底面上の接点電
極２８、パワーデバイスのソース電極Ｓ及びベース電極
Ｂを構成する電極４及び５、及び埋込みＰ−領域１３''
のバイアス用端子を構成する電極５''のみを示す。電極
５''は、２つの隣接する分離された領域１６''の誘電体
壁３１の間に、パワーデバイスの深いベース接点領域１
５を形成する処理と同一の処理で形成されたＰ＋型の深
い接点領域１５''により埋込み領域１３''に接続する。
ョン及び拡散を実施して分離された領域１６内にパワー
素子の活性領域２５及び２６を形成するとともに、分離
された領域１６''内に制御回路素子の活性領域（図示せ
ず）を形成する。次に、通常の堆積、マスキング及びエ
ッチング処理を用いてパワーデバイスのゲート構造を形
成するとともに電極用の金属電気接点ストリップ及び種
々の素子の相互接続導体を形成する。図３はパワーデバ
イスのコレクタ接点Ｃを構成するチップ底面上の接点電
極２８、パワーデバイスのソース電極Ｓ及びベース電極
Ｂを構成する電極４及び５、及び埋込みＰ−領域１３''
のバイアス用端子を構成する電極５''のみを示す。電極
５''は、２つの隣接する分離された領域１６''の誘電体
壁３１の間に、パワーデバイスの深いベース接点領域１
５を形成する処理と同一の処理で形成されたＰ＋型の深
い接点領域１５''により埋込み領域１３''に接続する。
【００２０】動作状態中、電極５''は領域１５''及び１
３''と一緒に使用可能な最低電位、通常接地電位に接続
される。分離された領域１６''は比較的低い電位にある
ため、誘電体層の対向表面間の電位差も低くなる。従っ
て、酸化層３０の厚さは極めて小さいけれども、領域１
６''の分離に十分である。
３''と一緒に使用可能な最低電位、通常接地電位に接続
される。分離された領域１６''は比較的低い電位にある
ため、誘電体層の対向表面間の電位差も低くなる。従っ
て、酸化層３０の厚さは極めて小さいけれども、領域１
６''の分離に十分である。
【００２１】電極２８は通常高電位に接続されるため、
埋込みＰ領域１３''とエピタキシャル層１１との間に存
在する接合は、従来技術による分離構造（図２）の対応
する接合と同様に、逆バイアスされる。しかし、この接
合は最早従来の構造の分離機能を持たず、電極５''及び
２８間の高電圧に耐える機能を有するのみである。
埋込みＰ領域１３''とエピタキシャル層１１との間に存
在する接合は、従来技術による分離構造（図２）の対応
する接合と同様に、逆バイアスされる。しかし、この接
合は最早従来の構造の分離機能を持たず、電極５''及び
２８間の高電圧に耐える機能を有するのみである。
【００２２】本発明デバイスの分離構造は、誘電体分離
が接合分離に対し有する利点の総て、即ちリーク電流が
ほぼ零、誘電体層の個別の領域間のキャパシタンスが低
い、及びこのキャパシタンスがこれらの領域の電位の変
化と無関係であるという利点を有する。従って、接合分
離を用いる従来の構造において発生する多数の寄生素子
が本発明のデバイスには存在しない、又は何の作用もな
さない。更に、誘電体分離のために、制御回路が占有す
る面積が接合分離の場合に同一の回路が占有する面積よ
り小さくなる。
が接合分離に対し有する利点の総て、即ちリーク電流が
ほぼ零、誘電体層の個別の領域間のキャパシタンスが低
い、及びこのキャパシタンスがこれらの領域の電位の変
化と無関係であるという利点を有する。従って、接合分
離を用いる従来の構造において発生する多数の寄生素子
が本発明のデバイスには存在しない、又は何の作用もな
さない。更に、誘電体分離のために、制御回路が占有す
る面積が接合分離の場合に同一の回路が占有する面積よ
り小さくなる。
【００２３】本発明の変形例では、パワーデバイスに近
接する垂直溝（トレンチ）を図に示すものより深くする
ことができ、例えばＰ−埋込み領域１３''の底面まで、
又はそれを超えて延長させることができる。このように
すると、誘電体壁３１が埋込み領域１３''の周囲の少な
くとも一部分に亘って延在し、パワーデバイスに近接す
る埋込み層１３''の側面を限界する。この構成はＰ領域
１３''及び１５とＮエピタキシャル層１２の介在部分と
により形成される寄生ラテラルＰＮＰトランジスタを完
全に除去することができる。
接する垂直溝（トレンチ）を図に示すものより深くする
ことができ、例えばＰ−埋込み領域１３''の底面まで、
又はそれを超えて延長させることができる。このように
すると、誘電体壁３１が埋込み領域１３''の周囲の少な
くとも一部分に亘って延在し、パワーデバイスに近接す
る埋込み層１３''の側面を限界する。この構成はＰ領域
１３''及び１５とＮエピタキシャル層１２の介在部分と
により形成される寄生ラテラルＰＮＰトランジスタを完
全に除去することができる。
【００２４】他の変形例では、埋込み領域１３''をバイ
アスする接点を、誘電体壁３１内を貫通する導電素子に
より与えることもできる。この導電素子は誘電体壁を形
成するプロセスの変更により形成することができる。こ
の変更によれば、トレンチの形成後に、トレンチの内表
面を熱酸化により、トレンチが開口したままとなるよう
に十分に薄い二酸化シリコンの層で被覆し、トレンチの
底面上に形成された二酸化シリコン層を異方性エッチン
グにより除去し、トレンチ内に残存する空間を不純物添
加多結晶シリコンで埋め、埋込み領域１３''とチップの
前表面との間に導電通路を生成する。この変形例では、
制御回路の面積が更に減少する。その理由は図３に１
５''で示すＰ＋型の深い接点領域が不用になるからであ
る。すべてのトレンチをこのように処理する必要がある
わけではなく、これらのトレンチの１つの短い部分のみ
がこれを貫通する接続素子を有するようにすれば十分で
あること勿論である。
アスする接点を、誘電体壁３１内を貫通する導電素子に
より与えることもできる。この導電素子は誘電体壁を形
成するプロセスの変更により形成することができる。こ
の変更によれば、トレンチの形成後に、トレンチの内表
面を熱酸化により、トレンチが開口したままとなるよう
に十分に薄い二酸化シリコンの層で被覆し、トレンチの
底面上に形成された二酸化シリコン層を異方性エッチン
グにより除去し、トレンチ内に残存する空間を不純物添
加多結晶シリコンで埋め、埋込み領域１３''とチップの
前表面との間に導電通路を生成する。この変形例では、
制御回路の面積が更に減少する。その理由は図３に１
５''で示すＰ＋型の深い接点領域が不用になるからであ
る。すべてのトレンチをこのように処理する必要がある
わけではなく、これらのトレンチの１つの短い部分のみ
がこれを貫通する接続素子を有するようにすれば十分で
あること勿論である。
【００２５】本発明の単一の実施例及びいくつかの変形
例について説明したが、本発明の範囲内において多数の
他の変形が可能である。例えば、除去すべき寄生素子が
本質的に縦形又は横形である場合には、誘電体分離は底
部層３０のみ、又は壁３１のみに限定することができ
る。また、埋込み領域１３''をパワーデバイスの埋込み
領域１３と無関係に形成して特定の抵抗率要件又は特定
の製造要件を満足させることができる。更に、分離すべ
き領域１６''を、これらの領域をそれから分離させなけ
ればならない層と同一の導電型にする代わりに、反対導
電型にすることができ、この場合には誘電体分離は全体
にする必要があること勿論である。
例について説明したが、本発明の範囲内において多数の
他の変形が可能である。例えば、除去すべき寄生素子が
本質的に縦形又は横形である場合には、誘電体分離は底
部層３０のみ、又は壁３１のみに限定することができ
る。また、埋込み領域１３''をパワーデバイスの埋込み
領域１３と無関係に形成して特定の抵抗率要件又は特定
の製造要件を満足させることができる。更に、分離すべ
き領域１６''を、これらの領域をそれから分離させなけ
ればならない層と同一の導電型にする代わりに、反対導
電型にすることができ、この場合には誘電体分離は全体
にする必要があること勿論である。
【図１】 従来のパワーデバイスを示す半導体材料のチ
ップの一部分の断面図である。
ップの一部分の断面図である。
【図２】 従来の接合分離構造を有するデバイスの、制
御回路を含むように設計された領域を示す半導体材料の
チップの一部分の断面図である。
御回路を含むように設計された領域を示す半導体材料の
チップの一部分の断面図である。
【図３】 本発明の誘電体分離構造を有するデバイス
の、制御回路を含むように設計された領域を示す半導体
材料のチップの一部分の断面図である。
の、制御回路を含むように設計された領域を示す半導体
材料のチップの一部分の断面図である。
１０ Ｎ＋型基板 １１ Ｎ−型エピタキシャル層 １２ Ｎ型エピタキシャル層 １３、１３'' Ｐ−型埋込み領域 １４、１４'' Ｎ＋型埋込み領域 １５ 接合分離領域 ３０、３１ 誘電体分離領域 １６、１６'' 分離された領域 １５'' 接点領域 ４、５''、２８ 電極
Claims (9)
- 【請求項１】 主として第１導電型（Ｎ）を有する半導
体材料のチップ（１０、１１、１２）内に形成されたパ
ワー素子及び回路手段を具える半導体デバイスであっ
て、 チップの第１導電型（Ｎ）を有する半導体材料内に埋め
込まれた第２導電型（Ｐ）の領域（１３''）と、 チップの前表面と前記埋込み領域（１３''）との間に位
置し、前記回路手段の少なくとも一部分を含む少なくと
も１つの分離された半導体材料の領域（１６''）と、 前記埋込み領域及びチップの第１導電型（Ｎ）を有する
半導体材料のための電気接点手段（１５''、５''；２
８）とを具えた半導体デバイスにおいて、 前記分離された領域（１６''）が誘電体材料からなる分
離手段（３０、３１）により少なくとも部分的に限界さ
れていることを特徴とする半導体デバイス。 - 【請求項２】 前記分離手段（３０、３１）が、前記埋
込み領域（１３''）に亘って延在する誘電体底部層（３
０）を具えていることを特徴とする請求項１記載のデバ
イス。 - 【請求項３】 前記分離手段（３０、３１）が、前記分
離された領域（１６''）を取り囲む誘電体壁（３１）を
具えていることを特徴とする請求項１又は２記載のデバ
イス。 - 【請求項４】 前記電気接点手段が、チップの前表面か
ら前記埋込み領域（１３''）まで延在する第２導電型
（Ｐ）の接続領域（１５''）と、表面接点電極（５''）
とを具えていることを特徴とする請求項１〜３の何れか
に記載のデバイス。 - 【請求項５】 前記電気接点手段が、前記分離された領
域（１６''）を取り囲む誘電体壁（３１）の少なくとも
一部分内を貫通し前記埋込み領域（１３''）と接触する
導電素子を具えていることを特徴とする請求項３記載の
デバイス。 - 【請求項６】 前記分離された領域（１６''）を取り囲
む誘電体壁（３１）が埋込み領域（１３''）の外周の少
なくとも一部分に亘って延在し、埋込み領域（１３''）
を横方向に限界していることを特徴とする請求項３、又
は請求項３に従属する請求項４に記載のデバイス。 - 【請求項７】 前記分離された領域（１６''）が第１導
電型（Ｎ）を有することを特徴とする請求項１〜６の何
れかに記載のデバイス。 - 【請求項８】 第１導電型（Ｎ）の単結晶シリコンの第
１層（１１）上に、第２導電型（Ｐ）の領域（１３''）
を形成するステップと、前記第１層（１１）の大きな表
面の、前記第２導電型の領域（１３''）が位置する所定
の部分に酸素のインプランテーションを実施し、且つ高
温処理を実施して単結晶シリコンの第１層（１１）内に
埋め込まれた少なくとも一つの二酸化シリコンの層（３
０）を形成するステップと、 前記第１層（１１）の大きな表面上に第１導電型（Ｎ）
のシリコンのエピタキシャル層（１２）形成して前記第
２導電型（Ｐ）の領域（１３''）を前記埋込み領域に形
成するステップとを具えることを特徴とする請求項２に
記載されたデバイスを製造する方法。 - 【請求項９】 選択等方性エッチングを実施して、前記
エピタキシャル層（１２）を貫通し、少なくとも前記分
離された領域（１６''）限界するとともに包囲するトレ
ンチを形成し、該トレンチを誘電体材料で埋めるステッ
プを更に具えることを特徴とする請求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830505A EP0981163A1 (en) | 1998-08-14 | 1998-08-14 | Semiconductor power device with insulated circuit and process for its manufacture |
| EP98830505:8 | 1998-08-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068372A true JP2000068372A (ja) | 2000-03-03 |
Family
ID=8236763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11174012A Pending JP2000068372A (ja) | 1998-08-14 | 1999-06-21 | 半導体デバイス及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6525392B1 (ja) |
| EP (1) | EP0981163A1 (ja) |
| JP (1) | JP2000068372A (ja) |
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|---|---|---|---|---|
| US6909150B2 (en) * | 2001-07-23 | 2005-06-21 | Agere Systems Inc. | Mixed signal integrated circuit with improved isolation |
| US7173315B2 (en) * | 2004-10-26 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US8187948B2 (en) * | 2008-02-18 | 2012-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid gap-fill approach for STI formation |
| US7982282B2 (en) * | 2008-04-25 | 2011-07-19 | Freescale Semiconductor, Inc. | High efficiency amplifier with reduced parasitic capacitance |
| DE102008028452B4 (de) * | 2008-06-14 | 2012-10-25 | X-Fab Semiconductor Foundries Ag | Leistungstransistor für hohe Spannungen in SOI-Technologie |
| US20100117153A1 (en) * | 2008-11-07 | 2010-05-13 | Honeywell International Inc. | High voltage soi cmos device and method of manufacture |
| US9048104B2 (en) * | 2010-07-12 | 2015-06-02 | Microchip Technology Inc. | Multi-chip package module and a doped polysilicon trench for isolation and connection |
| JP7279394B2 (ja) * | 2019-02-15 | 2023-05-23 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1215024B (it) * | 1986-10-01 | 1990-01-31 | Sgs Microelettronica Spa | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
| JPS63198367A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体装置 |
| IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
| JP3401840B2 (ja) * | 1993-07-08 | 2003-04-28 | 株式会社デンソー | 半導体装置 |
| EP0646965B1 (en) * | 1993-09-17 | 1999-01-07 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | An integrated device with a bipolar transistor and a MOSFET transistor in an emitter switching configuration |
| JP3252569B2 (ja) * | 1993-11-09 | 2002-02-04 | 株式会社デンソー | 絶縁分離基板及びそれを用いた半導体装置及びその製造方法 |
-
1998
- 1998-08-14 EP EP98830505A patent/EP0981163A1/en not_active Withdrawn
-
1999
- 1999-06-21 JP JP11174012A patent/JP2000068372A/ja active Pending
- 1999-07-13 US US09/352,477 patent/US6525392B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| US6525392B1 (en) | 2003-02-25 |
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