JP2000196090A - ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法 - Google Patents
ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 自己整列整合方式を用いたダブルゲート構造
を持つＳＯＩトランジスタ及びその製造方法を提供す
る。 【解決手段】 支持基板２０と、支持基板上に形成され
た第１絶縁膜２２と、第１絶縁膜上に形成され、中央部
に配置された第１導電型の第１不純物領域３６ａ、及び
第１不純物領域の両側に配置された真性領域３６ｂとを
持つ第１シリコン層３６と、第１シリコン層上に形成さ
れた第２絶縁膜３２と、第２絶縁膜上に形成され、第１
不純物領域上の中央部に位置した第２導電型の第２不純
物領域３８ｂと、真性領域上の第２不純物領域の両側に
それぞれ配列された第１導電型の第３不純物領域３８ａ
とを持つ第２シリコン層３８と、第２シリコン層の第２
不純物領域上に形成された第３絶縁膜４０と、第３絶縁
膜上に形成されたポリシリコン膜４２とを含む。
を持つＳＯＩトランジスタ及びその製造方法を提供す
る。 【解決手段】 支持基板２０と、支持基板上に形成され
た第１絶縁膜２２と、第１絶縁膜上に形成され、中央部
に配置された第１導電型の第１不純物領域３６ａ、及び
第１不純物領域の両側に配置された真性領域３６ｂとを
持つ第１シリコン層３６と、第１シリコン層上に形成さ
れた第２絶縁膜３２と、第２絶縁膜上に形成され、第１
不純物領域上の中央部に位置した第２導電型の第２不純
物領域３８ｂと、真性領域上の第２不純物領域の両側に
それぞれ配列された第１導電型の第３不純物領域３８ａ
とを持つ第２シリコン層３８と、第２シリコン層の第２
不純物領域上に形成された第３絶縁膜４０と、第３絶縁
膜上に形成されたポリシリコン膜４２とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ素子に関
し、特にダブルゲート構造を持つＳＯＩ素子及びその製
造方法に関する。
し、特にダブルゲート構造を持つＳＯＩ素子及びその製
造方法に関する。
【０００２】
【従来の技術】最近、携帯できる無線電子システムなど
の電子製品の需要の急増に伴い、高集積化、高速化、低
電圧化及び低電力化の半導体素子に対する関心が深くな
り、それによる多様な技術が盛んで研究開発されてい
る。
の電子製品の需要の急増に伴い、高集積化、高速化、低
電圧化及び低電力化の半導体素子に対する関心が深くな
り、それによる多様な技術が盛んで研究開発されてい
る。
【０００３】一例として、低電圧化を達成するための方
法として、ＭＯＳＦＥＴ素子のしきい電圧（Threshold
Voltage）を下げるものが多く利用されている。しかし
ながら、この方法はＭＯＳＦＥＴ素子のしきい電圧を下
げることで、リーク電流の増加を招くため、むしろ素子
の電気的特性が低下するという問題点がある。
法として、ＭＯＳＦＥＴ素子のしきい電圧（Threshold
Voltage）を下げるものが多く利用されている。しかし
ながら、この方法はＭＯＳＦＥＴ素子のしきい電圧を下
げることで、リーク電流の増加を招くため、むしろ素子
の電気的特性が低下するという問題点がある。
【０００４】従って、しきい電圧を下げるための多様な
方法が提案されており、そのうち、二つのシリコンウェ
ーハ間に埋め込み酸化膜を介する構造のＳＯＩ（Silico
n-On-Insulator）ウェーハを用いる半導体集積技術が注
目されている。
方法が提案されており、そのうち、二つのシリコンウェ
ーハ間に埋め込み酸化膜を介する構造のＳＯＩ（Silico
n-On-Insulator）ウェーハを用いる半導体集積技術が注
目されている。
【０００５】こうしたＳＯＩウェーハに具現された半導
体素子は、一般のシリコンウェーハに具現された半導体
素子に比べて、低い接合容量による高速化、低いしきい
電圧による低電圧化及び完全な素子分離によるラッチ−
アップ（Latch-up）の除去などの特長がある。
体素子は、一般のシリコンウェーハに具現された半導体
素子に比べて、低い接合容量による高速化、低いしきい
電圧による低電圧化及び完全な素子分離によるラッチ−
アップ（Latch-up）の除去などの特長がある。
【０００６】図１は、従来技術によるＳＯＩウェーハに
具現されたＳＯＩトランジスタを示す断面図であって、
以下、これを説明する。支持基板１１、埋め込み酸化膜
１２及びシリコン層１３の積層されたＳＯＩウェーハ１
０が備えられ、前記ＳＯＩウェーハ１０のシリコン層１
３に素子分離膜１４が形成される。このとき、素子分離
膜１４は埋め込み酸化膜１２と接するように形成され
る。ＳＯＩウェーハ１０のシリコン層１３上に公知の方
法によりゲート酸化膜１５及びゲート電極１６が形成さ
れ、前記ゲート電極１６両側のシリコン層１３にソース
／ドレイン領域１７が形成される。
具現されたＳＯＩトランジスタを示す断面図であって、
以下、これを説明する。支持基板１１、埋め込み酸化膜
１２及びシリコン層１３の積層されたＳＯＩウェーハ１
０が備えられ、前記ＳＯＩウェーハ１０のシリコン層１
３に素子分離膜１４が形成される。このとき、素子分離
膜１４は埋め込み酸化膜１２と接するように形成され
る。ＳＯＩウェーハ１０のシリコン層１３上に公知の方
法によりゲート酸化膜１５及びゲート電極１６が形成さ
れ、前記ゲート電極１６両側のシリコン層１３にソース
／ドレイン領域１７が形成される。
【０００７】前記の構造を持つＳＯＩトランジスタは、
接合領域すなわちソース／ドレイン領域１７が埋め込み
酸化膜１２と接するように形成されることで、空乏領域
が除去される。すると、低い接合容量を持つことにな
り、高速化が達成される。また、素子分離膜１４と埋め
込み酸化膜１２により完全な素子分離がなされるため、
ラッチ−アップの様な現象は発生しない。
接合領域すなわちソース／ドレイン領域１７が埋め込み
酸化膜１２と接するように形成されることで、空乏領域
が除去される。すると、低い接合容量を持つことにな
り、高速化が達成される。また、素子分離膜１４と埋め
込み酸化膜１２により完全な素子分離がなされるため、
ラッチ−アップの様な現象は発生しない。
【０００８】
【発明が解決しようとする課題】しかしながら、前記の
ＳＯＩトランジスタは、従来のＭＯＳトランジスタに比
べて、低いしきい電圧を持つため高速動作が可能であ
る。ところが、ＳＯＩトランジスタもしきい電圧を下げ
るのには限界がある。
ＳＯＩトランジスタは、従来のＭＯＳトランジスタに比
べて、低いしきい電圧を持つため高速動作が可能であ
る。ところが、ＳＯＩトランジスタもしきい電圧を下げ
るのには限界がある。
【０００９】よって、最近は二つのゲート電極を積層し
てそれぞれのゲート電極に印加される電圧を調節するこ
とで、しきい電圧を一層下げることができる、ＳＯＩウ
ェーハにダブルゲート構造のＳＯＩトランジスタに対す
る研究が盛んに進行している。
てそれぞれのゲート電極に印加される電圧を調節するこ
とで、しきい電圧を一層下げることができる、ＳＯＩウ
ェーハにダブルゲート構造のＳＯＩトランジスタに対す
る研究が盛んに進行している。
【００１０】ダブルゲート構造を持つＳＯＩ素子の製造
の際、上下に配置されるゲート電極間の整列が重要な要
因となる。従来は下部ゲート電極の形成後、下部ゲート
電極上にソース／ドレイン領域を含んだ上部ゲート電極
を形成するため、上下のゲート電極間の誤整列が発生す
ることで、ゲートオーバラップ容量成分が増加し、結果
的に、ゲート遅延（Delay）の様な不所望の現象を招く
という問題点があった。
の際、上下に配置されるゲート電極間の整列が重要な要
因となる。従来は下部ゲート電極の形成後、下部ゲート
電極上にソース／ドレイン領域を含んだ上部ゲート電極
を形成するため、上下のゲート電極間の誤整列が発生す
ることで、ゲートオーバラップ容量成分が増加し、結果
的に、ゲート遅延（Delay）の様な不所望の現象を招く
という問題点があった。
【００１１】そこで、本発明の目的は、自己整列整合
（Self Aligned Contact）方式を用いたダブルゲート構
造を持つＳＯＩトランジスタ及びその製造方法を提供す
ることにある。
（Self Aligned Contact）方式を用いたダブルゲート構
造を持つＳＯＩトランジスタ及びその製造方法を提供す
ることにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、支持基板と、前記支持基板上に形成され
た第１絶縁膜と、前記第１絶縁膜上に形成され、中央部
に配置された第１導電型の第１不純物領域、及び前記第
１不純物領域の両側に配置された真性領域とを持つ第１
シリコン層と、前記第１シリコン層上に形成された第２
絶縁膜と、前記第２絶縁膜上に形成され、第１不純物領
域上の中央部に位置した第２導電型の第２不純物領域
と、前記真性領域上の前記第２不純物領域の両側にそれ
ぞれ配列された第１導電型の第３不純物領域とを持つ第
２シリコン層と、第２シリコン層の第２不純物領域上に
形成された第３絶縁膜と、前記第３絶縁膜上に形成され
たポリシリコン膜とを含むことを特徴とする。
に、本発明は、支持基板と、前記支持基板上に形成され
た第１絶縁膜と、前記第１絶縁膜上に形成され、中央部
に配置された第１導電型の第１不純物領域、及び前記第
１不純物領域の両側に配置された真性領域とを持つ第１
シリコン層と、前記第１シリコン層上に形成された第２
絶縁膜と、前記第２絶縁膜上に形成され、第１不純物領
域上の中央部に位置した第２導電型の第２不純物領域
と、前記真性領域上の前記第２不純物領域の両側にそれ
ぞれ配列された第１導電型の第３不純物領域とを持つ第
２シリコン層と、第２シリコン層の第２不純物領域上に
形成された第３絶縁膜と、前記第３絶縁膜上に形成され
たポリシリコン膜とを含むことを特徴とする。
【００１３】前記ＳＯＩ素子において、前記第１導電型
はＮ型で前記第２導電型はＰ型、あるいは前記第１導電
型はＰ型で前記第２導電型はＮ型であることを特徴とす
る。
はＮ型で前記第２導電型はＰ型、あるいは前記第１導電
型はＰ型で前記第２導電型はＮ型であることを特徴とす
る。
【００１４】前記第１シリコン層の第１不純物領域は、
下部ゲートとして作用し、前記真性領域は第１シリコン
層と前記第３不純物領域の間の寄生キャパシタンスを防
止することを特徴とする。
下部ゲートとして作用し、前記真性領域は第１シリコン
層と前記第３不純物領域の間の寄生キャパシタンスを防
止することを特徴とする。
【００１５】前記第１酸化膜は、埋め込み酸化膜として
作用する熱酸化膜であり、前記第２絶縁膜と第３絶縁膜
は、それぞれ下部ゲート酸化膜と上部ゲート酸化膜とし
て作用し、前記第２不純物領域はチャンネル領域として
作用し、前記第３不純物領域は、ソース／ドレイン領域
として作用し、前記ポリシリコン層は、上部電極として
作用することを特徴とする。
作用する熱酸化膜であり、前記第２絶縁膜と第３絶縁膜
は、それぞれ下部ゲート酸化膜と上部ゲート酸化膜とし
て作用し、前記第２不純物領域はチャンネル領域として
作用し、前記第３不純物領域は、ソース／ドレイン領域
として作用し、前記ポリシリコン層は、上部電極として
作用することを特徴とする。
【００１６】また、本発明は、支持基板及びデバイス基
板を提供する段階と、前記支持基板の一側表面上に絶縁
膜を形成する段階と、前記デバイス基板に酸素イオンを
イオン注入して第１酸化膜を形成する段階と、前記第１
酸化膜下のデバイス基板に水素イオンをイオン注入して
水素イオン層を形成し、前記第１酸化膜を境界にして、
その上には第１シリコン層、その下には第２シリコン層
を定義する段階と、前記支持基板の絶縁膜と前記デバイ
ス基板の第１シリコン層が接するように、前記支持基板
とデバイス基板をボンディングする段階と、第２シリコ
ン層が露出するように前記水素イオン層下のデバイス基
板部分を除去する段階と、前記デバイス基板の第１シリ
コン層に第１導電型の不純物をイオン注入する段階と、
前記第１シリコン層、第１酸化膜及び第２シリコン層を
パターニングする段階と、前記第２シリコン層上に第２
酸化膜を形成する段階と、前記第２シリコン層に第２導
電型の不純物をイオン注入する段階と、第１導電型の不
純物がドープしたポリシリコン膜を前記第２酸化膜上に
形成する段階と、前記ポリシリコン層及び第２酸化膜を
エッチングして前記第１シリコン層の幅より小さな幅を
持つ上部ゲート電極を形成する段階と、第２導電型の不
純物を前記上部ゲートの両側の第１シリコン層にイオン
注入し、前記第１シリコン層の両側表面に真性シリコン
層を形成し、前記真性シリコン層間に第１導電型の下部
ゲート電極を形成する段階と、前記第２シリコン層に前
記上部ゲートをバリアにして第１導電型の不純物をイオ
ン注入して、ソース／ドレイン領域を形成する段階とを
含むことを特徴とする。
板を提供する段階と、前記支持基板の一側表面上に絶縁
膜を形成する段階と、前記デバイス基板に酸素イオンを
イオン注入して第１酸化膜を形成する段階と、前記第１
酸化膜下のデバイス基板に水素イオンをイオン注入して
水素イオン層を形成し、前記第１酸化膜を境界にして、
その上には第１シリコン層、その下には第２シリコン層
を定義する段階と、前記支持基板の絶縁膜と前記デバイ
ス基板の第１シリコン層が接するように、前記支持基板
とデバイス基板をボンディングする段階と、第２シリコ
ン層が露出するように前記水素イオン層下のデバイス基
板部分を除去する段階と、前記デバイス基板の第１シリ
コン層に第１導電型の不純物をイオン注入する段階と、
前記第１シリコン層、第１酸化膜及び第２シリコン層を
パターニングする段階と、前記第２シリコン層上に第２
酸化膜を形成する段階と、前記第２シリコン層に第２導
電型の不純物をイオン注入する段階と、第１導電型の不
純物がドープしたポリシリコン膜を前記第２酸化膜上に
形成する段階と、前記ポリシリコン層及び第２酸化膜を
エッチングして前記第１シリコン層の幅より小さな幅を
持つ上部ゲート電極を形成する段階と、第２導電型の不
純物を前記上部ゲートの両側の第１シリコン層にイオン
注入し、前記第１シリコン層の両側表面に真性シリコン
層を形成し、前記真性シリコン層間に第１導電型の下部
ゲート電極を形成する段階と、前記第２シリコン層に前
記上部ゲートをバリアにして第１導電型の不純物をイオ
ン注入して、ソース／ドレイン領域を形成する段階とを
含むことを特徴とする。
【００１７】
【発明の実施の形態】次に、本発明にかかる、ダブルゲ
ート構造を持つＳＯＩ素子の製造方法の実施の形態の具
体例を図面を参照しながら説明する。図２乃至図９は、
本発明の実施例によるダブルゲート構造を持つＳＯＩト
ランジスタの製造方法を説明するための工程断面図であ
って、以下、これに沿って説明する。まず、図２に示す
ように、バルクシリコンからなる支持基板２０を備え、
その一側表面上に熱工程にて熱酸化膜２２を成長させ
る。この熱酸化膜２２は後続の工程に形成されるＳＯＩ
ウェーハの埋め込み酸化膜となる。
ート構造を持つＳＯＩ素子の製造方法の実施の形態の具
体例を図面を参照しながら説明する。図２乃至図９は、
本発明の実施例によるダブルゲート構造を持つＳＯＩト
ランジスタの製造方法を説明するための工程断面図であ
って、以下、これに沿って説明する。まず、図２に示す
ように、バルクシリコンからなる支持基板２０を備え、
その一側表面上に熱工程にて熱酸化膜２２を成長させ
る。この熱酸化膜２２は後続の工程に形成されるＳＯＩ
ウェーハの埋め込み酸化膜となる。
【００１８】次いで、図３に示すように、バルクシリコ
ンからなるデバイス基板３０を備え、基板に酸素イオン
をイオン注入するＳＩＭＯＸ（seperation by implante
d oxygen）技術を用いて、デバイス基板３０の一側表面
から所定深さに第１酸化膜３２を形成し、前記第１酸化
膜３２の下部に水素イオンをイオン注入してイオン注入
層３４を形成する。
ンからなるデバイス基板３０を備え、基板に酸素イオン
をイオン注入するＳＩＭＯＸ（seperation by implante
d oxygen）技術を用いて、デバイス基板３０の一側表面
から所定深さに第１酸化膜３２を形成し、前記第１酸化
膜３２の下部に水素イオンをイオン注入してイオン注入
層３４を形成する。
【００１９】このとき、第１酸化膜３２を挟んで第１シ
リコン層３６と第２シリコン層３８とに分ける。ここ
で、第１シリコン層３６は第１酸化膜３２の上部に、第
２シリコン層３８は第１酸化膜３２の下部に配置され
る。第２シリコン層３８は後続の工程に形成されるＳＯ
Ｉ素子の素子形成層として作用し、第１シリコン層３６
は前記ＳＯＩ素子の下部ゲート電極として作用する。ま
た、第１酸化膜３２は下部ゲート酸化膜として作用す
る。
リコン層３６と第２シリコン層３８とに分ける。ここ
で、第１シリコン層３６は第１酸化膜３２の上部に、第
２シリコン層３８は第１酸化膜３２の下部に配置され
る。第２シリコン層３８は後続の工程に形成されるＳＯ
Ｉ素子の素子形成層として作用し、第１シリコン層３６
は前記ＳＯＩ素子の下部ゲート電極として作用する。ま
た、第１酸化膜３２は下部ゲート酸化膜として作用す
る。
【００２０】一方、イオン注入層３４は、不要なデバイ
ス基板３０部分を除去するのに用いるもので、これは不
要なデバイス基板３０部分を除去するための、いわゆる
スマートカット（Smart Cut）により除去される。
ス基板３０部分を除去するのに用いるもので、これは不
要なデバイス基板３０部分を除去するための、いわゆる
スマートカット（Smart Cut）により除去される。
【００２１】次いで、図４に示すように、支持基板２０
上に形成された熱酸化膜２２とデバイス基板３０の第１
シリコン層３６が接するように、前記支持基板２０とデ
バイス基板３０をボンディングする。次に、基板２０、
３０間の結合力が向上するように所定温度で熱処理す
る。このとき、デバイス基板３０はイオン注入層（図示
せず）が除去されるようにカットする。
上に形成された熱酸化膜２２とデバイス基板３０の第１
シリコン層３６が接するように、前記支持基板２０とデ
バイス基板３０をボンディングする。次に、基板２０、
３０間の結合力が向上するように所定温度で熱処理す
る。このとき、デバイス基板３０はイオン注入層（図示
せず）が除去されるようにカットする。
【００２２】次いで、図５に示すように、第１シリコン
層３６にＮ＋型不純物例えばリン（Ｐ）イオンをイオン
注入する。次に、公知のドライエッチング工程に第１シ
リコン層３６、第１酸化膜２２及び第２シリコン層３８
をパターニングする。
層３６にＮ＋型不純物例えばリン（Ｐ）イオンをイオン
注入する。次に、公知のドライエッチング工程に第１シ
リコン層３６、第１酸化膜２２及び第２シリコン層３８
をパターニングする。
【００２３】次いで、図６に示すように、第２シリコン
層３８上に化学気相蒸着法にて第２酸化膜４０を蒸着
し、次に、Ｎ型ＭＯＳＦＥＴ素子のしきい電圧を適当に
調節するために前記第２シリコン層３８内にＰ型不純物
をイオン注入する。
層３８上に化学気相蒸着法にて第２酸化膜４０を蒸着
し、次に、Ｎ型ＭＯＳＦＥＴ素子のしきい電圧を適当に
調節するために前記第２シリコン層３８内にＰ型不純物
をイオン注入する。
【００２４】次いで、図７に示すように、全体上部にＮ
＋型不純物でドープしたポリシリコン層４２を蒸着し、
その上にレジストパターン４４を形成する。前記レジス
トパターン３６をエッチングバリアとするエッチング工
程により、前記ポリシリコン層４２及び第２酸化膜４０
をエッチングして上部ゲート電極５０を形成する。
＋型不純物でドープしたポリシリコン層４２を蒸着し、
その上にレジストパターン４４を形成する。前記レジス
トパターン３６をエッチングバリアとするエッチング工
程により、前記ポリシリコン層４２及び第２酸化膜４０
をエッチングして上部ゲート電極５０を形成する。
【００２５】ここで、ポリシリコン層はＳｉＨ４、Ｓｉ
２Ｈ６、ＳｉＨ２Ｃｌ２ガス等を用いた化学気相蒸着法
にて蒸着する。また、レジストパターン４４は、図に示
すように、その下の第１シリコン層３６及び第２シリコ
ン層３８より小幅を持つように形成することで、後続の
工程でソース／ドレイン領域が形成される第２シリコン
層３８の両側表面が露出するようにする。
２Ｈ６、ＳｉＨ２Ｃｌ２ガス等を用いた化学気相蒸着法
にて蒸着する。また、レジストパターン４４は、図に示
すように、その下の第１シリコン層３６及び第２シリコ
ン層３８より小幅を持つように形成することで、後続の
工程でソース／ドレイン領域が形成される第２シリコン
層３８の両側表面が露出するようにする。
【００２６】次いで、図８に示すように、レジストパタ
ーン４４及び上部ゲート電極５０をバリアとして、Ｎ＋
型不純物がドープした第１シリコン層３６に反対導電型
のＰ型不純物例えばホウ素イオンをイオン注入する。こ
の結果、第１シリコン層３６の両側表面には真性（Intr
insic）領域３６ｂが形成され、それら間にはＮ＋型不
純物でドープした第１シリコン層３６ａとゲート酸化膜
として第１酸化膜３２からなる下部ゲート電極６０が形
成される。
ーン４４及び上部ゲート電極５０をバリアとして、Ｎ＋
型不純物がドープした第１シリコン層３６に反対導電型
のＰ型不純物例えばホウ素イオンをイオン注入する。こ
の結果、第１シリコン層３６の両側表面には真性（Intr
insic）領域３６ｂが形成され、それら間にはＮ＋型不
純物でドープした第１シリコン層３６ａとゲート酸化膜
として第１酸化膜３２からなる下部ゲート電極６０が形
成される。
【００２７】ここで、真性領域３６ｂは、Ｐ型不純物の
イオン注入前のＮ＋型不純物領域と、以後に露出した第
２シリコン層３８部分に形成されるソース／ドレイン領
域との間で寄生キャパシタンスが発生することを防止す
る。
イオン注入前のＮ＋型不純物領域と、以後に露出した第
２シリコン層３８部分に形成されるソース／ドレイン領
域との間で寄生キャパシタンスが発生することを防止す
る。
【００２８】最後に、図９に示すように、レジストパタ
ーンを除去した状態から、露出した第２シリコン層３８
の両側表面にＮ型不純物をイオン注入し、この部分にソ
ース／ドレイン領域３８ａを形成することで、ダブルゲ
ート構造を持つＳＯＩトランジスタを完成する。ここ
で、ソース／ドレイン領域間はＰ型のチャンネル領域３
８ｂとなる。
ーンを除去した状態から、露出した第２シリコン層３８
の両側表面にＮ型不純物をイオン注入し、この部分にソ
ース／ドレイン領域３８ａを形成することで、ダブルゲ
ート構造を持つＳＯＩトランジスタを完成する。ここ
で、ソース／ドレイン領域間はＰ型のチャンネル領域３
８ｂとなる。
【００２９】尚、本実施例では、ＮＭＯＳについて説明
したが、ＰＭＯＳの場合にも適用可能である。また、本
発明は、本実施例に限られるものではない。本発明の趣
旨から逸脱しない範囲内で多様に変更実施することが可
能である。
したが、ＰＭＯＳの場合にも適用可能である。また、本
発明は、本実施例に限られるものではない。本発明の趣
旨から逸脱しない範囲内で多様に変更実施することが可
能である。
【００３０】
【発明の効果】前記の工程にて製造されたダブルゲート
構造のＳＯＩトランジスタは、まず、自記整列整合方式
により形成されるため、上下に配置されたゲート電極間
の誤整列によるオーバラップキャパシタンスの発生が防
止される。
構造のＳＯＩトランジスタは、まず、自記整列整合方式
により形成されるため、上下に配置されたゲート電極間
の誤整列によるオーバラップキャパシタンスの発生が防
止される。
【００３１】また、二つのゲート電極がソース／ドレイ
ン領域の形成された第２シリコン層を通して電気的に結
合されるため、二つのゲート電極に印加される電圧を調
節すると、短チャンネル効果を容易に制御でき、かつリ
ーク電流の発生を低減することができる。特に、低いし
きい電圧を持つＳＯＩトランジスタが製造できる。よっ
て、低電圧及び高速動作に有利な半導体素子が具現でき
る。
ン領域の形成された第２シリコン層を通して電気的に結
合されるため、二つのゲート電極に印加される電圧を調
節すると、短チャンネル効果を容易に制御でき、かつリ
ーク電流の発生を低減することができる。特に、低いし
きい電圧を持つＳＯＩトランジスタが製造できる。よっ
て、低電圧及び高速動作に有利な半導体素子が具現でき
る。
【図１】従来技術によるＳＯＩ素子の断面図である。
【図２】本発明の実施例によるダブルゲート構造を持つ
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
【図３】本発明の実施例によるダブルゲート構造を持つ
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
【図４】本発明の実施例によるダブルゲート構造を持つ
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
【図５】本発明の実施例によるダブルゲート構造を持つ
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
【図６】本発明の実施例によるダブルゲート構造を持つ
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
【図７】本発明の実施例によるダブルゲート構造を持つ
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
【図８】本発明の実施例によるダブルゲート構造を持つ
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
【図９】本発明の実施例によるダブルゲート構造を持つ
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
ＳＯＩ素子の製造方法を説明するための工程断面図であ
る。
２０ 支持基板 ２２ 熱酸化膜 ３０ デバイス基板 ３２ 第１酸化膜（下部ゲート酸化膜） ３４ イオン注入層 ３６ 第１シリコン層 ３６ａ Ｎ＋型不純物でドープした第１シリコン層
（下部ゲート） ３６ｂ 真性領域 ３８ 第２シリコン層 ３８ａ ソース／ドレイン領域 ３８ｂ チャンネル領域 ４０ 第２酸化膜（上部ゲート酸化膜） ４２ Ｎ＋型不純物でドープしたポリシリコン層
（上部ゲート） ４４ レジストパターン ５０ 上部ゲート電極 ６０ 下部ゲート電極
（下部ゲート） ３６ｂ 真性領域 ３８ 第２シリコン層 ３８ａ ソース／ドレイン領域 ３８ｂ チャンネル領域 ４０ 第２酸化膜（上部ゲート酸化膜） ４２ Ｎ＋型不純物でドープしたポリシリコン層
（上部ゲート） ４４ レジストパターン ５０ 上部ゲート電極 ６０ 下部ゲート電極
Claims (15)
- 【請求項１】 支持基板と、 前記支持基板上に形成された第１絶縁膜と、 前記第１絶縁膜上に形成され、中央部に配置された第１
導電型の第１不純物領域、及び前記第１不純物領域の両
側に配置された真性領域とを持つ第１シリコン層と、 前記第１シリコン層上に形成された第２絶縁膜と、 前記第２絶縁膜上に形成され、第１不純物領域上の中央
部に位置した第２導電型の第２不純物領域と、前記真性
領域上の前記第２不純物領域の両側にそれぞれ配列され
た第１導電型の第３不純物領域とを持つ第２シリコン層
と、 第２シリコン層の第２不純物領域上に形成された第３絶
縁膜と、 前記第３絶縁膜上に形成されたポリシリコン膜とを含む
ことを特徴とするダブルゲート構造を持つＳＯＩ素子。 - 【請求項２】 前記第１導電型はＮ型で、前記第２導電
型はＰ型であることを特徴とする請求項１記載のダブル
ゲート構造を持つＳＯＩ素子。 - 【請求項３】 前記第１導電型はＰ型で、前記第２導電
型はＮ型であることを特徴とする請求項１記載のダブル
ゲート構造を持つＳＯＩ素子。 - 【請求項４】 前記第１シリコン層の第１不純物領域
は、下部ゲートとして作用することを特徴とする請求項
１記載のダブルゲート構造を持つＳＯＩ素子。 - 【請求項５】 前記真性領域は、第１シリコン層と前記
第３不純物領域の間の寄生キャパシタンスを防止するこ
とを特徴とする請求項１記載のダブルゲート構造を持つ
ＳＯＩ素子。 - 【請求項６】 前記第１酸化膜は、埋め込み酸化膜とし
て作用する熱酸化膜であることを特徴とする請求項１記
載のダブルゲート構造を持つＳＯＩ素子。 - 【請求項７】 前記第２絶縁膜と第３絶縁膜は、それぞ
れ下部ゲート酸化膜と上部ゲート酸化膜として作用する
ことを特徴とする請求項１記載のダブルゲート構造を持
つＳＯＩ素子。 - 【請求項８】 前記第２不純物領域は、チャンネル領域
として作用することを特徴とする請求項１記載のダブル
ゲート構造を持つＳＯＩ素子。 - 【請求項９】 前記第３不純物領域は、ソース／ドレイ
ン領域として作用することを特徴とする請求項１記載の
ダブルゲート構造を持つＳＯＩ素子。 - 【請求項１０】 前記ポリシリコン層は、上部電極とし
て作用することを特徴とする請求項１記載のダブルゲー
ト構造を持つＳＯＩ素子。 - 【請求項１１】 支持基板及びデバイス基板を提供する
段階と、 前記支持基板の一側表面上に絶縁膜を形成する段階と、 前記デバイス基板に酸素イオンをイオン注入して第１酸
化膜を形成する段階と、 前記第１酸化膜下のデバイス基板に水素イオンをイオン
注入して水素イオン層を形成し、前記第１酸化膜を境界
にして、その上には第１シリコン層、その下には第２シ
リコン層を定義する段階と、 前記支持基板の絶縁膜と前記デバイス基板の第１シリコ
ン層が接するように、前記支持基板とデバイス基板をボ
ンディングする段階と、 第２シリコン層が露出するように前記水素イオン層下の
デバイス基板部分を除去する段階と、 前記デバイス基板の第１シリコン層に第１導電型の不純
物をイオン注入する段階と、 前記第１シリコン層、第１酸化膜及び第２シリコン層を
パターニングする段階と、 前記第２シリコン層上に第２酸化膜を形成する段階と、 前記第２シリコン層に第２導電型の不純物をイオン注入
する段階と、 第１導電型の不純物がドープしたポリシリコン膜を前記
第２酸化膜上に形成する段階と、 前記ポリシリコン層及び第２酸化膜をエッチングして前
記第１シリコン層の幅より小さな幅を持つ上部ゲート電
極を形成する段階と、 第２導電型の不純物を前記上部ゲートの両側の第１シリ
コン層にイオン注入し、前記第１シリコン層の両側表面
に真性シリコン層を形成し、前記真性シリコン層間に第
１導電型の下部ゲート電極を形成する段階と、 前記第２シリコン層に前記上部ゲートをバリアにして第
１導電型の不純物をイオン注入して、ソース／ドレイン
領域を形成する段階とを含むことを特徴とするダブルゲ
ート構造を持つＳＯＩ素子の製造方法。 - 【請求項１２】 前記第１導電型はＮ型で、第２導電型
はＰ型であることを特徴とする請求項１１記載のダブル
ゲート構造を持つＳＯＩ素子の製造方法。 - 【請求項１３】 前記第１導電型はＰ型で、第２導電型
はＮ型であることを特徴とする請求項１１記載のダブル
ゲート構造を持つＳＯＩ素子の製造方法。 - 【請求項１４】 前記絶縁膜は、埋め込み酸化膜として
作用する熱酸化膜であることを特徴とする請求項１１記
載のダブルゲート構造を持つＳＯＩ素子の製造方法。 - 【請求項１５】 前記真性領域は、第１シリコン層と前
記第３不純物領域の間の寄生キャパシタンスを防止する
ことを特徴とする請求項１１記載のダブルゲート構造を
持つＳＯＩ素子の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058924A KR100279264B1 (ko) | 1998-12-26 | 1998-12-26 | 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터 및 그의제조방법 |
| KR1998/P58924 | 1998-12-26 |
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| Publication Number | Publication Date |
|---|---|
| JP2000196090A true JP2000196090A (ja) | 2000-07-14 |
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ID=19565926
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|---|---|---|---|
| JP36416099A Expired - Fee Related JP3742845B2 (ja) | 1998-12-26 | 1999-12-22 | ダブルゲート構造を持つｓｏｉ素子の製造方法及びその製造方法で製造されたダブルゲート構造を持つｓｏｉ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6166412A (ja) |
| JP (1) | JP3742845B2 (ja) |
| KR (1) | KR100279264B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150016A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| KR20150051824A (ko) * | 2013-11-05 | 2015-05-13 | 삼성디스플레이 주식회사 | 박막트랜지스터 어레이 기판, 유기발광표시장치 및 박막트랜지스터 어레이 기판의 제조 방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208695A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100493206B1 (ko) * | 2001-01-16 | 2005-06-03 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 제조방법 |
| US6432754B1 (en) * | 2001-02-20 | 2002-08-13 | International Business Machines Corporation | Double SOI device with recess etch and epitaxy |
| US6611023B1 (en) | 2001-05-01 | 2003-08-26 | Advanced Micro Devices, Inc. | Field effect transistor with self alligned double gate and method of forming same |
| US6645795B2 (en) * | 2001-05-03 | 2003-11-11 | International Business Machines Corporation | Polysilicon doped transistor using silicon-on-insulator and double silicon-on-insulator |
| FR2829294B1 (fr) * | 2001-09-03 | 2004-10-15 | Commissariat Energie Atomique | Transistor a effet de champ a grilles auto-alignees horizontales et procede de fabrication d'un tel transistor |
| US6646307B1 (en) | 2002-02-21 | 2003-11-11 | Advanced Micro Devices, Inc. | MOSFET having a double gate |
| US6909186B2 (en) * | 2003-05-01 | 2005-06-21 | International Business Machines Corporation | High performance FET devices and methods therefor |
| KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
| US7205185B2 (en) * | 2003-09-15 | 2007-04-17 | International Busniess Machines Corporation | Self-aligned planar double-gate process by self-aligned oxidation |
| US7074657B2 (en) * | 2003-11-14 | 2006-07-11 | Advanced Micro Devices, Inc. | Low-power multiple-channel fully depleted quantum well CMOSFETs |
| US7060539B2 (en) * | 2004-03-01 | 2006-06-13 | International Business Machines Corporation | Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby |
| US7112997B1 (en) | 2004-05-19 | 2006-09-26 | Altera Corporation | Apparatus and methods for multi-gate silicon-on-insulator transistors |
| US7417288B2 (en) * | 2005-12-19 | 2008-08-26 | International Business Machines Corporation | Substrate solution for back gate controlled SRAM with coexisting logic devices |
| FR2933234B1 (fr) * | 2008-06-30 | 2016-09-23 | S O I Tec Silicon On Insulator Tech | Substrat bon marche a structure double et procede de fabrication associe |
| US8461034B2 (en) | 2010-10-20 | 2013-06-11 | International Business Machines Corporation | Localized implant into active region for enhanced stress |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2551127B2 (ja) * | 1989-01-07 | 1996-11-06 | 三菱電機株式会社 | Ｍｉｓ型半導体装置およびその製造方法 |
| TW237562B (ja) * | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| JPH0575124A (ja) * | 1991-09-18 | 1993-03-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH05243573A (ja) * | 1992-03-03 | 1993-09-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0799251A (ja) * | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| JPH0786596A (ja) * | 1993-09-20 | 1995-03-31 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH08162640A (ja) * | 1994-11-30 | 1996-06-21 | Sony Corp | 半導体装置の製造方法 |
| JPH08181323A (ja) * | 1994-12-27 | 1996-07-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH08222742A (ja) * | 1995-02-14 | 1996-08-30 | Sony Corp | 半導体装置及びその製造方法 |
| US5674758A (en) * | 1995-06-06 | 1997-10-07 | Regents Of The University Of California | Silicon on insulator achieved using electrochemical etching |
| JP3395559B2 (ja) * | 1997-01-28 | 2003-04-14 | 株式会社豊田中央研究所 | 半導体装置 |
| US5789766A (en) * | 1997-03-20 | 1998-08-04 | Motorola, Inc. | Led array with stacked driver circuits and methods of manfacture |
| US5827753A (en) * | 1997-03-20 | 1998-10-27 | Motorola, Inc. | Monolithic integration of driver circuits with LED array and methods of manufacture |
| US5893721A (en) * | 1997-03-24 | 1999-04-13 | Motorola, Inc. | Method of manufacture of active matrix LED array |
| US6043535A (en) * | 1997-08-29 | 2000-03-28 | Texas Instruments Incorporated | Self-aligned implant under transistor gate |
-
1998
- 1998-12-26 KR KR1019980058924A patent/KR100279264B1/ko not_active IP Right Cessation
-
1999
- 1999-12-22 US US09/470,529 patent/US6166412A/en not_active Expired - Lifetime
- 1999-12-22 JP JP36416099A patent/JP3742845B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-14 US US09/712,705 patent/US6352872B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150016A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
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