JPS6381978A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6381978A JPS6381978A JP22596086A JP22596086A JPS6381978A JP S6381978 A JPS6381978 A JP S6381978A JP 22596086 A JP22596086 A JP 22596086A JP 22596086 A JP22596086 A JP 22596086A JP S6381978 A JPS6381978 A JP S6381978A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、埋め込み
チャネル型MISトランジスタを有する半導体集積回路
装置に適用して有効な技術に関するものである。
チャネル型MISトランジスタを有する半導体集積回路
装置に適用して有効な技術に関するものである。
近年、高密度、高集積のMo3 LSIにおいては、
MOSトランジスタを埋め込みチャネル構造とすること
によりホットキャリア効果及びショートチャネル効果を
抑制する試みがなされている(例えば、アイ・イー・デ
ィー・エム(IEDM) 85.1985アイ・イー・
イー・イー(IEEIE)、p、238〜p。
MOSトランジスタを埋め込みチャネル構造とすること
によりホットキャリア効果及びショートチャネル効果を
抑制する試みがなされている(例えば、アイ・イー・デ
ィー・エム(IEDM) 85.1985アイ・イー・
イー・イー(IEEIE)、p、238〜p。
241)。
この埋め込みチャネル型MoSトランジスタにおいては
、ゲート絶縁膜に隣接する部分における半導体基板中に
ソース領域及びドレイン領域と同一導電型の埋め込みチ
ャネル領域を設けることにより、ソース・ドレイン間を
流れる電流が深さ方向に広い範囲に亘って分布するよう
にし、これによってチャネル内の電界により加速された
キャリアによる衝突電Ill (Impact Ion
ization)を抑制することによりホットキャリア
効果を抑制している。また、上述の埋め込みチャネル領
域の下方にソース領域及びドレイン領域に接するように
反対導電型の高不純物濃度の半導体領域を設けることに
よりショートチャネル効果を抑制し、これによってVt
h −Lg(Vth : L、きい値電圧、Lg;ゲー
ト長)特性の向上を図りでいる。
、ゲート絶縁膜に隣接する部分における半導体基板中に
ソース領域及びドレイン領域と同一導電型の埋め込みチ
ャネル領域を設けることにより、ソース・ドレイン間を
流れる電流が深さ方向に広い範囲に亘って分布するよう
にし、これによってチャネル内の電界により加速された
キャリアによる衝突電Ill (Impact Ion
ization)を抑制することによりホットキャリア
効果を抑制している。また、上述の埋め込みチャネル領
域の下方にソース領域及びドレイン領域に接するように
反対導電型の高不純物濃度の半導体領域を設けることに
よりショートチャネル効果を抑制し、これによってVt
h −Lg(Vth : L、きい値電圧、Lg;ゲー
ト長)特性の向上を図りでいる。
しかしながら、上述の従来の埋め込みチャネル型MoS
トランジスタにおいては、ショートチャネル効果抑制用
の半導体領域が上述のようにソース領域及びドレイン領
域と接しているため、この部分の接合耐圧が低いという
問題がある。
トランジスタにおいては、ショートチャネル効果抑制用
の半導体領域が上述のようにソース領域及びドレイン領
域と接しているため、この部分の接合耐圧が低いという
問題がある。
本発明の目的は、ソース領域及びドレイン領域の接合耐
圧の向上を図ることが可能な技術を提供することにある
。
圧の向上を図ることが可能な技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本領において開示される発明のうち5代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、ソース領域及びドレイン領域と半導体領域と
を互いに分離して設けている。
を互いに分離して設けている。
上記した手段によれば、ソース領域及びドレイン領域と
半導体領域とが接しない構造となるので、これらのソー
ス領域及びドレイン領域の接合耐圧の向上を図ることが
できる。
半導体領域とが接しない構造となるので、これらのソー
ス領域及びドレイン領域の接合耐圧の向上を図ることが
できる。
以下、本発明の構成について、実施例に基づき図面を参
照しながら説明する。
照しながら説明する。
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
叉灸聾上
第1図に示すように、まず例えばP型シリコン基板のよ
うな半導体基板1の表面を選択的に熱酸化することによ
り例えばSiO2膜のようなフィールド絶縁膜2を形成
して素子分離を行った後、この半導体基板1上に例えば
リンシリケートガラス(PSG)膜のような絶縁膜3を
形成する0次に。
うな半導体基板1の表面を選択的に熱酸化することによ
り例えばSiO2膜のようなフィールド絶縁膜2を形成
して素子分離を行った後、この半導体基板1上に例えば
リンシリケートガラス(PSG)膜のような絶縁膜3を
形成する0次に。
この絶、11E83上に所定形状のフォトレジスト4を
形成し、このフォトレジスト4をマスクとして前記絶縁
膜3をエツチングすることにより開口3aを形成した後
、この開口3aを通じて半導体基板1中に例えばヒ素の
ようなn型不純物を例えばエネルギー50keV、 ド
ーズ量3XlO”/−程度の条件でイオン打ち込みする
ことにより例えばn型の埋め込みチャネル領域5を形成
する。トランジスタの動作時においては、このチャネル
領域にチャネルが広い範囲に亘って分布し、これによっ
てホットキャリア効果を抑制することができる。
形成し、このフォトレジスト4をマスクとして前記絶縁
膜3をエツチングすることにより開口3aを形成した後
、この開口3aを通じて半導体基板1中に例えばヒ素の
ようなn型不純物を例えばエネルギー50keV、 ド
ーズ量3XlO”/−程度の条件でイオン打ち込みする
ことにより例えばn型の埋め込みチャネル領域5を形成
する。トランジスタの動作時においては、このチャネル
領域にチャネルが広い範囲に亘って分布し、これによっ
てホットキャリア効果を抑制することができる。
次に、前記フォトレジスト4を除去した後、全面に例え
ばSi、N4膜や5iO2BIのような絶縁膜を形成し
、この絶縁膜を例えば反応性イオンエツチング(Rt
E)により基板表面と垂直方向に異方性エツチングする
ことにより、第2図に示すように、前記開口3aの内面
に絶縁物から成る側壁6を形成する。この側M6の幅は
、例えば0.3μn1程度とすることができる。次に、
前記側壁6をマスクとして例えばホウ素のようなp型不
純物を例えばエネルギー30〜50keV、 ドーズ量
3X10”/cd程度の条件で半導体基板1中にイオン
打ち込みすることにより、埋め込み層5の下方に例えば
p゛型の半導体領域7を形成する。側壁6によって、半
導体領域7は、半導体領域5及び開口3aに対して側壁
6の幅の分だけ離れて自己整合的に形成される。この半
導体領域7によって、後述のドレイン領域10近傍の空
乏層が伸びるのを防止することができ、その結果ショー
トチャネル効果が抑制されるので、Vth−Lg特性の
向上を図ることができる。
ばSi、N4膜や5iO2BIのような絶縁膜を形成し
、この絶縁膜を例えば反応性イオンエツチング(Rt
E)により基板表面と垂直方向に異方性エツチングする
ことにより、第2図に示すように、前記開口3aの内面
に絶縁物から成る側壁6を形成する。この側M6の幅は
、例えば0.3μn1程度とすることができる。次に、
前記側壁6をマスクとして例えばホウ素のようなp型不
純物を例えばエネルギー30〜50keV、 ドーズ量
3X10”/cd程度の条件で半導体基板1中にイオン
打ち込みすることにより、埋め込み層5の下方に例えば
p゛型の半導体領域7を形成する。側壁6によって、半
導体領域7は、半導体領域5及び開口3aに対して側壁
6の幅の分だけ離れて自己整合的に形成される。この半
導体領域7によって、後述のドレイン領域10近傍の空
乏層が伸びるのを防止することができ、その結果ショー
トチャネル効果が抑制されるので、Vth−Lg特性の
向上を図ることができる。
次に、前記側壁6をエツチング除去した後、第3図に示
すように、半導体基板lの表面に例えば熱酸化により例
えば5i02膜のようなゲート絶縁膜8を形成する。な
お、前記側壁6は必ずしも除去する必要はない0次に、
アニールを行うことにより前記絶縁膜3中に含まれてい
るリンを半導体基板1中に拡散させ、これによって例え
ばd型のソース領域9及びドレイン領域lOを形成する
。
すように、半導体基板lの表面に例えば熱酸化により例
えば5i02膜のようなゲート絶縁膜8を形成する。な
お、前記側壁6は必ずしも除去する必要はない0次に、
アニールを行うことにより前記絶縁膜3中に含まれてい
るリンを半導体基板1中に拡散させ、これによって例え
ばd型のソース領域9及びドレイン領域lOを形成する
。
この場合、これらのソース領域9及びドレイン領域lO
と前記半導体領域7とは互いに分離した構造となってお
り接していないので、これらのソース領域9及びドレイ
ン領域lOの積台耐圧の向上を図ることができる。
と前記半導体領域7とは互いに分離した構造となってお
り接していないので、これらのソース領域9及びドレイ
ン領域lOの積台耐圧の向上を図ることができる。
次に第4図に示すように、全面に例えば多結晶シリコン
膜を形成し、この多結晶シリコン膜に例えばホウ素のよ
うなP型不純物を導入することによりp型化した後、こ
のp型多結晶シリコン膜をエツチングにより所定形状に
パターンニングしてゲート電極11を形成する。n型半
導体領域5とp型多結晶シリコン膜との仕事関数差によ
り、ゲート電極11に電圧が印加されていない状態であ
っても、チャネル領域に形成される空乏層が存在するの
で、MOSFETはノーマリ−オフ(エンハンスメント
)型とされ、チャネルは領域5と7との接合部に主とし
て形成される。
膜を形成し、この多結晶シリコン膜に例えばホウ素のよ
うなP型不純物を導入することによりp型化した後、こ
のp型多結晶シリコン膜をエツチングにより所定形状に
パターンニングしてゲート電極11を形成する。n型半
導体領域5とp型多結晶シリコン膜との仕事関数差によ
り、ゲート電極11に電圧が印加されていない状態であ
っても、チャネル領域に形成される空乏層が存在するの
で、MOSFETはノーマリ−オフ(エンハンスメント
)型とされ、チャネルは領域5と7との接合部に主とし
て形成される。
次に第5図に示すように、全面に例えば5iOz膜のよ
うな絶縁膜12を形成した後、この絶縁膜12及び絶縁
膜3の所定部分をエツチング除去して開口13.14を
形成する0次に、これらの開口13.14を通じて半導
体基板1中に例えばイオン打ち込みにより例えばリンの
ようなn型不純物を高濃度に導入して、アロイスパイク
防止用のコンタクトドーピング領域15を形成する1次
に、全面に例えばアルミニウム膜を形成した後、このア
ルミニウム膜をエツチングにより所定形状にパターンニ
ングして電極16.17を形成し、これにより゛埋め込
みチャネル型MoSトランジスタ(FET)を素子とす
るMo5 LSIを完成させる。
うな絶縁膜12を形成した後、この絶縁膜12及び絶縁
膜3の所定部分をエツチング除去して開口13.14を
形成する0次に、これらの開口13.14を通じて半導
体基板1中に例えばイオン打ち込みにより例えばリンの
ようなn型不純物を高濃度に導入して、アロイスパイク
防止用のコンタクトドーピング領域15を形成する1次
に、全面に例えばアルミニウム膜を形成した後、このア
ルミニウム膜をエツチングにより所定形状にパターンニ
ングして電極16.17を形成し、これにより゛埋め込
みチャネル型MoSトランジスタ(FET)を素子とす
るMo5 LSIを完成させる。
ヌ】111
まず、実施例Iの第1図〜第4図に示すと同様に工程を
進めて第6図に示す状態とする。ただし。
進めて第6図に示す状態とする。ただし。
この場合、絶縁膜3としては例えばノンドープの5iO
zlliを用いるため、この状態ではソース領域9及び
ドレイン領域10はまだ形成されてはいない。
zlliを用いるため、この状態ではソース領域9及び
ドレイン領域10はまだ形成されてはいない。
次に第7図に示すように、このゲート1!tillをそ
の上面が絶allI3の上面とほぼ一致するまでエッチ
バックすることにより、ゲートff1lillのひさし
部を除去する。
の上面が絶allI3の上面とほぼ一致するまでエッチ
バックすることにより、ゲートff1lillのひさし
部を除去する。
次に、絶a膜3をエツチング除去した後、ゲート電極1
1をマスクとして例えばヒ素のようなn型不純物を例え
ばドーズ量1xlO15/−程度の条件で半導体基板1
中にイオン打ち込みすることにより、第8図に示すよう
に、このゲート電極11に対してセルファラインに例え
ばn″型のソース領域9及びドレイン領域10を形成す
る。
1をマスクとして例えばヒ素のようなn型不純物を例え
ばドーズ量1xlO15/−程度の条件で半導体基板1
中にイオン打ち込みすることにより、第8図に示すよう
に、このゲート電極11に対してセルファラインに例え
ばn″型のソース領域9及びドレイン領域10を形成す
る。
この後、実施例Iと同様に工程を進めて、第8図に示す
ように、絶縁膜12、開口13.14、コンタクトドー
ピング領域15及びiI!!極16,17を形成し、埋
め込みチャネル型MOSトランジスタを素子とするMo
3 LSIを完成させる。
ように、絶縁膜12、開口13.14、コンタクトドー
ピング領域15及びiI!!極16,17を形成し、埋
め込みチャネル型MOSトランジスタを素子とするMo
3 LSIを完成させる。
この実施例■によれば、実施例■と同様の理由で、ホッ
トキャリア効果の抑制、ショートチャネル効果の抑制に
よるVth−Lg特性の向上、及びソース領域9及びド
レイン領域10の接合耐圧の向上を図ることができる。
トキャリア効果の抑制、ショートチャネル効果の抑制に
よるVth−Lg特性の向上、及びソース領域9及びド
レイン領域10の接合耐圧の向上を図ることができる。
3JIL叫
第9図に示すように、まず実施例Iと同様にして個人ば
PSG膜のような絶縁膜3及びフォトレジスト4まで形
成した後、これらをマスクとして例えばホウ素のような
p型不純物を実施例Iと同様な条件で半導体基板1中に
イオン打ち込みすることにより1例えばp゛型の半導体
領域7を形成する。
PSG膜のような絶縁膜3及びフォトレジスト4まで形
成した後、これらをマスクとして例えばホウ素のような
p型不純物を実施例Iと同様な条件で半導体基板1中に
イオン打ち込みすることにより1例えばp゛型の半導体
領域7を形成する。
次にffllO図に示すように、フォトレジスト4をマ
スクとして絶8膜3を例えばウェットエツチングにより
サイドエツチングする。
スクとして絶8膜3を例えばウェットエツチングにより
サイドエツチングする。
次に、フォトレジスト4を除去した後、絶縁膜3の11
103aを通じて半導体基板1中に例えばヒ素のような
n型不純物を実施例Iと同様な条件でイオン打ち込みす
ることにより、第11図に示すように、n型の埋め込み
チャネル領域5を形成する。
103aを通じて半導体基板1中に例えばヒ素のような
n型不純物を実施例Iと同様な条件でイオン打ち込みす
ることにより、第11図に示すように、n型の埋め込み
チャネル領域5を形成する。
この後、実施例■の第3図〜第5図に示すと同様に工程
を進めて、埋め込みチャネル型MOSトランジスタを素
子とするMOS LSIを完成させる。
を進めて、埋め込みチャネル型MOSトランジスタを素
子とするMOS LSIを完成させる。
この実施例■によっても、実施例I、■と同様に、ホッ
トキャリア効果の抑制、ショートチャネル効果の抑制に
よるVth−Lg特性の向上、及びソース領域9及びド
レイン領域1oの接合耐圧の向上を図ることができる。
トキャリア効果の抑制、ショートチャネル効果の抑制に
よるVth−Lg特性の向上、及びソース領域9及びド
レイン領域1oの接合耐圧の向上を図ることができる。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、上述の実施例1〜mにおいてはnチャネルの埋
め込みチャネル型MOSトランジスタについて説明した
が1本発明は、Pチャネルの埋め込みチャネル型MOS
トランジスタにも適用することが可能である。また1本
発明は、ダイナミックRAM (Random Acc
ess Memory)、スタチックRAM、論理LS
I等のMOS LSIその他の埋め込みチャネル型M
OSトランジスタを有する各種!4′:8体集積回路装
置に適用することができる。
め込みチャネル型MOSトランジスタについて説明した
が1本発明は、Pチャネルの埋め込みチャネル型MOS
トランジスタにも適用することが可能である。また1本
発明は、ダイナミックRAM (Random Acc
ess Memory)、スタチックRAM、論理LS
I等のMOS LSIその他の埋め込みチャネル型M
OSトランジスタを有する各種!4′:8体集積回路装
置に適用することができる。
また1本発明は、MOSトランジスタに限らずMIS型
トランジスタ(FET)にも適用できる。
トランジスタ(FET)にも適用できる。
本願において開示される発明のうち9代表的なものによ
って得られる効果を簡単に説明すれば。
って得られる効果を簡単に説明すれば。
下記のとおりである。
すな、bち、ソース領域及びドレイン領域の接合耐圧の
向上を図ることができる。
向上を図ることができる。
第1図〜第5図は1本発明の実施例IによるMo5r−
sxの製造方法を工程順に説明するための断面図。 第6図〜第8図は1本発明の実施例■によるMOSLS
Iの製造方法を工程順に説明するための断面図。 第9図〜第11図は、本発明の実施例■によるMOSL
SIの製造方法を工程順に説明するための断面図である
。 図中、1・・・半導体基板、2・・・フィールド絶縁膜
。 3.12・・・絶B膜、5・・・埋め込みチャネル領域
。 6・・・側壁、7・・・半導体領域、8・・・ゲート絶
縁膜。 9・・・ソース領域、10・・・ドレイン領域、11・
・・ゲート?!!極、16.17・・・電極である。
sxの製造方法を工程順に説明するための断面図。 第6図〜第8図は1本発明の実施例■によるMOSLS
Iの製造方法を工程順に説明するための断面図。 第9図〜第11図は、本発明の実施例■によるMOSL
SIの製造方法を工程順に説明するための断面図である
。 図中、1・・・半導体基板、2・・・フィールド絶縁膜
。 3.12・・・絶B膜、5・・・埋め込みチャネル領域
。 6・・・側壁、7・・・半導体領域、8・・・ゲート絶
縁膜。 9・・・ソース領域、10・・・ドレイン領域、11・
・・ゲート?!!極、16.17・・・電極である。
Claims (1)
- 【特許請求の範囲】 1、第1導電型の埋め込みチャネル領域と、第1導電型
のソース領域及びドレイン領域と、前記埋め込みチャネ
ル領域の下方に設けられている第2導電型の半導体領域
とを有する埋め込みチャネル型MISトランジスタを具
備する半導体集積回路装置であって、前記ソース領域及
び前記ドレイン領域と前記半導体領域とを互いに分離し
て設けたことを特徴とする半導体集積回路装置。 2、前記埋め込みチャネル型MISトランジスタがnチ
ャネルMISトランジスタであることを特徴とする特許
請求の範囲第1項記載の半導体集積回路装置。 3、前記半導体集積回路装置がMISLSIであること
を特徴とする特許請求の範囲第1項又は第2項記載の半
導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22596086A JPS6381978A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22596086A JPS6381978A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6381978A true JPS6381978A (ja) | 1988-04-12 |
Family
ID=16837581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22596086A Pending JPS6381978A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6381978A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6518623B1 (en) * | 2000-06-09 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a buried-channel MOS structure |
US7705396B2 (en) | 2005-06-08 | 2010-04-27 | Sharp Kabushiki Kaisha | Trench type MOSFET and method of fabricating the same |
-
1986
- 1986-09-26 JP JP22596086A patent/JPS6381978A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6518623B1 (en) * | 2000-06-09 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a buried-channel MOS structure |
US7705396B2 (en) | 2005-06-08 | 2010-04-27 | Sharp Kabushiki Kaisha | Trench type MOSFET and method of fabricating the same |
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