KR100587605B1 - 고전압 트랜지스터 및 그 제조방법 - Google Patents
고전압 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR100587605B1 KR100587605B1 KR1020040029515A KR20040029515A KR100587605B1 KR 100587605 B1 KR100587605 B1 KR 100587605B1 KR 1020040029515 A KR1020040029515 A KR 1020040029515A KR 20040029515 A KR20040029515 A KR 20040029515A KR 100587605 B1 KR100587605 B1 KR 100587605B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- active region
- conductivity type
- boundary
- gate electrode
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 고전압 트랜지스터 및 그 제조방법을 개시한다. 개시된 본 발명의 고전압 트랜지스터는, 활성영역을 한정하는 소자분리막이 형성된 제 1 도전형 기판; 상기 활성영역 내에 상기 활성영역의 경계로부터 이격되어 형성된 제 2 도전형 드리프트 영역; 상기 제 1 도전형 기판 상에 제 2 도전형 드리프트 영역을 포함하여 활성영역의 상부를 가로지르도록 형성된 게이트 전극; 상기 게이트 전극 아래의 활성영역 내에 형성된 채널 영역; 및 상기 게이트 전극 양측의 제 2 도전형 드리프트 영역이 형성된 활성영역 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.
Description
도 1a 및 도 1b는 종래 문제점을 설명하기 위한 그래프.
도 2a는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 평면도.
도 2a는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 평면도.
도 2b는 도 2a의 I-I'선에 따른 단면도.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 기판 12 : 소자분리막
14 : 활성영역 16 : 드리프트 영역
18 : 게이트 전극 20 : 채널 영역
22 : 소오스/드레인 영역
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 기판 12 : 소자분리막
14 : 활성영역 16 : 드리프트 영역
18 : 게이트 전극 20 : 채널 영역
22 : 소오스/드레인 영역
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 높은 내압을 가지면서 파괴전압을 높일 수 있는 고전압 트랜지스터 및 그 제조방법에 관한 것이다.
고전압으로 구동하는 트랜지스터는 높은 트랜지스터 파괴전압(Breakdown Voltage)을 갖는 것이 필수적이며, 이를위해, 웰 농도를 낮추는 것이 필요하다. 왜냐하면, 웰과 소오스/드레인간의 접합 파괴전압은 접합 계면의 농도에 반비례하기 때문이다. 즉, 접합계면의 농도와 공핍층의 폭(Wd) 사이에는 Wd ∝ (Nw=웰 농도)-1/2의 관계가 있고, 접합 파괴전압은 공핍층 폭에 비례하여 높아지므로, 충분한 파괴전압을 얻기 위해서는 웰 농도를 낮게 해야만 한다.
또한, 충분히 높은 접합 파괴전압을 얻기 위해서는 도펀트들을 기판 깊숙히 주입하는 것이 필요하며, 이를위해, 웰 구동(drive-in)시 확산성이 높아야 한다. 따라서, 현재 n웰은 주로 인(Phosphorous)으로 도핑하고, p웰은 보론(Boron)으로 도핑하고 있다.
한편, 집적회로의 구현을 위해서는 많은 수의 액티브 소자들이 근접하여 위치하게 되는 바, 소자들간 격리를 위해서 로코스(LOCOS) 또는 얕은 트렌치 소자분리(STI) 기술을 이용해 산화막으로 이루어진 소자분리막을 형성하는 것이 일반적이다. 이때, 소자분리막에 접한 웰 영역에서, 인은 파일-업(file-up)되어 계면 농도를 상승시키는 반면, 보론은 분리(segregation)가 되어 계면 농도를 낮추게 된다.
따라서, 도 1a에 도시된 바와 같이, n웰 상에 형성되는 고전압 PMOS의 경우는 전류-전압 곡선(I-V curve)에서 굴곡이 지는 험프(Hump) 현상이 나타나지 않는 반면, 도 1b에 도시된 바와 같이, p웰 상에 형성되는 고전압 NMOS의 경우는 채널 가장자리에 위치한 p웰과 소자분리막간 낮은 계면 농도 때문에 채널의 중심부 보다 채널의 가장자리부가 낮은 문턱전압을 갖게 되어 전류-전압 곡선에서 험프 현상이 나타나게 된다.
결국, 종래의 고전압 트랜지스터는 채널 중심부와 가장자리간 문턱전압의 차이로 인해 험프가 발생되는 바, 소자 특성 및 신뢰성을 확보하지 못하는 실정이다.
또한, 충분히 높은 접합 파괴전압을 얻기 위해서는 도펀트들을 기판 깊숙히 주입하는 것이 필요하며, 이를위해, 웰 구동(drive-in)시 확산성이 높아야 한다. 따라서, 현재 n웰은 주로 인(Phosphorous)으로 도핑하고, p웰은 보론(Boron)으로 도핑하고 있다.
한편, 집적회로의 구현을 위해서는 많은 수의 액티브 소자들이 근접하여 위치하게 되는 바, 소자들간 격리를 위해서 로코스(LOCOS) 또는 얕은 트렌치 소자분리(STI) 기술을 이용해 산화막으로 이루어진 소자분리막을 형성하는 것이 일반적이다. 이때, 소자분리막에 접한 웰 영역에서, 인은 파일-업(file-up)되어 계면 농도를 상승시키는 반면, 보론은 분리(segregation)가 되어 계면 농도를 낮추게 된다.
따라서, 도 1a에 도시된 바와 같이, n웰 상에 형성되는 고전압 PMOS의 경우는 전류-전압 곡선(I-V curve)에서 굴곡이 지는 험프(Hump) 현상이 나타나지 않는 반면, 도 1b에 도시된 바와 같이, p웰 상에 형성되는 고전압 NMOS의 경우는 채널 가장자리에 위치한 p웰과 소자분리막간 낮은 계면 농도 때문에 채널의 중심부 보다 채널의 가장자리부가 낮은 문턱전압을 갖게 되어 전류-전압 곡선에서 험프 현상이 나타나게 된다.
결국, 종래의 고전압 트랜지스터는 채널 중심부와 가장자리간 문턱전압의 차이로 인해 험프가 발생되는 바, 소자 특성 및 신뢰성을 확보하지 못하는 실정이다.
따라서, 본 발명은 종래의 문제점을 해결하기 위해 안출된 것으로서, 전류-전압 곡선에 험프가 발생하지 않는 고전압 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 채널영역과 오프셋된 활성영역을 가지는 고전압 트랜지스터 및 그 제조방법을 제공한다.
이러한 고전압 트랜지스터는, 활성영역을 한정하는 소자분리막이 형성된 제 1 도전형 기판; 상기 활성영역 내에 상기 활성영역의 경계로부터 이격되어 형성된 제 2 도전형 드리프트 영역; 상기 제 1 도전형 기판 상에 제 2 도전형 드리프트 영역을 포함하여 활성영역의 상부를 가로지르도록 형성된 게이트 전극; 상기 게이트 전극 아래의 활성영역 내에 형성된 채널 영역; 및 상기 게이트 전극 양측의 제 2 도전형 드리프트 영역이 형성된 활성영역 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.
또한, 이러한 고전압 트랜지스터 제조방법은, 제 1 도전형 기판에 제 2 도전형 드리프트 영역을 형성하는 단계; 상기 제 1 도전형 기판 내에 제 2 도전형 드리프트 영역을 포함하는 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역의 경계가 드리프트 영역의 경계로부터 이격되도록 형성하는 단계; 상기 제 1 도전형 기판 상에 드리프트 영역을 포함하여 활성영역의 상부를 가로지르는 게이트 전극을 형성함과 아울러 상기 게이트 전극 아래에 채널 영역을 형성하는 단계; 및 상기 게이트 전극 양측의 드리프트 영역이 형성된 기판에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다. 본 발명의 사상은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다. 본 발명의 사상은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 평면도이고, 도 2b는 도 2a의 I-I'선에 따른 단면도이다.
삭제
도 2a 및 도 2b를 참조하면, 제 1 도전형 기판(10)에 소자분리막(12)이 형성되어 활성영역(14)을 한정한다. 상기 활성영역(14)의 상부를 가로질러 게이트 전극(18)이 형성된다. 상기 활성영역(14) 내에 소정간격 이격되어 제 2 도전형 드리프트 영역(16)이 형성되어 있다. 상기 드리프트 영역(16) 사이에 채널 영역(20)이 형성된다. 상기 제 2 도전형 드리프트 영역(16)은 활성영역(14)의 경계, 즉, 소자분리막(12)으로부터 소정 거리 이격되어 형성된다. 상기 게이트 전극(18) 양측의 상기 드리프트 영역(16)이 형성된 기판에 불순물이 주입되어 소오스/드레인 영역(22)이 형성된다.
상기 드리프트 영역(16)에 의해 트랜지스터의 폭(A)이 정의되기 때문에 채널 영역(20)은 소자분리막(12)으로부터 소정 간격(r1) 이격되어 형성될 수 있다. 또한, 상기 드리프트 영역(16)과 소자분리막(12) 사이의 간격은 상기 드리프트 영역(16)의 확산 거리보다 큰 것이 바람직하다.
본 발명에서 게이트 전극(18)은 활성영역(14)의 상부를 가로질러 배치된다는 점에서 종래의 트랜지스터 구조와 유사하다. 그러나, 상기 드리프트 영역(16)을 활성영역(14)의 경계로부터 소정 거리 이격되도록 형성함으로써 활성영역(14)과 소자분리막(12) 사이의 경계부에는 채널이 형성되지 않는다. 따라서, 본 발명은 불순물의 농도가 낮은 활성영역(14)의 경계 부분은 트랜지스터의 채널 영역으로 사용하지 않고, 균일한 불순물 농도를 가지는 활성영역 부분만을 채널 영역으로 사용함으로써, 고전압 트랜지스터에서의, 특별히, p웰 상에 형성되는 고전압 NMOS 트랜지스터에서의 전류-전압 곡선에서 험프가 발생하는 것을 효과적으로 방지할 수 있다.
상기 드리프트 영역(16)에 의해 트랜지스터의 폭(A)이 정의되기 때문에 채널 영역(20)은 소자분리막(12)으로부터 소정 간격(r1) 이격되어 형성될 수 있다. 또한, 상기 드리프트 영역(16)과 소자분리막(12) 사이의 간격은 상기 드리프트 영역(16)의 확산 거리보다 큰 것이 바람직하다.
본 발명에서 게이트 전극(18)은 활성영역(14)의 상부를 가로질러 배치된다는 점에서 종래의 트랜지스터 구조와 유사하다. 그러나, 상기 드리프트 영역(16)을 활성영역(14)의 경계로부터 소정 거리 이격되도록 형성함으로써 활성영역(14)과 소자분리막(12) 사이의 경계부에는 채널이 형성되지 않는다. 따라서, 본 발명은 불순물의 농도가 낮은 활성영역(14)의 경계 부분은 트랜지스터의 채널 영역으로 사용하지 않고, 균일한 불순물 농도를 가지는 활성영역 부분만을 채널 영역으로 사용함으로써, 고전압 트랜지스터에서의, 특별히, p웰 상에 형성되는 고전압 NMOS 트랜지스터에서의 전류-전압 곡선에서 험프가 발생하는 것을 효과적으로 방지할 수 있다.
도 3 내지 도 5는 본 발명의 바람직한 실시예 따른 고전압 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 3을 참조하면, 기판에 불순물을 주입하여 제 1 도전형 웰을 형성한다. 그런다음, 상기 제 1 도전형 웰이 형성된 기판의 표면에 불순물을 주입하여 제 2 도전형 드리프트 영역(16)을 형성한다.
도 4를 참조하면, 상기 기판에 소자분리막(12)을 형성하여 활성영역(14)을 한정한다. 상기 소자분리막(12)은 로코스 또는 얕은 트렌치 소자분리 기술을 적용하여 형성할 수 있다. 이때, 상기 활성영역(14)은 제 2 도전형 드리프트 영역(16)을 포함하며, 일 방향으로는 상기 제 2 도전형 드리프트 영역(16)의 확산 경계로부터 소정 거리(r1) 이격되어 그 외곽에 그 경계가 위치하도록 정의된다.
도 5를 참조하면, 상기 기판에 문턱전압을 조절하기 위한 이온주입을 실시한다. 상기 활성영역(14) 상에 게이트 절연막과 도전막을 차례로 형성한 후 패터닝하여 제 2 도전형 드리프트 영역(16)을 포함하여 활성영역(14)의 상부를 가로지르는 게이트 전극(18)을 형성한다. 상기 게이트 전극(18) 양측의 상기 제 2 드리프트 영역(16)이 형성된 기판에 불순물을 주입하여 소오스/드레인 영역(22)을 형성한다. 상기 소오스/드레인 영역(22)은 게이트 전극(18)의 양측벽에 측벽스페이서를 형성한 후 상기 측벽스페이서에 정렬되도록 불순물을 주입하여 형성할 수 있다.
이 결과, 채널 영역(20)은 소자분리막(12)에 인접한 영역에서 게이트 전극(18)의 하부에는 형성되지 않고 상기 소자분리막(12)과 소정 간격 이격된 드리프트 영역(16)에서만 형성된다.
상술한 것과 같이, 본 발명은 드리프트 영역을 활성영역의 경계로부터 소정거리 이격되도록 형성하기 때문에 활성영역과 소자분리막 사이의 경계부에는 채널이 형성되지 않는다. 따라서, 본 발명은 불순물의 농도가 낮은 활성영역 경계 부분은 트랜지스터의 채널 영역으로 사용하지 않고, 균일한 불순물 농도를 가지는 활성영역 부분만을 채널 영역으로 사용함으로써 트랜지스터의 전류-전압 곡선에서 험프가 발생하는 것을 효과적으로 방지할 수 있다.
Claims (6)
- 활성영역을 한정하는 소자분리막이 형성된 제 1 도전형 기판;상기 활성영역 내에 상기 활성영역의 경계로부터 이격되어 형성된 제 2 도전형 드리프트 영역;상기 제 1 도전형 기판 상에 제 2 도전형 드리프트 영역을 포함하여 활성영역의 상부를 가로지르도록 형성된 게이트 전극;상기 게이트 전극 아래의 활성영역 내에 형성된 채널 영역; 및상기 게이트 전극 양측의 제 2 도전형 드리프트 영역이 형성된 활성영역 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 하는 고전압 트랜지스터.
- 제 1 항에 있어서, 상기 활성영역의 경계는 상기 제 2 도전형 드리프트 영역의 확산 경계 외곽에 위치하는 것을 특징으로 하는 고전압 트랜지스터.
- 제 1 항에 있어서, 상기 채널 영역은 상기 활성영역의 경계로부터 이격되어 형성된 것을 특징으로 하는 고전압 트랜지스터.
- 제 1 도전형 기판에 제 2 도전형 드리프트 영역을 형성하는 단계;상기 제 1 도전형 기판 내에 제 2 도전형 드리프트 영역을 포함하는 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역의 경계가 드리프트 영역의 경계로부터 이격되도록 형성하는 단계;상기 제 1 도전형 기판 상에 드리프트 영역을 포함하여 활성영역의 상부를 가로지르는 게이트 전극을 형성함과 아울러 상기 게이트 전극 아래에 채널 영역을 형성하는 단계; 및상기 게이트 전극 양측의 드리프트 영역이 형성된 기판에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
- 제 4 항에 있어서, 상기 활성영역의 경계는 상기 드리프트 영역의 확산경계 외곽에 위치하도록 형성하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
- 제 4 항에 있어서, 상기 채널 영역은 상기 활성영역의 경계로부터 이격되도록 형성하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040029515A KR100587605B1 (ko) | 2004-04-28 | 2004-04-28 | 고전압 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040029515A KR100587605B1 (ko) | 2004-04-28 | 2004-04-28 | 고전압 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050104163A KR20050104163A (ko) | 2005-11-02 |
| KR100587605B1 true KR100587605B1 (ko) | 2006-06-08 |
Family
ID=37281838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040029515A KR100587605B1 (ko) | 2004-04-28 | 2004-04-28 | 고전압 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100587605B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101516466B1 (ko) * | 2011-12-29 | 2015-05-06 | 매그나칩 반도체 유한회사 | 반도체 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102964B1 (ko) * | 2005-12-29 | 2012-01-10 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 |
| KR100817084B1 (ko) | 2007-02-02 | 2008-03-26 | 삼성전자주식회사 | 고전압 트랜지스터 및 그 제조방법 |
| KR101413651B1 (ko) | 2008-05-28 | 2014-07-01 | 삼성전자주식회사 | 트랜지스터를 구비한 반도체 소자 및 그 제조 방법 |
-
2004
- 2004-04-28 KR KR1020040029515A patent/KR100587605B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101516466B1 (ko) * | 2011-12-29 | 2015-05-06 | 매그나칩 반도체 유한회사 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050104163A (ko) | 2005-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8772871B2 (en) | Partially depleted dielectric resurf LDMOS | |
| KR100363353B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7981783B2 (en) | Semiconductor device and method for fabricating the same | |
| US7649225B2 (en) | Asymmetric hetero-doped high-voltage MOSFET (AH2MOS) | |
| CN105448712B (zh) | 半导体装置的制造方法 | |
| US8158475B2 (en) | Gate electrodes of HVMOS devices having non-uniform doping concentrations | |
| KR100690924B1 (ko) | 반도체 집적 회로 장치와 그 제조 방법 | |
| US6677210B1 (en) | High voltage transistors with graded extension | |
| JPH09270466A (ja) | 半導体装置及びその製造方法 | |
| US11374124B2 (en) | Protection of drain extended transistor field oxide | |
| KR100374551B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US10910493B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR0159141B1 (ko) | 다수의 불순물층을 포함하고 있는 반도체장치 및 그 제조방법 | |
| KR101530579B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| JP4800566B2 (ja) | 半導体装置及びその製造方法 | |
| WO2011155105A1 (ja) | 半導体装置及びその製造方法 | |
| US9947783B2 (en) | P-channel DEMOS device | |
| US20020050618A1 (en) | Semiconductor device and manufacturing method thereof | |
| US10607880B2 (en) | Die with buried doped isolation region | |
| KR100587605B1 (ko) | 고전압 트랜지스터 및 그 제조방법 | |
| KR0138234B1 (ko) | 고전압 모오스 트랜지스터의 구조 | |
| US7488638B2 (en) | Method for fabricating a voltage-stable PMOSFET semiconductor structure | |
| CN114597264B (zh) | 一种功率mosfet器件及其制作方法 | |
| EP3998638A1 (en) | Laterally diffused metal oxide semiconductor device and manufacturing method therefor | |
| KR100252747B1 (ko) | 플래쉬메모리소자및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130422 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140421 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150416 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160418 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170418 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180418 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190417 Year of fee payment: 14 |