KR20090025757A - Ｄｍｏｓ 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 DMOS 트랜지스터 및 그 제조 방법에 관한 것으로, 개시된 본 발명은 드리프트 영역이 세로로 형성되므로 기존의 양방향 소자보다 좁은 면적 내에 구현이 가능하여 제조 시 웨이퍼당 생산되는 칩의 수를 증가시킬 수 있고, 단위면적당 전도 저항도 낮추는 이점이 있다.
트렌치 게이트, 드리프트 영역
Description
본 발명은 DMOS 트랜지스터에 관한 것으로, 더욱 상세하게는 트렌치 게이트 구조의 DMOS 트랜지스터 및 그 제조 방법에 관한 것이다.
주지하는 바와 같이, TFT-LCD, PDP 및 OLED 등의 평탄디스플레이용 구동 LSI, 자동차용 LSI, 그리고 모터 구동 LSI에 사용되는 회로는 고전압 소자와 저전압 소자를 한 칩 내에 집적하는 고전압 집적회로로 구성되어 있다.
고전압 소자들로는 DMOS 트랜지스터(Double-diffused MOSFET), 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor : IGBT), EDMOS 트랜지스터(Extended Drain MOSFET) 및 LDMOS 트랜지스터(Lateral Double-diffused MOSFET) 등이 있으며, 이 중에서 DMOS 트랜지스터는 스위치의 기능을 하고, 구조 특성상 온(ON) 저항이 작고, 접합에서도 높은 항복 전압을 가지고 있기 때문에 낮은 게이트 전압에도 고속 스위칭 능력과 많은 전류를 구동시킬 수 있는 전력 트랜지스터이다.
이러한 고전압 소자를 포함하는 고전압 집적회로는 저전압 소자의 공정과 고 전압 소자의 공정이 함께 이루어지기 때문에 고전압 소자를 수평구조로 제작하여야 하며, 수평형 소자 구조에서 고전압을 드레인에 인가하기 위해서는 게이트와 드레인 사이에 드리프트 영역을 구현해야 한다.
도 1a 내지 도 1c는 종래 기술에 따른 DMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도이다.
먼저, 도 1a에 도시된 바와 같이 n형 공통 드레인 기판(11) 상에 소정의 공정을 진행하여 n형 에피택셜층(12)을 성장시킨 후 에피택셜층에 p형 불순물 이온 주입 공정을 진행하여 p-웰(p-well : 13)을 소정의 깊이로 형성시킨다. 이때, n형 에피택셜층(12)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며, p-웰 형성시 이온 주입은 보론 이온을 이용하여 주입한다.
그리고 나서, p-웰(13)이 형성된 결과물에 소자간 분리를 하기 위하여 필드 산화막(14)을 형성한다.
필드 산화막(14) 형성후 도 1b에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(15)을 형성한다. 그리고, 게이트 전극으로 이용될 폴리실리콘(16)을 증착한 후 폴리실리콘(16)에 대해 인(Phosphorus)을 도핑한다.
이어서, 폴리실리콘막(16)상에 옥사이드막과 나이트라이드막을 증착함으로써 옥사이드/나이트라이드막으로 이루어진 유전체막(17)을 형성하고, 제 1 HLD 산화막(18)을 증착한 다음, 사진 및 식각 공정을 진행하여 게이트를 패터닝한다.
그런 다음 제 2 HLD 산화막을 증착한 다음 식각 공정을 진행하여 게이트에 스페이서(19)를 형성한다.
이어서, 도 1c에 도시된 바와 같이 벌크 사진 및 식각 공정을 실시한 후 고농도 불순물을 주입하고 어닐링 공정을 실시하여 소오스 영역(20)을 형성한 다음 도시되지는 않지만 통상적인 콘택 형성 공정 및 패드 증착 공정을 진행한다.
전술한 바와 같은 수평구조의 DMOS 트랜지스터에서 드리프트 영역은 항복전압에 따라 일정한 길이가 요구되고 낮은 농도로 형성되기 때문에 고전압 소자의 면적을 증가시키고 단위 면적당 전도저항을 증가시킨다.
특히 수평형 양방향 고전압 소자의 드리프트 영역은 게이트 양쪽으로 형성되기 때문에 소자의 면적이 더욱 커지게 되며, 칩의 가격 측면에서 큰 단점으로 나타나는 문제점이 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여, 트렌치 게이트 구조를 통해 항복 전압을 유지하면서 소자의 면적을 좁게 하고 전도 저항을 줄일 수 있도록 한다.
본 발명의 일 관점으로서 DMOS 트랜지스터는, 소정의 하부 구조를 가지는 반도체 기판에 형성된 웰 영역과, 상기 웰 영역에 형성된 트렌치 내의 하부에 형성된 게이트 산화막과, 상기 트렌치 내의 상부에 형성된 게이트 전극과, 상기 게이트 전극 외측의 상기 웰 영역 내에 형성된 드리프트 영역과, 상기 게이트 전극 양쪽 측 면의 상기 드리프트 영역 내에 형성된 소오스/드레인 영역을 포함한다.
바람직하기로, 상기 드리프트 영역의 깊이보다 상기 트렌치의 깊이가 더 깊게 형성된다.
본 발명의 다른 관점으로서 DMOS 트랜지스터의 제조 방법은, 반도체 기판 상에 불순물 이온주입 공정으로 P형 또는 N형의 웰 영역을 형성하는 단계와, 상기 웰 영역이 형성된 반도체 기판 상에 상기 웰 영역과 반대 도전형의 불순물을 이온주입하여 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역 내의 상기 반도체 기판 상에 게이트 형성을 위한 트렌치를 형성하는 단계와, 상기 트렌치 내에 게이트 산화막과 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측 기판에 상기 드리프트 영역과 동일 도전형의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
바람직하기로, 상기 드리프트 영역을 형성하는 단계는, 상기 반도체 기판 상에 불순물 이온을 주입한 후에 열처리 공정을 수행하여 상기 불순물 이온을 내부로 확산시켜 형성한다.
바람직하기로, 드리프트 형성을 위한 열처리 공정은 1000℃∼1150℃의 온도 조건으로 수행한다.
바람직하기로, 상기 트렌치를 형성하는 단계는, 하드 마스크를 이용한 식각 공정을 통해 상기 트렌치를 형성한다.
바람직하기로, 상기 트렌치를 형성하는 단계는, 상기 드리프트 영역보다 더 깊게 상기 트렌치를 형성한다.
본 발명은 저전압 소자 공정과 호환이 가능한 새로운 양방향 고전압 소자 및 그 제조 방법을 제안하였다. 본 발명에 의한 고전압 소자는 드리프트 영역이 세로로 형성되므로 기존의 양방향 소자보다 좁은 면적 내에 구현이 가능하여 제조 시 웨이퍼당 생산되는 칩의 수를 증가시킬 수 있고, 단위면적당 전도 저항도 낮추는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2는 본 발명에 따른 DMOS 트랜지스터의 구조를 보인 단면도이다. 도 2를 참조하여 DMOS 트랜지스터의 구성을 살펴보면, 소정의 하부 구조를 가지는 반도체 기판에 형성된 웰 영역(102)과, 웰 영역(102)에 형성된 트렌치 내의 하부에 형성된 게이트 산화막(106)과, 웰 영역(102)에 형성된 트렌치 내의 상부에 형성된 게이트 전극(107)과, 게이트 전극(107) 외측의 웰 영역(102) 내에 형성된 드리프트 영역(103)과, 게이트 전극(107) 양쪽 측면의 드리프트 영역(103) 내에 형성된 소오스/드레인 영역(108)을 포함한다.
이와 같은 DMOS 트랜지스터의 제조 공정을 순차적으로 살펴보면 아래와 같 다. 도 3a 내지 도 3d는 본 발명에 따른 DMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도이다.
먼저, 도 3a에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판(101) 상에 웰-마스크를 이용한 불순물 이온주입 공정으로 소정 깊이를 갖는 P형 또는 N형의 웰 영역(102)을 형성한다.
그리고, 웰 영역(102)이 형성된 반도체 기판(101)상에 공지의 포토 공정에 따라 드리프트 영역 형성을 위한 이온주입 마스크(도시 생략됨)를 형성하며, 이온주입 마스크에 의해 가려지지 않은 기판 영역 내에 웰 영역(102)과 반대 도전형의 불순물을 저농도로 이온주입하고, 이온주입 마스크를 제거한 후 열처리하여 드리프트 영역(103)을 형성한다. 예로서, 드리프트 영역(103)은 인(P) 이온을 주입한 후에 1000℃∼1150℃의 온도 조건으로 열처리 공정을 수행하여 인 이온을 내부로 확산시켜 형성한다. 바람직한 온도 조건은 1100℃이다. 여기서 드리프트 영역(103)의 깊이는 드레인에 인가되는 전압에 의해 결정된다.
그리고 소자간 분리를 위한 필드산화막(미도시함)을 형성한 후 SAC(sacrification) 산화 공정을 진행한다.
이어서, 도 3b에 도시된 바와 같이 옥사이드막(도시 생략됨)과 나이트라이드막(104) 및 HLD 산화막(105)을 차례로 증착한 다음 소정의 포토레지스트 패턴을 형성한 후 이를 이용하여 HLD 산화막(105)과 나이트라이드(104) 및 옥사이드막을 패터닝해 하드 마스크(Hard Mask)를 형성하고, 하드 마스크를 이용하는 반응성 이온 식각(RIE) 등과 같은 트렌치 식각 공정을 진행함으로써 게이트 형성을 위한 트렌치(A)를 형성한다. 이와 같이 하드 마스크 공정을 통해 형성된 트렌치(A)는 게이트의 형성을 위해 이용된다.
여기서, 옥사이드막은 40Å∼60Å, 나이트라이드막(104)은 1000Å∼1100Å, HLD 산화막(105)은 1000Å∼1050Å의 두께로 형성하는데, 바람직하기로는 옥사이드막을 50Å, 나이트라이드막(104)을 1050Å, HLD 산화막(105)을 1050Å의 두께로 형성한다. 아울러 트렌치(A)의 깊이는 드리프트 영역보다 깊게 형성하여 드리프트 영역을 형성하기 위한 확산 공정에서의 드리프트 영역 깊이 변화에 영향을 적게 받도록 한다.
트렌치(A)는 상부 돌출형태의 게이트 전극 높이를 기준으로 할 때에 1.4배∼2.0배의 깊이로 형성하는데, 바람직하기로는 1.7배의 깊이로 형성한다.
트렌치(A)가 형성된 결과물에 도 3c에 도시된 바와 같이 게이트 산화막(106)을 형성한다. 게이트 산화막(106)은 트렌치(A)가 형성된 반도체 기판(101)을 고온에서 노출시켜서 산화막을 형성하는 열산화막 공정을 통해 트렌치(A)의 하부에 원하는 두께로 형성한다.
그리고, 도프트 폴리실리콘을 증착하고 에치백 공정을 진행한 다음에, 폴리실리콘을 증착한다. 그리고 나서, 임플란트 공정을 진행하고 소정의 사진 및 식각 공정을 실시한 후에 CMP 등과 같은 평탄화 공정을 수행하여 게이트 전극(107)을 형성한다.
게이트 전극(107) 형성후 도 3d에 도시된 바와 같이 이온주입 마스크(도시 생략됨)을 이용하여 드리프트 영역(103)과 동일 도전형의 불순물을 고농도로 이온주입하여 게이트 전극(107) 양측의 기판에 소오스/드레인 영역(108)을 형성한다. 이로써 게이트 전극(107)의 하단 영역에 채널이 형성된다.
소오스/드레인 영역(108)을 형성한 후의 층간 절연막 및 금속 배선 공정은 통상적인 공정과 동일하게 진행한다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 DMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도,
도 2는 본 발명에 따른 DMOS 트랜지스터의 구조를 보인 단면도,
도 3a 내지 도 3d는 본 발명에 따른 DMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도.
Claims (7)
- 반도체 기판 상에 불순물 이온주입 공정으로 P형 또는 N형의 웰 영역을 형성하는 단계와,상기 웰 영역이 형성된 반도체 기판 상에 상기 웰 영역과 반대 도전형의 불순물을 이온주입하여 드리프트 영역을 형성하는 단계와,상기 드리프트 영역 내의 상기 반도체 기판 상에 게이트 형성을 위한 트렌치를 형성하는 단계와,상기 트렌치 내에 게이트 산화막과 게이트 전극을 형성하는 단계와,상기 게이트 전극의 양측 기판에 상기 드리프트 영역과 동일 도전형의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 DMOS 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 드리프트 영역을 형성하는 단계는, 상기 반도체 기판 상에 불순물 이온을 주입한 후에 열처리 공정을 수행하여 상기 불순물 이온을 내부로 확산시켜 형성하는DMOS 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 열처리 공정은 1000℃∼1150℃의 온도 조건으로 수행하는DMOS 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계는, 하드 마스크를 이용한 식각 공정을 통해 상기 트렌치를 형성하는DMOS 트랜지스터의 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 트렌치를 형성하는 단계는, 상기 드리프트 영역보다 더 깊게 상기 트렌치를 형성하는DMOS 트랜지스터의 제조 방법.
- 소정의 하부 구조를 가지는 반도체 기판에 형성된 웰 영역과,상기 웰 영역에 형성된 트렌치 내의 하부에 형성된 게이트 산화막과,상기 트렌치 내의 상부에 형성된 게이트 전극과,상기 게이트 전극 외측의 상기 웰 영역 내에 형성된 드리프트 영역과,상기 게이트 전극 양쪽 측면의 상기 드리프트 영역 내에 형성된 소오스/드레인 영역을 포함하는 DMOS 트랜지스터.
- 제 6 항에 있어서,상기 드리프트 영역의 깊이보다 상기 트렌치의 깊이가 더 깊은DMOS 트랜지스터.
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