KR100535344B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

소스-드레인 사이의 전류경로의 차단을 방지할 수 있는 반도체장치를 제공한다.
반도체장치는, 제1도전형의 반도체기판상에 배열 설치된 반도체층과, 반도체층의 표면으로부터 반도체기판을 향해서 깊이방향으로 연장되는 홈을 구비한다. 또한, 반도체층 내의 홈의 측면에 상기 홈을 따라서 깊이방향으로 형성되는 동시에 하부가 반도체기판과 접속된 제1도전형의 제1영역과, 반도체층의 표면에, 동시에 홈의 측면 근방에 형성되는 동시에 제1영역과 접속된 제1도전형의 제2영역을 구비한다. 또한, 반도체층의 표면에 형성된 제2도전형의 제3영역과, 제3영역 내의 상기 반도체층의 표면에 형성된 제1도전형의 제4영역, 상기 제2영역과 제4영역 사이의 제3영역의 표면상에 게이트절연막을 매개로 배열 설치된 게이트전극을 구비한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 대전력 제어에 이용되는 파워-MOSFET의 반도체장치 및 그 제조방법에 관한 것이다.
근년, MOSFET를 이용한 파워스위치소자로서, Deep Trench MOSFET(이하, DTMOS로 칭함)가 제안되고 있다.
도 22는 이상적인 구조를 갖는 DTMOS의 단면도를 개략적으로 나타낸다. 이 DTMOS는 전류경로가 되는 N형필라층(119)과 P형필라층(120)을 홈(115)의 상호간에 각각 깊이방향(종방향)으로 형성한, 소위 수퍼정션(초접합) 구조를 갖는다. 도 22에 나타낸 바와 같이, 고농도의 N++형의 반도체기판(111:실리콘기판)상에 저농도의 N-형의 반도체층(112)이 설치된다. 반도체층(112) 내에는 깊은 홈(115)이 형성된다. 반도체층(112) 내의 홈(115)의 측면에 N형필라(pillar)층(119)이 형성된다. 이 N형필라층(119)의 상부는 반도체층(112)의 표면까지 도달한다. N형필라층(119)에 인접해서 P형필라층(120)이 형성된다. 홈(115) 내에는 산화막(121)을 매개로 소자분리절연막으로서의 매립층(122)이 형성된다.
반도체층(112)의 표면에는 고농도의 P+형의 베이스층(126)이 형성되고, 이 베이스층(126)의 표면에 고농도의 N+형의 소스층(127)이 형성된다. 또한, 반도체층(112)상에 게이트절연막을 매개로 게이트전극(128)이 형성된다. 게이트전극(128)은 층간절연막(129)으로 덮여진다. 층간절연막(129)상에 소스전극(130)이 형성되고, 기판(111)의 이면상에 드레인전극(131)이 형성된다.
수퍼정션구조로 함으로써, 소자의 높은 내압, 낮은 온저항을 실현할 수 있다.
본 발명자들은 본 발명의 개발 과정에서 도 22를 참조해서 기술한 바와 같이 DTMOS의 제조공정에 대해서 연구했다. 그 결과, 본 발명자들은 이하에 기술된 바와 같은 식견을 얻었다.
우선, 도 22를 참조해서 상기 구성의 DTMOS의 제조방법에 대해서 간단히 설명한다. 반도체기판(111)상에, 반도체층(112)이 에피택셜 성장에 의해 형성된다. 다음에, 반도체층(112) 상에 마스크층을 형성되고, 이어서 패터닝된다. 이 패터닝된 마스크층을 마스크로 해서, 이방성 에칭에 의해 반도체층(112) 내에 깊은 홈(115)이 형성된다. 이 홈(115)의 측벽에 N형불순물 및 P형불순물이 주입되고, 이어서 열확산된다. 그 결과, 홈(115)을 따라서 N형필라층(119), P형필라층(120)이 형성된다. 그 후, 홈(115) 내에 산화막(121)을 매개로 매립층(122)이 형성된다.
다음에, 반도체층(112)의 표면에 베이스층(126)이 선택적으로 형성되고, 이 베이스층(126)의 표면에 소스층(127)이 선택적으로 형성된다. 다음에, 반도체층(112) 상에 게이트절연막을 매개로 게이트전극(128)이 형성되고, 이 게이트전극(128)이 층간절연막(129)으로 덮여진다. 이 층간절연막(129) 상에 소스전극(130)이 형성되고, 기판(111)의 이면상에 드레인전극(131)이 형성된다.
그러나, 이와 같은 공정에 의해 형성되는 DTMOS는 도 22에 나타낸 바와 같은 이상적인 구조로는 되지 않고, 이하와 같은 문제가 생긴다.
도 23에 나타낸 바와 같이, 마스크층(113)을 이용해서 이방성 에칭에 의해 반도체층(112) 내에 깊은 홈(115)이 형성되면, 반도체층(112)은 마스크층(113)의 개구 폭 보다 넓게 에칭되어, 마스크층(113)이 홈(115)으로부터 돌출된 구조로 된다. 이 상태는, 소위 오버행으로 불린다. 예컨대, 200이라는 큰 방향선택비를 갖는 이방성 에칭을 행해도, 깊이가 60㎛인 홈(115)을 형성하면, 홈(115)의 측벽이 0.3㎛ 후퇴하고, 마스크층(113)의 돌출부분(113a)이 생긴다. 이 마스크층(113)의 돌출부분(113a)을 남긴 상태로, 홈(115)의 측벽에 낮은 각도의 이온주입을 행하면, 이 돌출부분(113a)이 이온주입시의 장벽으로 된다.
따라서, 이온주입한 불순물을 열확산한 후에는 도 24, 도 25에 나타낸 바와 같이, 홈(115)의 측면의 반도체층(112)의 상층에 N형필라층(119)이 형성되지 않은 영역이 생기고, N형필라층(119)이 반도체층(112)의 표면까지 도달하지 않는다. 이는, 예컨대, 0.3㎛의 돌출부분(113a)과 이온주입의 각도가 7°인 경우에는, 이온주입이 해당되지 않는 영역에서 반도체층(112)의 표면으로부터 N형필라층(119)의 단부까지의 거리(X)는 2.4㎛로 된다. 또한, 이온주입의 각도가 5°인 경우는 동일하게 거리(X)는 3.4㎛로 된다.
이와 같이, N형필라층(119)이 반도체층(112)의 표면에 도달하지 않는 상태에서는, 종형PN접합을 갖는 MOSFET의 전류 경로가 차단된다. 이에 따라, 반전층 영역에서 채널을 형성해도, 정당한 FET동작을 하지 않는다는 문제가 있다. 따라서, 이 문제를 회피하기 위해서는 N형필라층(119)이 반도체층(112)의 표면까지 형성하는 것이 필요하다.
여기서, 제1방법으로서는 마스크층(113)을 이용해서 홈(115)을 형성한 후, 이 마스크층(113)의 개구 폭을 홈(115)의 개구 폭 보다도 등방성 에칭에 의해 넓히고 나서 이온주입을 행하는 방법이 고려된다. 그러나, 웨이퍼면 내에서의 오버행양과 등방성 에칭양의 오차를 고려하면, 웨이퍼면 내의 임의의 위치에서 각 홈(115)에 있어서, 마스크층(113)의 개구 폭을 소망하는 양만큼 각각 넓히는 것은 어렵다. 또한, 이 때, 도 26에 나타낸 바와 같이, 마스크층(113)의 개구 폭이 너무 넓혀지면, 반도체층(112)의 표면이 노출된 노출영역(112a)이 생긴다. 여기서, 홈(115)의 측벽으로의 이온주입은 낮은 각도에서 행해지기 때문에, 불순물의 도즈양은 높아진다. 이에 따라, 노출영역(112a)에 이온이 주입되면, 이 노출영역(112a)이 대단히 고농도로 되고, 반도체층(112) 상에 형성하는 MOSFET의 특성이나 확산층의 형상에 영향을 미친다. 특히, 홈(115)의 측면에 N형 및 P형불순물의 이온주입 및 이들 불순물의 동시확산을 행하는 것에 의해 수퍼정션을 형성하는 경우, 이 노출영역(112a)이 고농도이면, 소자의 역바이어스 내압특성을 저하시키게 된다.
또한, 제2방법으로서는 N형필라층(119)이 형성되어 있지 않은 반도체층(112)의 상층을 제거하는 방법을 고려할 수 있다. 즉, 마스크층(113)의 돌출부분(113a)을 남긴 상태에서 이온주입 및 확산을 한 후, 마스크층(113)을 제거한다. 그리고, 도 27에 나타낸 바와 같이, 홈(115) 내에 산화막(121)을 매개로 매립층(122)을 형성한다. 그 후, 도 28에 나타낸 바와 같이, N형필라층(119)이 형성되어 있지 않은 반도체층(112)의 상층이 없어질 때까지, 반도체층(112), 산화막(121) 및 매립층(122)을, 예컨대 연마에 의해 제거하고, 이들의 표면을 평탄화한다. 그러나, 이 경우는 평탄화 제거하는 부분 만큼 반도체층(112)을 미리 두껍게 에피택셜성장시키는 것이 필요로 되고, 제조원가의 상승을 초래하게 된다.
이와 같이, 상기된 공정에서는 N형필라층(119)이 반도체층(112)의 표면까지 형성된 구조를 얻는 것은 어렵고, 이에 따라 소스-드레인 사이의 전류경로가 차단된다는 문제를 회피하는 것이 곤란했다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적하는 바는 소스-드레인 사이의 전류경로의 차단을 방지하는 것이 가능한 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명은 상기 목적을 달성하기 위해 이하에 나타낸 수단을 이용한다.
본 발명의 제1관점에 의한 반도체장치는, 제1도전형 반도체기판과, 상기 반도체기판상에 배열 설치된 반도체층, 상기 반도체층의 표면으로부터 상기 반도체기판을 향해서 깊이방향으로 연장된 홈, 상기 반도체층 내의 상기 홈의 측면에 상기 홈을 따라서 깊이방향으로 형성되는 동시에, 하부가 상기 반도체기판과 접속된 제1도전형의 제1영역, 상기 반도체층의 표면에, 동시에 상기 홈의 측면 근방에 형성되는 동시에 상기 제1영역과 접속된 제1도전형의 제2영역, 상기 반도체층의 표면에 형성된 제2도전형의 제3영역, 상기 제3영역내의 상기 반도체층의 표면에 형성된 제1도전형의 제4영역, 상기 제2영역과 상기 제4영역 사이의 상기 제3영역의 표면상에 게이트절연막을 매개로 배열 설치된 게이트전극을 구비하는 것을 특징으로 한다.
본 발명의 제2관점에 의한 반도체장치의 제조방법은, 제1도전형의 반도체기판상에 반도체층을 형성하는 공정과, 상기 반도체층에 상기 반도체기판을 향해서 깊이방향으로 연장되는 동시에, 제1개구를 갖는 홈을 형성하는 공정, 상기 제1개구로부터 상기 홈의 측면에 제1, 제2불순물을 이온주입하는 공정, 상기 제1불순물을 확산하는 것에 의해 상기 반도체층 내의 상기 홈의 측면에 상기 홈의 측면에 깊이방향을 따르는 동시에 하부가 상기 반도체기판과 접속된 제1도전형의 제1영역을 형성하는 공정, 상기 제2불순물을 확산하는 것에 의해 상기 반도체층 내에서 상기 제1영역의 상기 홈과 반대의 측면에 접해서 상기 제1영역을 따라서 깊이방향으로 제2도전형의 제2영역을 형성하는 공정, 상기 홈의 내부를 충전층에 의해 매립하는 공정, 상기 반도체층의 표면에, 동시에 상기 홈의 측면 근방에 상기 제1영역과 접하는 제1도전형의 제3영역을 형성하는 공정, 상기 반도체층의 표면에 상기 제2영역 보다 높은 불순물농도를 갖는 제2도전형의 제4영역을 형성하는 공정, 상기 제4영역 내의 상기 반도체층의 표면에 제1도전형의 제5영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
더욱이, 본 발명에 따른 실시예에는 다양한 단계의 발명이 포함되고, 개시되는 복수의 구성요건에서 적절한 조합에 의해 다양한 발명이 추출될 수 있다. 예컨대, 실시예에 나타낸 전구성요건으로부터 몇가지 구성요건을 생략시키는 것으로 발명이 추출된 경우, 그 추출된 발명을 실시하는 경우에는 생략부분을 주지관용 기술로 적당히 보충되는 것이다.
(실시예)
이하에, 상기된 식견에 기초해서 구성된 본 발명의 실시예에 대해서 도면을 참조해서 설명한다. 또한, 이하의 설명에서 대략 동일한 기능 및 구성을 갖는 구성요소에 대해서는 동일 참조부호를 붙이고, 중복설명은 필요한 경우에만 행한다.
본 발명의 각 실시예는 파워-MOSFET에 관계되고, 특히 종형NPN구조의 Deep Trench MOSFET에 관한 것이다. 이 DTMOS는 반도체층 내에 형성된 홈의 상호간에 전류경로로 되는 N형필라층과 드레인-소스 사이의 역방향 내압을 유지하기 위한 P형필라층을 각각 깊이방향으로 형성한 것이다.
[제1실시예]
도 1은 본 발명의 실시예에 따른 반도체장치의 단면을 개략적으로 나타내고, 종형NPN구조의 DTMOS구조를 나타낸다. 또한, 여기서는 N채널형의 DTMOS에 대해서 기술하지만, 불순물을 적당히 변경하는 것에 의해 본 발명을 P채널형의 DTMOS에 적용하는 것도 가능하다.
도 1에 나타낸 바와 같이, 고농도의 N++형의 반도체기판(11:실리콘기판)상에 저농도의 N-형의 반도체층(12)이 설치된다. 이 반도체층(12)은 저농도의 P_형이어도 된다. 깊은 홈(15:딥트렌치(Deep Trench))이 반도체층(12)을 관통해서 기판(11) 내를 향해서 깊이방향으로 연장하도록 설치된다. 홈(15)은 반도체기판(11)에 도달한다. 홈(15)의 내부에는 홈(15)의 표면에 설치된 산화막(21)을 매개로, 예컨대 다결정실리콘, 아몰퍼스실리콘, 유전체 등의 어느 하나로 이루어진 매립층(22:충전층)이 형성된다. 매립층(22)에 의해 홈(15)이 매립된다. 매립층(22)은 소자분리절연막으로서 기능한다. 산화막(21)에 의해 반도체층(12)과 홈(15)의 매립층(22)이 절연된다.
홈(15)의 측면에는, 홈(15)의 측면에 홈(15)을 따라서 깊이방향으로 제1N형필라층(19)이 형성된다. 제1N형필라층(19)은 그 상부가 반도체층(12)의 표면으로부터 떨어지고, 저부가 반도체기판(11)과 접속한다. P형필라층(20)은, 그 제1N형필라층(19)의 홈(15)과 반대의 측면과 접하면서 제1N형필라층을 따라서 깊이방향으로 형성된다. 이와 같이 해서, 수퍼정션구조가 형성된다.
반도체층(12)의 표면에, 동시에 홈(15)의 측면 근방에 제2N형필라층(25)이 설치된다. 제2N형필라층(25)은 그 상부가 반도체층(12)의 표면까지 도달하고, 저부는 제1N형필라층(19)의 상부와 일부 교차한다. 이 결과, 제1N형필라층(19)과 제2N형필라층(25)은 전기적으로 접속한다. 상기 제1, 제2N형필라층(19,25)은 소스-드레인 사이의 전류경로로서 기능한다.
제2N형필라층(25)의 상호간에서, 동시에 반도체층(12)의 표면에는 고농도의 P+형의 베이스층(26)이 설치된다. 이 P+형의 베이스층(26)은, 예컨대 단부가 제2N형필라층(25)과 접함과 더불어 코너부가 제1N형필라층(19)과 접한다. P+형의 베이스층(26)의 표면에 고농도의 N+형의 소스층(27)이 형성된다. 소스층(27)의 단부는 베이스층(26)의 단부와 소정 간격 떨어진다. 반도체층(12) 상에는 게이트절연막을 매개로 게이트전극(28)이 형성된다. 게이트전극(28)은, 층간절연막(29)으로 덮인다. 게이트전극(28) 및 층간절연막(29)은 적어도 홈(15)의 상부에 형성되고, 그 단부는 베이스층(26)과 소스층(27)의 사이의 경계부에 대응하는 위치까지 연장하여 나온다. 이 베이스층(26)과 소스층(27) 사이의 경계부에 대응하는 영역까지 연장하여 나온 게이트전극(28)하의 베이스층(26) 영역이 채널로서 기능한다. 층간절연막(29)상에는 소스전극(30)이 형성되고, 기판(11)의 이면상에는 드레인전극(31)이 형성된다.
도 2 내지 도 11은 상기 구성의 반도체장치의 제조공정의 단면도를 개략적으로 나타낸다. 이하, 이 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 2에 나타낸 바와 같이, 반도체기판(11)상에 반도체층(12)이 에피택셜성장에 의해 형성된다. 반도체층(12)의 표면상에 마스크층(13)이 형성된다. 이 마스크층(13)은, 예컨대 열산화막과 CVD(Chemical Vapor Deposition)막으로 이루어지는 2층의 막으로 형성된다.
다음에, 도 3에 나타낸 바와 같이, 리소그래피공정 및 에칭기술을 이용해서 마스크층(13)이 패터닝되는 것에 의해 마스크층(13)에 반도체층(12)의 표면의 일부를 노출시키는 개구부(14)가 형성된다. 이 개구부(14)를 갖는 마스크층(13)을 마스크로서 이방성 에칭을 행함으로써 반도체층(12)을 관통해서 기판(11) 내에 도달하는 홈(15)이 형성된다.
또한, 홈(15)을 형성하기 위한 에칭은 에칭레이트를 크게 취하는 장치를 이용하는 것이 바람직하고, 예컨대 ICP(Inductively Coupled Plasma)장치 또는 마그네트론RIE(Reactive Ion Etching)장치를 이용하면 된다.
그 이유는 상기 장치를 이용해서 에칭을 행함으로써 홈(15)을 형성하기 위한 제조시간을 대폭 단축할 수 있기 때문이다.
다음에, 도 4에 나타낸 바와 같이, 개구부(14)로부터 홈(15)의 측면으로 낮은 각도로 N형불순물 및 P형불순물을 연속해서 주입함으로써, 홈(15)의 측면에 N형 불순물영역(16) 및 P형불순물영역(17)을 형성한다. 이 N형불순물영역(16) 및 P형불순물영역(17)은 홈(15)의 양측의 측면에 한번에 주입되지만, 홈(15)의 측면의 한쪽식 순서대로 이온주입해도 되고, 홈(15)의 양측의 측면으로 한번에 이온주입해도 된다. 홈(15)의 양측의 측면으로 이온주입하기 위해서는 웨이퍼 자전식의 이온주입장치를 이용해면 된다.
또한, N형불순물 및 P형불순물을 주입하는데 있어서, 우선 2종류의 불순물의 확산계수를 비교해서 N형불순물 보다도 P형불순물의 확산계수가 크게 되는 조합으로 2종류의 불순물을 선택한다. N채널형의 DTMOS의 경우, N형불순물로서, 예컨대 비소(As), P형불순물로서, 예컨대 붕소(B)가 이용된다. 이와 같은 N형, P형불순물을 이용한 경우, As의 이온주입은, 예컨대 가속전압이 40keV, 도즈양이 2.5×1013cm-2의 조건에서 행해지고, B의 이온주입은, 예컨대 가속전압 40keV, 도즈양이 2.5×1013cm-2의 조건에서 행해진다.
또한, 이온주입을 홈(15)의 깊숙이까지 행하기 위해서는 홈(15)의 저부의 기판(11)의 측면까지 도달하는 각도에서 이온주입을 행하거나 또는 마스크층(13)의 개구 폭을 충분히 넓게 할 필요가 있다. 예컨대, 홈(15)의 깊이가 60㎛, 반도체층(12)의 두께가 56㎛, 연직방향에 대한 이온주입의 각도가 7°인 경우, 마스크층(13)의 개구 폭은 약 7㎛ 필요로 된다.
다음에, 도 5에 나타낸 바와 같이, 예컨대 열산화법에 의해 홈(15)의 측면에, 예컨대 500Å 정도의 막두께의 열산화막(18)이 형성된다.
다음에, 도 6에 나타낸 바와 같이, 온도가, 예컨대 1150℃, 확산시간이, 예컨대 2700분인 조건의 열확산을 행함으로써 N형불순물 및 P형불순물이 동시에 확산된다. 그 결과, 제1N형필라층(19), P형필라층(20)이 형성되는 것에 의해 수퍼정션이 형성된다. 또한, 제1N형필라층(19), P형필라층(20)을 별도 공정에 의해 형성할 수도 있다. 즉, N형불순물을 주입하고, 열확산한 후 P형불순물을 주입하며, 열확산할 수 있고, 그 반대도 가능하다. 그러나, 2종류의 불순물을 연속해서 주입해서 N형, P형불순물영역(16,17)을 형성하고, 동시 확산에 의해 제1N형필라층(19), P형필라층(20)을 형성함으로써 제조프로세서가 용이하게 된다.
여기서, N형불순물에 As, P형불순물에 B를 이용한 경우, 1150℃에서의 As의 확산계수는 1.8×10-2㎛2/h 정도이고, B의 확산계수는 1.1×10-1㎛2 /h 정도이다. 요컨대, B의 확산계수가 As의 확산계수보다도 한자리수 크다. 이에 의해, 홈(15)의 측면으로부터 횡방향(구의 깊이방향에 수직한 방향)으로 As는 약 2.5~3.0㎛ 확산하고, B는 약 7.5㎛ 확산한다.
다음에, 도 7에 나타낸 바와 같이, 예컨대 불소계의 약액을 이용해서 마스크층(13) 및 열산화막(18)이 제거된다.
다음에, 도 8에 나타낸 바와 같이, 반도체층(12) 상 및 홈(15)의 표면 상에, 예컨대 1.2㎛ 정도의 막 두께의 산화막(21)이 형성된다. 다음에, 이 산화막(21) 상에 매립층(22)이 형성되어, 이 매립층(22) 및 산화막(21)에 의해 홈(15) 내가 매립된다.
다음에, 도 9에 나타낸 바와 같이, 반도체층(12)의 표면이 노출할 때까지 매립층(22) 및 산화막(21)이 CMP(Chemical Mechanical Polish) 혹은 에칭으로 제거됨으로써 반도체층(12) 및 매립층(22)의 표면이 평탄화된다.
다음에, 도 10에 나타낸 바와 같이, 반도체층(12) 및 매립층(22)의 평탄화된 표면상에, 예컨대 4000Å의 막 두께의, 예컨대 열산화막으로 이루어지는 마스크층(23)이 형성된다. 다음에, 리소그래피공정 및 에칭기술을 이용해서 마스크층(23)이 패터닝되고, 그 결과 반도체층(12)의 표면의 일부가 노출되는 개구부(24)가 형성된다. 이 개구부(24)는 홈(15)의 상단부 부근에서 반도체층(12)의 표면을 노출하도록 형성된다. 또한, 개구부(24)의 개구 폭은, 예컨대 0.2~3.0㎛이다. 그 이유는, 개구 폭이 0.2㎛ 보다 작으면, 후술하는 제2N형필라층(25)의 형성을 위한 이온주입을 충분히 행할 수 없기 때문이고, 개구 폭이 3.0㎛ 보다 크면 후술하는 베이스층(26)의 영역을 확보할 수 없다거나 채널 길이가 짧게 되거나 하기 때문이다. 또한, 이 개구부(24)의 개구 폭은 본 실시예에서 예시하는 각 치수에 대한 수치이고, 치수의 변화에 의해 적당히 변경하는 것이 가능하다.
다음에, 개구부(24)로부터 N형불순물인, 예컨대 인(P)이 이온주입된 후, 열확산이 행해진다. 여기서, 예컨대, N형불순물에 P을 이용한 경우, 이온주입은 가속전압이 40keV, 도즈양이 2.0×1012cm-2의 조건에서 행해지고, 확산은 질소분위기 중에서 온도가 1150℃, 확산시간이 70분인 조건에서 행해진다. 그 결과, 홈(15)의 측면의 반도체층(12)의 상층에 제1N형필라층(19)에 접하는 제2N형필라층(25)이 형성된다. 그 후, 마스크층(23)이 제거된다.
다음에, 도 1에 나타낸 바와 같이, 공지 기술을 이용해서, 반도체층(12)의 표면에 베이스층(26)이 선택적으로 형성되고, 이 베이스층(26)의 표면에 소스층(27)이 선택적으로 형성된다. 또한, 반도체층(12) 상에 게이트절연막을 매개로 게이트전극(28)이 형성되고, 이 게이트전극(28)이 층간절연막(29)으로 덮인다. 이 층간절연막(29) 상에 소스전극(30)이 형성되고, 기판(11)의 이면상에 드레인전극(31)이 형성된다. 베이스층(26), 소스층(27)은, 예컨대 게이트전극(28)을 마스크로 해서 자기정합적으로 형성되어도 된다.
도 11은, 도 1에 나타낸 반도체장치의 일부를 나타낸 단면도이고, 등고선에 의한 N형필라층의 농도분포를 나타낸다. 도 12는 도 11의 XII-XII선을 따른 단면에서의 농도분포를 나타낸다. 도 13은 도 11의 XIII-XIII선을 따른 단면에서의 농도분포를 나타낸다. 이하에, 제1실시예에 따른 반도체장치의 농도분포에 대해서 설명한다.
도 11에 나타낸 바와 같이, 제2N형필라층(25)을 형성함으로써, 반도체층(12)의 표면까지 제1N형필라층(19)과 동일 농도, 바람직하게는 제1N형필라층(19) 보다 높은 불순물농도의 영역이 형성된다.
도 12에 나타낸 바와 같이, 반도체층(12)은 홈(15)의 측면에 다가갈수록 As의 농도(Nd)가 높게 된다. 즉, 홈(15)의 측면에 N형필라층(19)이 형성된다. 한편, 홈(15) 사이의 반도체층(12)의 중앙의 영역은, As의 농도(Nd)가 낮고, 이 As의 농도(Nd) 보다도 B의 농도(Nd)가 높게 된다. 즉, 이 영역에 P형필라층(20)이 형성된다. 그리고, 홈(15)의 측면의 제1N형필라층(19)의 불순물농도(Nd)는, 약 5×1015cm-3로 된다. 또한, P의 농도(Nd)는 2.0×1014cm-3로 거의 일정하게 된다.
도 13에 나타낸 바와 같이, 반도체층(12)의 표면에 가까워짐에 따라서, 제1N형필라층(19)을 형성하기 위한 As의 농도는 낮아져 있고, 제2N형필라층(25)을 형성하기 위한 P의 농도는 높게 된다. 이들 불순물농도를 합친 결과, 반도체층(12)의 표면의 N형필라층(25)의 불순물농도(Nd)는 약 1×1016cm-3으로 된다. 요컨대, 상기된 제1N형필라층(19) 보다도 제2N형필라층(25)의 불순물농도(Nd)의 쪽이 약 10배정도 높게 된다. 이 불순물농도의 차이에 대해서는 제2N형필라층(25)의 불순물농도(Nd)가 제1N형필라층(19)의 불순물농도(Nd)의 10배 이상으로 되어도 된다. 또한, 제1, 제2N형필라층(19,25)의 경계영역에서의 불순물농도(Nd)는 제1N형필라층(19)의 불순물농도(Nd) 보다도 낮게 된다. 또한, P형필라층(20)을 형성하기 위한 B의 농도(Nd)는 반도체층(12)의 깊이방향에서 거의 일정하게 된다.
제1실시예에 의하면, 홈(15)의 측면의 반도체층(12)의 상층에 제1N형필라층(19)에 접하는 제2N형필라층(25)을 형성한다. 이에 따라, 마스크층(13)의 돌출에 의해서, 홈(15)의 측면의 반도체층(12)의 상층에 충분한 이온주입이 가능하지 않은 경우에도, 다음에 제2N형필라층(25)을 형성함으로써 반도체층(12)의 상면까지 N형확산영역을 형성할 수 있다. 따라서, 소스-드레인 사이의 전류경로를 확보할 수 있다.
또한, 홈(15)의 측면의 반도체층(12)의 상층에 제1N형필라층(19) 보다도 고농도의 제2N형필라층(25)이 형성된다. 따라서, 홈(15)의 측면의 반도체층(12)의 상층에 전류가 집중하는 것을 완화할 수 있고, 소자의 저저항화를 도모할 수 있다.
상기 실시예에서는 베이스층(26)과, 제1, 제2N형필라층(19,25)이 접촉하는 예에 대해서 기술했다. 그러나, 이 베이스층(26)과 제1, 제2N형필라층(19,25)은 비접촉으로 되어도 상기된 효과를 얻을 수 있음과 더불어 비접촉으로 하는 것에 의해 이하에 나타낸 새로운 효과를 얻게 된다.
우선, 제1변형예로서, 도 14a에 나타낸 바와 같이, PN접합이 베이스층(26)과 제2N형필라층(25)의 사이에서만 형성되도록 하는 것이 가능하다. 이 결과, 베이스층(26)과 제1N형필라층(19)의 사이에 베이스층(26) 보다도 저농도의 P형필라층(20)이 존재하는 것으로 된다. 이에 따라, 드레인-소스 사이에 역바이어스가 인가될 때에, 베이스층(26)의 코너부에서의 전계의 집중을 억제할 수 있다. 따라서, 반도체장치의 내압이 열화하는 것을 회피할 수 있다.
더욱이, 제2변형예로서, 도 14b에 나타낸 바와 같이, 제2N형필라층(25) 또는 베이스층(26)의 횡방향의 길이를 작게 하는 것에 의해 P형필라층(20)이 반도체층(12)의 표면까지 남을 수 있다. 즉, 베이스층(26)과 제2N형필라층(25)을 비접촉으로 한다. 이 경우, P형필라층(20)에 반전영역이 형성되기 때문에, 전류경로는 차단되지 않는다. 이와 같이 하는 것에 의해, 제1변형예에 기재된 효과를 얻을 수 있음과 더불어 드레인(제2N형필라층(25))과 게이트전극(28)의 대향면적이 작게 되고, 드레인-게이트 사이의 용량을 저하할 수 있다. 이에 따라, 반도체장치의 고속화를 실현할 수 있다.
[제2실시예]
도 15는 본 발명의 제2실시예에 관한 반도체장치의 단면을 개략적으로 나타내고, 종형NPN구조의 DTMOS구조를 나타낸다.
도 15에 나타낸 바와 같이, 제2N형필라층(35)은 반도체층(12)의 표면을 따라서, 횡방향으로 연재하도록 설치된다. 또한, 제2N형필라층(35)은 측면이 홈(15) 및 베이스층(26)에 접하면서 하부는 제1N형필라층(19)의 상부와 일부 교차한다. 상기 제1, 제2N형필라층(19,35)은 소스-드레인 사이의 전류경로로서 기능한다.
도 16은 상기 구성의 반도체장치의 제조공정의 단면도를 개략적으로 나타낸다.
이하에, 이 반도체장치의 제조방법에 대해서 설명한다.
우선, 도 2 내지 도 9에 나타낸 바와 같이 제1실시예와 동일하게, 홈(15)의 측면에 제1N형필라층(19), P형필라층(20)이 각각 형성된다. 그 후, 홈(15) 내가 매립층(22)으로 매립되고, 반도체층(12) 및 매립층(22)의 표면이 평탄화된다.
다음에, 도 16에 나타낸 바와 같이, 도 10에 나타낸 마스크층(23)을 형성하지 않고 반도체층(12) 및 매립층(22)의 평탄화된 표면의 전면에 N형불순물인, 예컨대 P이 이온주입되고, 그 후 열확산이 행해진다. 그 결과, 반도체층(12)의 표면에 제1N형필라층(19)에 접하는 제2N형필라층(35)이 형성된다. 이때, N형불순물에 P를 이용한 경우, 예컨대 이온주입은 가속전압이 40KeV, 도즈양이 1.5×1012cm-2의 조건에서 행해지고, 확산은 질소분위기중에서 온도가 1150℃, 확산시간이 20분인 조건에서 행해진다.
또한, 이때, 반도체층(12)의 표면의 전역에 제2N형필라층(35)이 형성되지만, 제2N형필라층(35) 내에 형성된 후술하는 P형베이스층(26) 보다도 제2N형필라층(35)이 충분히 낮은 농도이면 문제는 없다.
다음에, 도 15에 나타낸 바와 같이, 공지의 기술을 이용해서 반도체층(12)의 표면에 고농도의 P+형의 베이스층(26)이 선택적으로 형성된다. 이 때, P형불순물에 B를 이용한 경우, 예컨대 이온주입은 가속전압이 60keV, 도즈양이 3.0×1014cm-2인 조건에서 행해지고, 확산은 질소분위기 중에서, 온도가 1150℃, 확산시간이 230분의 조건에서 행해진다. 그 후, 제1실시예와 동일하게 베이스층(26)의 표면에 고농도의 소스층(27)이 선택적으로 형성된다. 다음에, 반도체층(12) 상에 게이트절연막을 매개로 게이트전극(28)이 형성되고, 층간절연막(29), 소스전극(30), 드레인전극(31)이 형성된다.
도 17은 본 발명의 제2실시예에 따른 반도체장치의 단면도이고, 등고선에 의한 N형필라층의 농도분포를 나타낸다. 도 18은 도 17의 XVIII-XVIII선을 따른 단면에서의 농도분포를 나타낸다. 도 19는 도 17의 XIX-XIX선을 따른 단면에서의 농도분포를 나타낸다. 이하에, 제2실시예에 따른 반도체장치의 농도분포에 대해서 설명한다.
도 17에 나타낸 바와 같이, 제2N형필라층(35)을 형성함으로써 반도체층(12)의 표면까지 제1N형필라층(19)과 동일 농도, 바람직하게는 제1N형필라층(19) 보다도 높은 불순물농도의 영역이 형성된다. 또한 반도체층(12)의 표층의 횡방향(홈(15)의 깊이방향에 대해서 수직한 방향)에 대해서 N형필라층(35)의 불순물농도가 균일하게 된다.
또한, 도 17은 마스크층(13)의 돌출양이 0.4㎛ 정도의 상태에서, 반도체층(12)의 표면으로부터 3㎛ 이상 깊은 영역에 이온주입이 행해진 결과, 반도체층(12)의 표면으로부터 1㎛의 깊이로부터 제1N형필라층(19)이 형성된 경우를 나타낸다.
도 18에 나타낸 바와 같이, 반도체층(12)은 홈(15)의 측면에 다가갈수록 As의 농도(Nd)가 높게 되기 때문에, 홈(15)의 측면에 N형필라층(19)이 형성된다.
한편, 홈(15) 사이의 반도체층(12)의 중앙의 영역은 As의 농도(Nd)를 낮게, 이 As의 농도(Nd) 보다도 B의 농도(Nd)가 높게 되기 때문에 P형필라층(20)이 형성된다. 따라서, 홈(15)의 측면의 제1N형필라층(19)의 불순물농도(Nd)는 약 5×1015cm-3으로 된다. 또한, 반도체층(12)의 형성시에 주입된 P의 농도(Nd)는 2.0×1014cm-3에서 거의 일정하게 된다. 이와 같이, 도 17의 XVIII-XVIII선을 따른 단면에서의 농도분포는 도 12에 나타낸 제1실시예와 동일한 농도분포로 된다.
도 19에 나타낸 바와 같이, 반도체층(12)의 표면에 가까워짐에 따라서, 제1N형필라층(19)을 형성하기 위한 As의 농도는 점점 낮게 되고, 제2N형필라층(35)을 형성하기 위한 P의 농도는 급속히 높게 된다. 이들 불순물농도를 합한 결과, 반도체층(12)의 표면의 N형필라층(35)의 불순물농도(Nd)는 약 1×1016cm-3으로 된다. 요컨대, 상술한 제1N형필라층(19) 보다도 제2N형필라층(35)의 불순물농도(Nd)의 쪽이 10배정도 높게 된다. 이 불순물농도의 차이에 대해서는 제2N형필라층(35)의 불순물농도(Nd)가 제1N형필라층(19)의 불순물농도(Nd)의 10배 이상으로 되어도 된다. 또한, P형필라층(20)을 형성하기 위한 B의 농도(Nd)는 반도체층(12)의 깊이방향에서 거의 일정하게 된다.
제2실시예에 의하면, 제1실시예와 동일한 효과를 얻을 수 있다.
게다가, 제1실시예와 비교해서, 마스크층(23)의 형성공정과 이 마스크층(23)의 패터닝공정이 각각 1회씩 삭감되기 때문에 프로세스가 용이하게 된다.
또한, 제2실시예에 의하면, 반도체층(12)의 표층의 횡방향에서 N형필라층(35)의 불순물농도를 균일하게 형성할 수 있다. 이에 따라, 제1실시예 보다도 홈(15)의 측면의 반도체층(12)의 상층에 전류가 집중하는 것을 완화할 수 있고, 소자의 저저항화를 더욱 도모할 수 있다.
또한, 베이스층(26)과, 제1, 제2N형필라층(19,35)을 비접촉으로함으로써 제1실시예와 동일한 효과를 더욱 얻게 되는 것은 물론이다.
[제3실시예]
도 20은 본 발명의 제3실시예에 따른 반도체장치의 단면을 개략적으로 나타내고, 종형NPN구조의 DTMOS구조를 나타낸다. 도 20에 나타낸 바와 같이, 게이트전극(28)은 홈(15)상에 설치되어 있지 않고, 홈(15)의 단부로부터 떨어지고, 동시에 베이스층(26)의 단부와 소스층(27)의 단부 사이의 채널영역 상까지 연재해서 설치된다. 그 밖의 구조에 대해서는 제1실시예와 동일하다.
도 21은 상기 구성의 반도체장치의 제조공정의 단면도를 개략적으로 나타낸다. 우선, 도 2 내지 도 9에 나타낸 바와 같이, 제1실시예와 동일하게 홈(15), 제1N형필라층(19), P형필라층(20), 매립층(22)이 형성된다.
다음에, 도 21에 나타낸 바와 같이, 게이트절연막(51)이 형성된 후, 이 게이트절연막(51)상에 게이트전극(28)으로 되는 도전막이 형성된다. 다음에, 리소그래피공정 및 에칭기술을 이용해서 이 도전막을 패터닝한다. 이 결과, 홈(15)의 단부로부터 떨어지고, 동시에 베이스층(26)의 단부와 소스층(27)의 단부 사이의 채널영역상까지 연재해서 게이트전극(28)이 형성된다. 다음에, 반도체층(12)상에 마스크층(52)이 형성된다. 이 마스크층(52)은, 예컨대 게이트전극(28)의 단부와 거의 동일한 단부를 갖도록 형성된다. 다음에, 이 게이트전극(28)을 마스크로해서 이온주입을 행함으로써 제2N형필라층(25)이 자기정합(自己整合)적으로 형성된다. 이에 따라, 마스크층(52)의 패터닝 시, 엄밀한 위치맞춤은 필요로 되지 않는다.
다음에, 도 20에 나타낸 바와 같이, 마스크층(52)을 제거한 후, 게이트전극(28)을 마스크로 해서, 이온주입을 행하는 것에 의해 베이스층(26)이 자기정합적으로 형성된다. 또한, 마스크층(52)을 마스크로 해서 제2N형필라층(25) 및 베이스층(26)을 형성할 수도 있다. 다음에, 제1실시예와 동일한 공정을 거쳐서 소스층(27), 층간절연막(29), 소스전극(30), 드레인전극(31)이 형성된다. 또한, 게이트전극(28)상에 더욱 폴리실리콘 등의 도전재료에 의한 배선층을 형성할 수도 있다. 이와 같이 하는 것에 의해 게이트전극(28)의 배선저항을 저하할 수 있다.
제3실시예에 의하면, 제1, 제2실시예와 동일한 효과를 얻을 수 있다.
더욱이, 제3실시예에 의하면, 제2N형필라층(25)은 게이트전극(28)을 마스크로 해서 자기정합적으로 형성된다. 이에 따라, 제2N형필라층(25)은 게이트전극(28)과의 사이에서 위치 오차를 발생하지 않게 형성된다. 상기된 바와 같이, 베이스층(26)도 게이트전극을 마스크로 해서 자기정합적으로 형성되기 때문에, 결과적으로 제2N형필라층(25)과 베이스층(26) 사이의 위치 오차를 회피할 수 있다.
또한, 드레인(제2N형필라층(25))과 게이트전극(28)의 대향면적을 제1, 제2실시예에 비해서, 더욱 작게 할 수 있다. 이에 따라, 드레인-게이트 사이의 용량을 더욱 저하할 수 있다. 이에 따라, 반도체소자의 고속화가 가능하게 된다. 더욱이, 상기된 바와 같이, 게이트전극(28) 상에 더욱 배선층을 설치함으로써, 드레인-게이트 사이의 용량을 저하시킴과 더불어 게이트전극(28)의 배선저항을 저하할 수 있다.
홈(15)의 측벽으로부터 이온주입하는 것에 의해 제1N형필라층(19)을 형성하는 경우, 홈(15)의 측면부근만큼 제1N형필라층의 불순물농도가 높게 된다. 이에 따라, 드레인-소스 사이에 역바이어스가 인가된 경우, 이 고농도의 부분의 공핍화가 지체된다. 제3실시예에 의하면, 이 고농도부분과 게이트전극(28)의 대향면적을 작게 할 수 있기 때문에, 용량을 저하할 수 있고, 반도체소자의 고속화가 가능하게 된다.
그 밖에, 본 발명의 사상의 범주에 있어서 당업자라면, 각종의 변형예 및 수정예도 가능하고, 이들 변형예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 이해된다.
이상 설명한 바와 같이 본 발명에 의하면, 소스-드레인 사이의 전류경로의 차단을 방지하는 것이 가능한 반도체장치 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 제1실시예에 따른 반도체장치를 개략적으로 나타낸 단면도,
도 2는 도 1에 나타낸 반도체장치의 제조공정을 나타낸 단면도,
도 3은 도 2에 이어지는 공정을 나타낸 단면도,
도 4는 도 3에 이어지는 공정을 나타낸 단면도,
도 5는 도 4에 이어지는 공정을 나타낸 단면도,
도 6은 도 5에 이어지는 공정을 나타낸 단면도,
도 7은 도 6에 이어지는 공정을 나타낸 단면도,
도 8은 도 7에 이어지는 공정을 나타낸 단면도,
도 9는 도 8에 이어지는 공정을 나타낸 단면도,
도 10은 도 9에 이어지는 공정을 나타낸 단면도,
도 11은 도 1에 나타낸 반도체장치에서 N형필라층의 농도분포를 등고선에 의해 나타낸 도면,
도 12는 도 11의 XII-XII선을 따른 단면에서의 농도분포를 나타낸 도면,
도 13은 도 11의 XIII-XIII선을 따른 단면에서의 농도분포를 나타낸 도면,
도 14는 도 1에 나타낸 반도체장치의 제1,제2변형예를 개략적으로 나타낸 단면도,
도 15는 본 발명의 제2실시예에 따른 반도체장치를 개략적으로 나타낸 단면도,
도 16은 도 9에 이어서 본 발명의 제2실시예에 따른 반도체장치의 제조공정을 개략적으로 나타낸 단면도,
도 17은 도 15에 나타낸 반도체장치에서 N형필라층의 농도분포를 등고선으로 나타낸 도면,
도 18은 도 17의 XVIII-XVIII선을 따른 단면에서 농도분포를 나타낸 도면,
도 19는 도 17의 XIX-XIX선을 따른 단면에서 농도분포를 나타낸 도면,
도 20은 본 발명의 제3실시예에 따른 반도체장치를 개략적으로 나타낸 단면도,
도 21은 도 9에 이어서 본 발명의 제3실시예에 따른 반도체장치의 제조공정을 개략적으로 나타낸 단면도,
도 22는 이상적인 구조의 DTMOS를 갖는 반도체장치를 개략적으로 나타낸 단면도,
도 23은 도 22의 반도체장치의 제조공정의 문제점을 설명하기 위한 도면,
도 24는 도 23에 이어지는 공정을 나타낸 단면도,
도 25는 도 24의 반도체장치의 N형필라층의 농도분포를 등고선으로 나타낸 도면,
도 26은 도 22의 반도체장치의 제조공정의 문제점을 설명하기 위한 도면,
도 27은 도 22의 반도체장치의 제조공정의 문제점을 설명하기 위한 도면,
도 28은 도 27에 이어지는 공정을 나타낸 단면도이다.
<참조부호의 설명>
11 - N형반도체기판, 12 - N형반도체층,
15 - 홈, 21 - 산화막,
19 - 제1N형필라층, 20 - P형필라층,
22 - 매립층, 25 - 제2N형필라층,
26 - P형베이스층, 27 - N형소스층,
28 - 게이트전극, 29 - 층간절연막,
30 - 소스전극, 31 - 드레인전극,
G - 게이트, D - 드레인,
S - 소스.

Claims (26)

  1. 제1도전형의 반도체기판과,
    상기 반도체기판상에 배열 설치된 반도체층,
    상기 반도체층의 표면으로부터 상기 반도체기판을 향해서 깊이방향으로 연장된 홈,
    상기 반도체층 내의 상기 홈의 측면에 상기 홈을 따라서 깊이방향으로 형성되는 동시에, 하부가 상기 반도체기판과 접속된 제1도전형의 제1영역,
    상기 반도체층의 표면에, 동시에 상기 홈의 측면 근방에 형성되는 동시에 제1영역과 접속된 제1도전형의 제2영역,
    상기 반도체층의 표면에 형성된 제2도전형의 제3영역,
    상기 제3영역내의 상기 반도체층의 표면에 형성된 제1도전형의 제4영역 및,
    상기 제2영역과 상기 제4영역 사이의 상기 제3영역의 표면상에 게이트절연막을 매개로 배열 설치된 게이트전극을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1도전형의 반도체기판과,
    상기 반도체기판상에 배열 설치된 제2도전형의 반도체층,
    내부에 충전층이 매립되고, 상기 반도체층의 표면으로부터 상기 반도체기판을 향해서 깊이방향으로 연장된 홈,
    상기 반도체층 내의 상기 홈의 측면에 상기 홈을 따라서 깊이방향으로 형성되는 동시에 하부가 상기 반도체기판과 접속된 제1도전형의 제1영역,
    상기 반도체층의 표면에, 동시에 상기 홈의 측면 근방에 형성되는 동시에 제1영역과 접속된 제1도전형의 제2영역,
    상기 반도체층의 표면에 형성된 제2도전형의 제3영역,
    상기 제3영역내의 상기 반도체층의 표면에 형성된 제1도전형의 제4영역 및,
    상기 제2영역과 상기 제4영역 사이의 상기 제3영역의 표면상에 게이트절연막을 매개로 배열 설치된 게이트전극을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1영역과 상기 제2영역은 각각 상기 제3영역과 접해서 형성되는 것을 특징으로 하는 반도체장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1영역은 상기 제3영역과 떨어져서 형성되고, 상기 제2영역은 상기 제3영역과 접해서 형성되는 것을 특징으로 하는 반도체장치.
  5. 제1항 또는 제2항에 있어서, 상기 제1영역과 상기 제2영역은 각각 상기 제3영역과 떨어져서 형성되는 것을 특징으로 하는 반도체장치.
  6. 제1항 또는 제2항에 있어서, 상기 게이트전극은 상기 홈의 상부에 연재해서 형성되는 것을 특징으로 하는 반도체장치.
  7. 제1항 또는 제2항에 있어서, 상기 제2영역은 상기 게이트전극에 대해서 자기정합적으로 형성되는 것을 특징으로 하는 반도체장치.
  8. 제1항 또는 제2항에 있어서, 상기 제2영역의 표면에서의 불순물농도는 상기 제1영역의 상기 홈의 측면 근방에서의 불순물농도 이상인 것을 특징으로 하는 반도체장치.
  9. 제1항 또는 제2항에 있어서, 상기 제2영역의 표면에서의 불순물농도는 횡방향으로 거의 균일한 것을 특징으로 하는 반도체장치.
  10. 제1항 또는 제2항에 있어서, 상기 제2영역의 불순물농도는 상기 제1영역의 불순물농도의 10배 이상인 것을 특징으로 하는 반도체장치.
  11. 제1항 또는 제2항에 있어서, 상기 제1, 제2영역의 경계의 영역에서의 불순물농도는, 상기 제1영역의 불순물농도 보다도 낮은 것을 특징으로 하는 반도체장치.
  12. 제2항에 있어서, 상기 제3영역의 불순물농도는 상기 반도체층의 불순물농도 보다도 높은 것을 특징으로 하는 반도체장치.
  13. 제1도전형의 반도체기판상에 반도체층을 형성하는 공정과,
    상기 반도체층에 상기 반도체기판을 향해서 깊이방향으로 연장되는 동시에 제1개구를 갖는 홈을 형성하는 공정,
    상기 제1개구로부터 상기 홈의 측면에 제1, 제2불순물을 이온주입하는 공정,
    상기 제1불순물을 확산하는 것에 의해 상기 반도체층 내의 상기 홈의 측면에 상기 홈의 측면에 깊이방향을 따르는 동시에, 하부가 상기 반도체기판과 접속된 제1도전형의 제1영역을 형성하는 공정,
    상기 제2불순물을 확산하는 것에 의해 상기 반도체층 내에서 상기 제1영역의 상기 홈과 반대의 측면에 접해서 상기 제1영역을 따라서 깊이방향으로 제2도전형의 제2영역을 형성하는 공정,
    상기 홈의 내부를 충전층에 의해 매립하는 공정,
    상기 반도체층의 표면에, 동시에 상기 홈의 측면 근방에 상기 제1영역과 접하는 제1도전형의 제3영역을 형성하는 공정,
    상기 반도체층의 표면에 상기 제2영역 보다 높은 불순물농도를 갖는 제2도전형의 제4영역을 형성하는 공정 및,
    상기 제4영역 내의 상기 반도체층의 표면에, 제1도전형의 제5영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 제1, 제2불순물은, 상기 제1불순물 보다도 상기 제2불순물의 확산계수가 크게 되는 조합으로 선택하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 제1, 제2불순물을 주입하는 공정은, 상기 홈의 양측의 측면에 상기 제1, 제2불순물을 이온주입하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제13항에 있어서, 상기 제3영역을 형성하는 공정은,
    상기 반도체층 및 충전층상에, 상기 제1영역의 상부에 대응하는 위치에 제2개구를 갖는 마스크층을 선택적으로 형성하는 공정과,
    상기 제2개구로부터 상기 반도체층의 표면에 제3불순물을 이온주입하는 공정,
    상기 제3불순물을 확산하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 제2개구의 개구 폭은 0.2~3.0㎛인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제13항에 있어서, 상기 제3영역을 형성하는 공정은,
    상기 반도체층의 표면에 제3불순물을 이온주입하는 공정과,
    상기 제3불순물을 확산하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제16항에 있어서, 상기 마스크층은 게이트전극이고,
    상기 방법은 상기 반도체층 및 충전층 상에 게이트절연막을 형성한 후, 상기 게이트절연막 상에 게이트전극을 형성하는 공정을 더 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제1항 또는 제2항에 있어서, 상기 제1영역에 포함되는 불순물과 상기 제2영역에 포함되는 불순물이 다른 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서, 상기 제1영역에 포함되는 불순물이 비소이고, 상기 제2영역에 포함되는 불순물이 인(燐)인 것을 특징으로 하는 반도체장치.
  22. 제1항 또는 제2항에 있어서, 상기 제1영역과 상기 제2영역의 크기가 다른 것을 특징으로 하는 반도체장치.
  23. 제1항 또는 제2항에 있어서, 상기 제2영역은 상기 제1영역보다 작은 것을 특징으로 하는 반도체장치.
  24. 제1항 또는 제2항에 있어서, 상기 제1영역과 상기 제2영역은 불순물농도가 다른 것을 특징으로 하는 반도체장치.
  25. 제1항 또는 제2항에 있어서, 상기 제2영역은 상기 제1영역보다 불순물농도가 높은 것을 특징으로 하는 반도체장치.
  26. 제1항 또는 제2항에 있어서, 상기 제1영역과 상기 제2영역은 독립적으로 형성되어 있는 것을 특징으로 하는 반도체장치.
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003028108A1 (fr) * 2001-09-19 2003-04-03 Kabushiki Kaisha Toshiba Semi-conducteur et procede de fabrication
US7008547B2 (en) * 2002-03-14 2006-03-07 Sarnoff Corporation Solid phase sensors
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP4604444B2 (ja) * 2002-12-24 2011-01-05 トヨタ自動車株式会社 埋設ゲート型半導体装置
JP3634848B2 (ja) * 2003-01-07 2005-03-30 株式会社東芝 電力用半導体素子
US20040164346A1 (en) * 2003-02-20 2004-08-26 Semiconductor Components Industries, Llc. Power switching transistor with low drain to gate capacitance
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2005101334A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4289123B2 (ja) * 2003-10-29 2009-07-01 富士電機デバイステクノロジー株式会社 半導体装置
JP4928947B2 (ja) * 2003-12-19 2012-05-09 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造方法
KR20070029655A (ko) * 2003-12-19 2007-03-14 써드 디멘존 세미컨덕터, 인코포레이티드 넓은 메사를 갖는 수퍼 접합 장치의 제조 방법
JP4699692B2 (ja) * 2003-12-26 2011-06-15 ローム株式会社 半導体装置の製造方法および半導体装置
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
JP5259920B2 (ja) * 2004-08-04 2013-08-07 ローム株式会社 半導体装置およびその製造方法
JP2006140250A (ja) * 2004-11-11 2006-06-01 Toshiba Corp 半導体装置及びその製造方法
US7598586B2 (en) * 2004-12-24 2009-10-06 Rohm Co., Ltd. Semiconductor device and production method therefor
JP2006186145A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法
JP4825424B2 (ja) * 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置
US7482220B2 (en) 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method
US7285823B2 (en) * 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
US7253477B2 (en) * 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7176524B2 (en) * 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
CN101189710B (zh) * 2005-04-22 2011-05-04 艾斯莫斯技术公司 具有氧化物衬里沟槽的超结器件和制造具有氧化物衬里沟槽的超结器件的方法
JP2007012977A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
JP5052025B2 (ja) * 2006-03-29 2012-10-17 株式会社東芝 電力用半導体素子
US7411266B2 (en) * 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
JP5298432B2 (ja) * 2007-01-31 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
US7932536B2 (en) * 2007-03-09 2011-04-26 Diodes Incorporated Power rectifiers and method of making same
JP5767430B2 (ja) * 2007-08-10 2015-08-19 ローム株式会社 半導体装置および半導体装置の製造方法
WO2009039441A1 (en) 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US20090236680A1 (en) * 2008-03-20 2009-09-24 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body and method for its production
US9000550B2 (en) * 2008-09-08 2015-04-07 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US7902075B2 (en) * 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
CN101958283B (zh) * 2009-07-09 2014-07-09 上海华虹宏力半导体制造有限公司 获得交替排列的p型和n型半导体薄层结构的方法及结构
KR101164955B1 (ko) 2009-09-30 2012-07-12 에스케이하이닉스 주식회사 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법
CN104538444B (zh) * 2010-03-05 2018-02-23 万国半导体股份有限公司 带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
KR101790520B1 (ko) * 2012-05-18 2017-10-27 한국전자통신연구원 반도체 소자의 제조 방법
US9558986B2 (en) * 2013-09-18 2017-01-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US20170077292A1 (en) * 2015-09-10 2017-03-16 Kabushiki Kaisha Toyota Jidoshokki Trench-gate semiconductor device and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103052A (ja) * 1997-09-26 1999-04-13 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001111050A (ja) * 1999-10-13 2001-04-20 Toyota Central Res & Dev Lab Inc 縦型半導体装置
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2002118256A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 溝を有する半導体装置およびその製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089118A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated Field-effect semiconductor device
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
JP3291957B2 (ja) 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
FR2737407B1 (fr) * 1995-07-31 1997-09-12 Oreal Utilisation d'acides carboxyliques hydroxyles pour le traitement des matieres keratiniques
KR100194661B1 (ko) * 1995-10-10 1999-07-01 윤종용 전력용 트랜지스터
US6184555B1 (en) * 1996-02-05 2001-02-06 Siemens Aktiengesellschaft Field effect-controlled semiconductor component
DE19604043C2 (de) * 1996-02-05 2001-11-29 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
DE19611045C1 (de) * 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US6172398B1 (en) * 1997-08-11 2001-01-09 Magepower Semiconductor Corp. Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage
US6337499B1 (en) * 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
DE19748523C2 (de) * 1997-11-03 1999-10-07 Siemens Ag Halbleiterbauelement, Verfahren zum Herstellen eines derartigen Halbleiterbauelementes und Verwendung des Verfahrens
US6081009A (en) * 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
JP3799888B2 (ja) 1998-11-12 2006-07-19 富士電機デバイステクノロジー株式会社 超接合半導体素子およびその製造方法
JP4447065B2 (ja) 1999-01-11 2010-04-07 富士電機システムズ株式会社 超接合半導体素子の製造方法
JP4135838B2 (ja) 1999-03-08 2008-08-20 株式会社東芝 半導体装置及びその製造方法
JP3940518B2 (ja) 1999-03-10 2007-07-04 株式会社東芝 高耐圧半導体素子
JP3221489B2 (ja) 1999-03-26 2001-10-22 サンケン電気株式会社 絶縁ゲート型電界効果トランジスタ
JP3507732B2 (ja) 1999-09-30 2004-03-15 株式会社東芝 半導体装置
JP2001127289A (ja) 1999-10-28 2001-05-11 Denso Corp 半導体装置および半導体装置の製造方法
JP3804375B2 (ja) 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム
JP4764974B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置
JP4483001B2 (ja) 2000-02-17 2010-06-16 富士電機システムズ株式会社 半導体素子
JP2001230412A (ja) 2000-02-18 2001-08-24 Toyota Central Res & Dev Lab Inc 縦型半導体装置
JP2001244461A (ja) 2000-02-28 2001-09-07 Toyota Central Res & Dev Lab Inc 縦型半導体装置
JP3636345B2 (ja) 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
JP4240752B2 (ja) 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
US6445037B1 (en) * 2000-09-28 2002-09-03 General Semiconductor, Inc. Trench DMOS transistor having lightly doped source structure
JP4088033B2 (ja) * 2000-11-27 2008-05-21 株式会社東芝 半導体装置
US6521954B1 (en) * 2001-12-21 2003-02-18 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US6858500B2 (en) * 2002-01-16 2005-02-22 Fuji Electric Co., Ltd. Semiconductor device and its manufacturing method
JP2005150522A (ja) * 2003-11-18 2005-06-09 Toshiba Corp 半導体装置及びその製造方法
JP2006140250A (ja) * 2004-11-11 2006-06-01 Toshiba Corp 半導体装置及びその製造方法
JP2006186145A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11103052A (ja) * 1997-09-26 1999-04-13 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001111050A (ja) * 1999-10-13 2001-04-20 Toyota Central Res & Dev Lab Inc 縦型半導体装置
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP2002118256A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 溝を有する半導体装置およびその製造方法

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Publication number Publication date
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