KR100342804B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

P형 웰(2) 상에 게이트 산화막(9)을 통하여 형성되는 게이트 전극(16)과, 이 게이트 전극(16)의 일단부에 인접하도록 형성되는 고농도의 N+형 소스층(12)과, 상기 게이트 전극(16)의 타단부에서부터 이격되어 형성되는 고농도의 N+형 드레인층(12)과, 상기 게이트 전극(16) 하측에 형성되는 P형 바디층(14)과, 상기 게이트 전극(16) 하측에서부터 상기 고농도의 N+형 드레인층(12)에 걸쳐서 적어도 상기 게이트 전극(16) 하측에서는 얕고 또한 드레인층(12) 근방에서는 깊게 형성되는 저농도의 N-형 드레인층(10)을 포함한 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히 예를 들면 액정 구동용 IC 등에 이용되는 고내압 MOS 트랜지스터 기술에 관한 것이다.
이하, 종래의 반도체 장치와 그 제조 방법에 대하여 도면을 참조하면서 설명한다.
여기서, 상기 액정 구동용 IC 등에 이용되는 고내압 소자로서 예를 들면 LD(Lateral Double diffused) MOS 트랜지스터라는 것이 있다. 이 LDMOS 트랜지스터 구조란, 반도체 기판 표면측에 형성한 확산층에 대하여 도전형의 다른 불순물을 확산시켜서, 새로운 확산층을 형성하고, 이들의 확산층의 가로 방향 확산의 차를 실효 채널 길이로서 이용하여 이루어지는 것으로 짧은 채널이 형성됨으로서 저온저항화에 적합한 소자가 된다.
도 7은 종래의 DMOS 트랜지스터를 설명하기 위한 단면도로, 일례로서 N 채널형 DMOS 트랜지스터 구조에 대하여 나타내고 있다. 또한, P 채널형 DMOS 트랜지스터 구조에 대한 설명은 생략하지만, 도전형이 다를 뿐으로, 마찬가지의 구조로 이루어지고 있는 것은 주지한 바와 같다.
도 7에 있어서, 참조 부호 51은 일 도전형, 예를 들면 P형의 반도체 기판이고, 참조 부호 52는 N형 웰에서, 이 N형 웰(52) 내에 P형 바디층(53)이 형성됨과 함께, 이 P형 바디층(53) 내에는 N형 확산층(54)이 형성되며 또한 상기 N형 웰(52) 내에 N형 확산층(55)이 형성되어 있다. 기판 표면에는 게이트 산화막(56)을 통하여 게이트 전극(57)이 형성되고 있으며, 이 게이트 전극(57) 바로 아래의 P형 바디층(53)의 표면 영역에는 채널층(58)이 형성되어 있다.
그리고, 상기 N형 확산층(54)을 소스 확산층, N형 확산층(55)을 드레인 확산층으로 하고, LOCOS 산화막(59) 하의 N형 웰(52)을 드리프트층으로 하고 있다. 또한, 참조 부호 60, 61은 각각 소스 전극, 드레인 전극이고, 참조 부호 62는 P형 바디층(53)의 전위를 취하기 위한 P+형 확산층이고, 참조 부호 63은 층간 절연막이다.
그리고, 그 제조 방법을 간단히 설명하면, 상기 반도체 기판(51) 내에 N형 불순물을 이온 주입하여 확산함으로서, 상기 N형 웰(52)을 형성하고, 상기 기판(51) 상에 게이트 산화막(56)을 형성한 후에 상기 게이트 산화막(56)을 통하여 게이트 전극(57)을 형성한다. 그리고, 해당 게이트 전극(57)을 마스크에 P형 불순물을 이온 주입하여 확산함으로서 상기 P형 바디층(53)을 형성한 후에 상기 N형 확산층(54, 55)을 형성하고 있다.
상술한 바와 같이 DMOS 트랜지스터에서는 N형 웰(52)을 확산 형성함으로서, N형 웰(52) 표면에서의 농도가 높아지며, 이 N형 웰(52) 표면에서의 전류가 흐르기 쉬워짐과 함께, 고 내압화를 도모할 수 있다.
그리고, 이러한 구성의 DMOS 트랜지스터는 표면 완화형(REduced SURface Field, 이하 RESURF라고 칭한다) DMOS라고 불리며, 상기 N형 웰(52)의 드리프트층의 도펀트 농도는 RESURF 조건을 만족하도록 설정되어 있다. 또한, 이러한 기술은 특개평 9-139438호 공보 등에 개시되어 있다.
여기서, 상기 DMOS 트랜지스터 구조에서는 도 7에 도시한 바와 같이 상기 N형 웰(52)은 똑같이 동일 깊이 위치까지 형성되어 있기 때문에, 또 다른 고내압화 및 온 저항의 저감화를 도모하는데 방해가 되고 있었다.
또한, 상기 P형 바디층(53)이 상기 N형 확산층(54) 전체를 감싸도록 형성되어 있기 때문에, 이 부분에서의 접합 용량이 증대한다고 하는 문제도 있었다.
그래서, 본 발명의 반도체 장치는 상기 과제에 감안하여 이루어진 것으로, 예를 들면 P형 웰 상에 게이트 산화막을 통하여 형성되는 게이트 전극과, 이 게이트 전극의 일단부에 인접하도록 형성되는 고농도의 N형 소스층과, 상기 게이트 전극의 타단부에서부터 이격되어 형성되는 고농도의 N형 드레인층과, 상기 게이트 전극 하측으로 형성되는 P형 바디층과, 상기 게이트 전극 하측에서부터 상기 고농도의 N형 드레인층에 걸쳐서, 적어도 상기 게이트 전극 하측에서는 얕고 또한 드레인층 근방에서는 깊게 형성되는 저농도의 N형 드레인층을 포함한 것을 특징으로 한다.
이에 따라, 고내압으로 온 저항이 작은 반도체 장치를 제공할 수 있다. 또한, 본 발명은 그 제조 방법을 제공하는 것을 목적으로 하고, 예를 들면 P형 웰 내에 후속 공정을 거쳐서 저농도의 역도전형층을 형성하기 위해서 2종류의 N형 불순물을 이온 주입한 후에 P형 웰 상이 있는 영역을 선택 산화하여 선택 산화막을 형성한다. 계속해서, 드레인 형성 영역 상의 상기 P형 웰 상에 형성한 레지스트막을 마스크로 하여 소스 형성 영역의 상기 P형 웰에 P형 불순물을 이온 주입한 후에 상기 P형 불순물 및 상기 2 종류의 N형 불순물을 확산시킴으로서, 상기 P형 웰 내의 비교적 얕은 위치에 형성된 제1 N형층과 비교적 깊은 위치에 형성된 제2 N형층으로 이루어지는 저농도의 N형 드레인층을 형성한다. 다음에, P형 웰에 N형 불순물을 이온 주입하여 후속 공정으로 형성하는 게이트 전극의 일단부에 인접하도록 고농도의 N형 소스층을 형성함과 함께, 상기 게이트 전극의 타단부에서부터 이격한 위치에 고농도의 N형 드레인층을 형성한다. 더욱, 상기 P형 웰에 P형 불순물을 이온 주입하여 상기 게이트 전극의 일단부 하측에서부터 상기 N형 소스층에 인접하도록 P형 바디층을 형성한다. 그리고, P형 웰 상에 게이트 산화막을 통하여 게이트 전극을 형성하는 공정을 포함한 것을 특징으로 한다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 5a 및 도 5b는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 각 종 이온의 농도 분포도.
도 7은 종래의 반도체 장치를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : P형 웰
3 : 게이트 산화막
6 A, B : 제1, 2 이온 주입층
8 : 선택 산화막
9 : 게이트 산화막
10 : N형 드레인층
12 : N+ 층
16 : 게이트 전극
이하, 본 발명의 반도체 장치와 그 제조 방법에 따른 일 실시예에 대하여 도면을 참조하면서 설명한다.
도 5a는 본 발명의 고내압 MOS 트랜지스터를 설명하기 위한 단면도로, 일례로서 N 채널형 MOS 트랜지스터 구조에 대하여 나타내고 있다. 또한, P 채널형 MOS 트랜지스터 구조에 대한 설명은 생략하지만, 도전형이 다를 뿐이고, 마찬가지의 구조가 되는 것은 주지한 바와 같다. 또한, 도 5b는 도 5a의 X-X선 방향의 단면도로, 후술하는 게이트 전극(16)의 게이트 폭 방향의 단면도를 나타내고 있다.
도 5a 및 도 5b에서, 참조 부호 1은 일 도전형, 예를 들면 P형의 반도체 기판(P-Sub)이고, 참조 부호 2는 P형 웰(PW)로, 이 P형 웰(2) 상에 게이트 산화막(9)을 통하여 게이트 전극(16)이 형성되어 있다. 또한, 상기 게이트 전극(16)의 일단부에 인접하도록 고농도의 N+형 소스층(N+층, 12)이 형성되고, 게이트 전극(16)의 타단부에서부터 이격한 위치에 고농도의 N+형 드레인층(N+층, 12)이 형성되어 있다. 그리고, 상기 게이트 전극(16) 하측에 상기 N+형 소스층(12)에 인접하도록 P형 바디층(PB층, 14)이 형성되고, 상기 게이트 전극(16) 하측에서부터 고농도의 N+형 드레인층(12)에 걸쳐서, 상기 게이트 전극(16) 하부에서는 얕고(제1 N-층 10A), 또한 N+형 드레인층(12) 근방에서는 깊게(제2 N-층 10B) 형성되는 저농도의 N-형 드레인층(10)이 형성되어 있다(도 3 참조). 이하, 도시한 설명은 생략하지만 층간 절연막을 통하여 상기 N+형 소스·드레인층(12)에 접촉하도록 소스 전극, 드레인 전극이 형성되어 있다. 또한, 참조 부호 17은 상기 P형 바디층(14)의 전위를 취하기 위해서 상기 N형 소스층(12)에 인접하여 형성된 P형 확산층으로, 상기 P형 바디층(14)의 전위는 상기 P형 웰(2)을 통하여 상기 P형 확산층(17)에 연결된다.
본 발명의 특징은 상술한 바와 같이 P형 웰(2) 내에 N-층(저농도의 N형 드레인층, 10)을 형성하고, 이 N-층(10)이 게이트 전극(16)의 하측에서 얕게 형성되고 (제1 N-층, 10A), 드레인층(12) 근방에서 깊게 형성되어 있는 것이다(제2 N-층 10B).
이에 따라, 상기 게이트 전극(16)의 하측에서 얕게 형성된 제1 N-층(10A)은 캐리어 농도가 높기 때문에 온 저항이 작아지며 전류가 흐르기 쉬움과 함께, 드레인층(12) 근방의 제2 N-층(10B)에서 공핍층이 확대하기 쉬워져서 고내압화를 도모할 수 있다(도 6에 도시하는 농도 분포도 참조). 또한, 본 실시예의 N 채널형 MOS 트랜지스터에서는, 대개 30 V 정도의 내압을 가지고 있다.
또한, 상기 P형 바디층(14)이 게이트 전극(16) 하측에만 형성되고, 종래의(도 7에 도시한다) P형 바디층(53)이 고농도의 N형 소스층(54) 전체를 감싸는 구조(도 7 참조)에 비하여, 접합 용량의 저감화가 도모되며 고속화에 유효한 구조이다.
이하, 상술한 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다.
도 1에서 P형 반도체 기판(1) 내에 형성한 P형 웰(2) 상에 패드 산화막(3)을 형성한 후에, P형 웰(2) 내에 레지스트막(4)을 마스크로 하여 후속 공정으로 저농도의 드레인층으로 이루어지는 N-층(10, 도 3 참조)을 형성하기 위한 2 종류의 N형 불순물(예를 들면, 비소 이온과 인 이온)을 이온 주입하여 제1, 제2 이온 주입층(6A, 6B)을 형성한다. 또한, 본 공정에서는 예를 들면 비소 이온을 대개 160 KeV의 가속 전압으로, 3 ×1012 /㎠의 주입량으로 주입하고 인 이온을 대개 50KeV의 가속 전압으로 4 ×1012 /㎠의 주입 조건으로 행한다.
다음에, 도 2에서 상기 기판(1) 상에 형성한 도시되지 않는 실리콘 질화막을 마스크로 하여 상기 기판 표면의 어느 영역을 LOCOS법에 의해 1000 ℃, 4 시간의 열 처리를 행하여 선택 산화하여 대개 730 ㎚ 정도의 막 두께의 선택 산화막(8, 소자 분리막 및 게이트 산화막의 일부를 구성한다)을 형성한다. 또한, 상기 선택 산화막(8) 이외의 기판 표층에 대개 80 ㎚ 정도의 막 두께의 게이트 산화막(9)을 형성한다.
계속해서, 도 3에서 드레인 형성 영역 상의 상기 P형 웰(2) 상에 레지스트막(11)을 형성한 후에, 이 레지스트막(11)을 마스크로 하여 소스 형성 영역의 상기 P형 웰(2) 표층에 P형 불순물(예를 들면, 붕소 이온)을 이온 주입하고, 상기 붕소 이온과 함께 상기 비소 이온과 인 이온을 확산시킴으로서, 상기 P형 웰(2) 내의 비교적 표층에 제1 N-층(10A)이 형성되며, 비교적 깊은 위치에 제2 N-층(10B)이 형성되어 이루어지는 저농도의 N-형 드레인층(10)이 형성된다.
본 공정에서는 예를 들면, 붕소 이온을 대개 80 KeV의 가속 전압으로, 8 ×1012 /㎠의 주입량으로 주입한 후에, 대개 1100 ℃에서 2 시간 열 확산 처리를 실시하고 있다.
이에 따라, 3 종의 이온(붕소 이온, 비소 이온 및 인 이온)의 확산 계수의 차이로부터, 상술한 바와 같은 깊이가 다른 상기 N-형 드레인층(10)을 형성하고 있다.
즉, 상술한 바와 같이 상기 P형 웰(2) 표층에 주입해 둔 비소 이온과 인 이온의 확산 계수의 차로부터 상기 비소 이온이 상기 P형 웰(2) 내부에 확산되어 비교적 표층에 제1 N-층(10A)을 형성하고, 또한 상기 인 이온이 상기 P형 웰(2) 내부에 확산되어 비교적 깊은 위치에 제2 N-층(10B)을 형성한다. 그리고, 소스 형성 영역의 상기 제2 N-층(10B)을 형성하는 인 이온이 상기 붕소 이온으로 상쇄되고, 이 소스 형성 영역의 제2 N-층(10B)을 소멸시키고 있다(도 3에 도시한 바와 같이 소스 형성 영역에서 기판 표층이 얕은 위치에 제1 N-층(10A)이 형성된다).
여기서, 도 6은 전술한 비소 이온(실선으로 나타낸다)과 인 이온(점선으로 나타낸다)과 붕소 이온(일점 쇄선으로 나타낸다)이 각각 확산되었을 때의 불순물 농도 분포를 나타낸 도면으로, 도면에서부터 알 수 있듯이 기판의 인 이온에 의한 n형 불 순물 농도 분포는 붕소 이온에 의한 p형 불순물 농도 분포로 중합하여 상쇄되게 된다.
이와 같이 본 발명에서는 저농도의 N형 드레인층(N-층, 10)을 형성할 때 확산 계수가 다른 비소 이온과 인 이온을 이용하고, 또한 소정 영역(소스 형성 영역)에 상기 인 이온이 확산되어 소스 형성 영역측의 기판 깊이로 형성될 것인 제2 N-층(10B)을, 상기 인 이온의 확산 계수와 거의 같은 정도나 그 이상의 확산 계수를 갖는 붕소 이온을 확산시킴으로서 상쇄하여, 이 소스 형성 영역측에는 기판 표층에 형성된 제1 N-층(10A)만이 남도록 하고, 온 저항의 저감화가 도모되는 반도체 장치를 비교적 간단한 제조 공정에서 제공할 수 있다.
또한, 이 상쇄용 붕소 이온의 작용(도 5a에서 점선으로 나타낸 영역에 붕소 이온이 존재하는 것)에 의해, 드레인층(N-층, 10B)의 공핍층의 확대를 억제할 수있다.
또한, 도 4에서 레지스트막을 마스크로 하여 N형 불순물을 이온 주입하여 N +층[이하, 고농도의 N형 소스·드레인층(12)이라고 칭한다)을 형성한다. 즉, 우선 도시되지 않는 레지스트막으로 고농도의 N형 소스·드레인층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 대개 80 KeV의 가속 전압으로, 2 ×1015 /㎠의 주입 조건으로 이온 주입하여 고농도의 N형 소스·드레인층(12)을 형성한다.
다음에, 레지스트막(13)을 마스크로 하여 상기 N-층(10A)을 관통하도록 P형 불순물을 이온 주입함으로서, 상기 N형 소스층(12)에 인접하도록 P형 바디층(14)을 형성한다. 즉, 우선 레지스트막(13)으로 P형 바디층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에 예를 들면 2불화 붕소 이온을 대개 120 KeV의 가속 전압으로, 3 ×1012 /㎠의 주입 조건으로 이온 주입하여 P형 바디층(14)을 형성한다.
계속해서, 도 5a 및 도 5b에서 전면에 대개 100 ㎚ 정도의 폴리실리콘막을 형성하고, 이 폴리실리콘막에 POCl3를 열 확산원으로 하여 기상으로부터 열 확산하여 도전(N형)화한 후에 이 폴리실리콘막 상에 대개 100 ㎚ 정도의 텅스텐 실리사이드(WSix)막 또 대개(게이트 전극 패터닝용 마스크가 된다) 150 ㎚ 정도의 SiO2막을 적층하고, 도시되지 않는 레지스트막을 이용하여 패터닝하여 각 MOS 트랜지스터용 게이트 전극(16)을 형성한다. 또한, 참조 부호 17은 상기 P형 바디층(14)의 전위를 취하기 위해서 상기 N형 소스층(12)에 인접하는 위치에 형성되는 P형 확산층에서, 도시되지 않는 레지스트막을 마스크로 하여 예를 들면, 2불화 붕소 이온을 대개 60 KeV의 가속 전압으로, 4 ×1015 /㎠의 주입량으로 주입하여 형성하고 있다.
이하, 도시한 설명은 생략하지만, 전면에 TEOS막 및 BPSG막 등으로 이루어지는 대개 600㎚ 정도의 층간 절연막을 형성한 후에, 상기 고농도의 N형 소스·드레인층(12)에 접촉하는 금속 배선층을 형성함으로서, 상기 N 채널형 MOS 트랜지스터가 완성된다. 또한, 설명은 생략하지만, 마찬가지로 하여 P 채널형 MOS 트랜지스터도 형성된다.
이상 설명한 바와 같이 본 발명 구조에서는 게이트 전극(16) 하에만 P형 바디층(14) 혹은 N형 바디층(도시하지 않음)이 형성되어 있기 때문에, 종래(도 7에 도시한다) 구조와 같이 P형 바디층(53)으로 고농도의 소스층(54)을 감싸는 것에 비하여 접합 용량의 저감화가 도모되어 고속 동작이 가능해진다.
또, 상기 구조에서는 P형 바디층(14) 혹은 N형 바디층을 이온 주입으로 형성하고 있기 때문에, 종래와 같은 확산 형성한 것에 비하여 미세화가 가능해진다.
또한, 상기 제조 방법에 따르면 상기 저농도의 N형 드레인층(10)을 형성할 때, 확산 계수가 다른 2종류의 N형 불순물과, 그 중의 1종류의 N형 불순물의 확산 계수와 거의 같은 정도나 그 이상의 확산 계수를 갖는 1종류의 P형 불순물과의 확산 계수의 차를 이용하여 형성하고 있기 때문에 제조 공정이 간편하다.
또한, 드리프트 영역으로 이루어지는 저농도층이 적어도 게이트 전극 하에서는 얕고 또한 드레인 영역 근방에서는 깊게 형성됨으로서, 고내압화 및 온 저항의저감화를 도모할 수 있다.
또한, 본 발명에서는 P형 바디층 혹은 N형 바디층을 게이트 전극 하에만 형성하였기 때문에, 종래 구조와 같이 P형 바디층 혹은 N형 바디층에서 고농도의 소스층을 감싸는 것에 비하여 접합 용량의 저감화를 도모할 수 있다.
또한, 저농도의 드레인층을 구성하는 얕은 층(제1 N-층)을 형성할 때 주입하는 상쇄용 불순물 이온의 작용에 의해 상기 드레인층의 공핍층의 넓이를 억제할 수 있다.
또한, 게이트 전극 형성 후의 고온의 열 처리가 불필요해지기 때문에 미세화 프로세스와의 혼재도 가능해진다.
본 발명에 따르면, 드리프트 영역으로 이루어지는 저농도층이 적어도 게이트 전극 하에서는 얕고 또한 드레인층 근방에서는 깊게 형성됨으로서, 고내압화 및 온 저항의 저감화를 도모할 수 있다.
또한, 상기 드리프트 영역을 형성할 때 동일 도전형으로, 또한 확산 계수가 다른 적어도 2종류의 불순물과, 이 적어도 1 종류 이상의 불순물의 확산 계수와 거의 같은 정도나 그 이상의 확산 계수를 갖는 적어도 1 종류 이상의 역도전형의 불순물과의 확산 계수의 차를 이용하여 형성하고 있기 때문에 제조 공정이 간편해진다.
또한, 본 발명에서는 P형 바디층 혹은 N형 바디층을 게이트 전극 하에만 형성하였기 때문에, 종래 구성과 같이 P형 바디층 혹은 N형 바디층에서 고농도의 소스층을 감싸는 것에 비하여 접합 용량의 저감화를 도모할 수 있다.
또한, 저농도의 드레인층을 구성하는 얕은 층(제1 N-층)을 형성할 때 주입하는 상쇄용 불순물 이온의 작용에 의해 상기 드레인층의 공핍층의 확대를 억제할 수 있다.

Claims (12)

  1. 일 도전형의 반도체층에 형성되는 고농도의 역도전형 소스·드레인층과, 상기 소스·드레인층 간에 위치하는 채널층 상에 형성되는 게이트 전극과, 상기 소스층 근방에 형성되는 일 도전형의 바디층과, 상기 채널층 및 드레인층 간에 형성되는 저농도의 역도전형 드레인층을 포함하는 반도체 장치에 있어서,
    상기 저농도의 역도전형 드레인층이 적어도 상기 게이트 전극 하에서는 얕고, 또한 상기 드레인층 근방에서는 깊게 형성되고, 상기 일 도전형의 바디층이 상기 게이트 전극 하에만 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 일 도전형의 반도체층 상에 게이트 산화막을 통하여 형성되는 게이트 전극과,
    상기 게이트 전극의 일단부에 인접하도록 형성되는 고농도의 역도전형 소스층과,
    상기 게이트 전극의 타단부에서부터 이격되어 형성되는 고농도의 역도전형 드레인층과,
    상기 게이트 전극 하측의 상기 역도전형 소스층과 상기 역도전형 드레인 층간에 형성되는 일 도전형의 바디층과,
    상기 게이트 전극 하측에서부터 상기 고농도의 역도전형 드레인층에 걸쳐서, 적어도 상기 게이트 전극 하에서는 얕고 또한 드레인층 근방에서는 깊게 형성되는저농도의 역도전형 드레인층을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 바디층은 상기 게이트 전극폭과 거의 같은 정도인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 바디층은 이온 주입에 의해서 형성된 불순물 영역인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 저농도의 역도전형 드레인층은, 인 이온을 붕소 이온으로 상쇄함으로써 형성된 저농도 불순물 영역인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 저농도의 역도전형 드레인층은, 인 이온을 붕소 이온으로 상쇄함으로써 형성된 저농도 불순물 영역이며, 상기 고농도의 역도전형 드레인층은 주로 비소를 포함하는 불순물 영역인 것을 특징으로 하는 반도체 장치.
  7. 일 도전형의 반도체층에 형성되는 고농도의 역도전형 소스·드레인층과, 상기 소스·드레인 층간에 위치하는 채널층 상에 형성되는 게이트 전극과, 상기 소스층 근방에 형성되는 일 도전형의 바디층과, 상기 채널층 및 드레인 층간에 형성되는 저농도의 역도전형 드레인층을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 게이트 전극의 형성에 앞서서,
    상기 반도체층에 일 도전형 불순물 이온을 주입하여 상기 게이트 전극의 일단부 하측에서부터 상기 역도전형 소스층에 인접하도록 일 도전형의 바디층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 일 도전형의 반도체층 내에 후속 공정을 거쳐서 저농도의 역도전형층을 형성하기 위해서 확산 계수가 다른 2 종류의 역도전형 불순물 이온을 주입하는 공정과,
    상기 반도체층 상의 어느 영역을 선택 산화하여 선택 산화막을 형성하는 공정과,
    드레인 형성 영역 상의 상기 반도체층 상에 형성한 마스크를 통하여 소스 형성 영역의 상기 반도체층에 일 도전형 불순물 이온을 주입하고, 상기 일 도전형 불순물 이온을 상기 2종류의 역도전형 불순물 이온와 함께 확산시킴으로써, 상기 반도체층 내의 비교적 깊은 위치 및 비교적 표층의 각각에 저농도의 역도전형층을 형성하는 공정과,
    상기 반도체층에 역도전형 불순물 이온을 주입하여 후속 공정에서 형성하는 게이트 전극의 일단부에 인접하도록 고농도의 역도전형 소스층을 형성함과 함께 상기 게이트 전극의 타단부로부터 이격된 위치에 고농도의 역도전형 드레인층을 형성하는 공정과,
    상기 반도체층에 일 도전형 불순물 이온을 주입하여 상기 게이트 전극의 일단부 하측에서부터 상기 역도전형 소스층에 인접하도록 일도전형의 바디층을 형성하는 공정과,
    상기 반도체층 상에 게이트 산화막을 통하여 게이트 전극을 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 저농도의 역도전형 드레인층이 확산 계수가 다른 2종류의 역도전형 불순물과, 이 2종류의 역도전형 불순물 중, 1 종류의 역도전형 불순물의 확산 계수와 거의 같은 정도나 그 이상의 확산 계수를 포함하는 일 도전형 불순물과의 확산 계수의 차를 이용하여 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 2종류의 역도전형 불순물은 인 및 비소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 2종류의 역도전형 불순물은 인 및 비소이고, 상기 일 도전형 불순물은 붕소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 반도체층 내에 일 도전형 불순물 이온을 주입하여 보디 영역을 형성하는 공정은 이온 주입에 의한 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
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