CN104854698A - 具有低变化晶体管***电路的dram型器件以及相关方法 - Google Patents

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Abstract

一种动态随机存取存储器(DRAM)包括：至少一个DRAM单元阵列，该DRAM单元阵列包括多个DRAM单元，每个DRAM单元包括存储电容器和存取晶体管；体偏置控制电路，配置为由偏置电源电压生成体偏置电压，该体偏置电压与该DRAM的电源电压不同；以及多个***电路，其形成在同一个衬底内作为至少一个DRAM阵列，该***电路包括深度耗尽沟道(DDC)晶体管，该DDC晶体管具有被耦接以接收体偏置电压的本体，每个DDC晶体管具有第一导电类型的屏蔽区，所述屏蔽区形成在基本上未掺杂的沟道区下方。

Description

具有低变化晶体管***电路的DRAM型器件以及相关方法
技术领域
本发明大致涉及存储电路和方法，特别涉及包括动态随机存取存储器(DRAM)型单元的存储电路和操作这种存储电路的方法。
背景技术
随着集成电路(IC)工艺技术的尺寸缩小，控制晶体管参数的变化变得越来越困难。由于这种随机变化，随着工艺技术尺寸缩小，阈值电压的变化成为晶体管设计的限制因素。这是因为无法使电压类似地按比例缩小。特别地，相邻金属氧化物半导体场效应晶体管(MOSFET)之间的阈值电压的变化对动态随机存取存储器(DRAM)型器件的面积和性能特征具有显著影响。例如，典型DRAM感测放大器中的交叉耦接p沟道MOS(PMOS)和/或n沟道MOS(NMOS)之间的阈值电压的变化可导致位线的数据信号电压升高以补偿这些变化。其他DRAM***电路也受阈值电压变化的影响。
减少变化、改善性能以及减小整体功率要求的的一种途径依赖于晶体管的选择性体偏置控制。然而，为了确保DRAM器件中最佳的体偏置操作，需要考虑诸多因素。应用任一特定的体偏置通常而言是不合适的，这是因为不同的电路受益于不同的偏置，这可能随着操作模式的改变而改变。例如，一些电路受益于较高的性能，泄露相对而言不是很重要(例如对于感测放大器而言)，而对于其他器件而言泄露却是非常重要的(例如，对于数据缓冲器而言)。此外，一些电路对反向体偏置晶体管产生的噪音极度敏感。例如，众所周知，电荷泵产生的偏置会对延时线性能产生负面影响，产生的噪音会造成大幅度抖动。在某种程度上这是由于所需的反向体偏置(RBB)电压通常超过该器件的供电电平(即电源干线)。在这个限制范围左右工作是十分困难的，因为根据相关工业标准严禁增加其他电源，而且不管怎样，由于额外的管脚和电源，添加额外的电源无疑会大幅度增大所需的电路布局面积和材料费用。此外，由于在IC上电后电荷泵不能立即供应RBB电压(很明显，它们需要首先将足够的电荷泵送到所需的电源干线中)，因而在上电和上电复位期间，使用RBB的器件可能存在过度的晶体管泄露。
附图说明
图1A是示出可以包括在实施例中的深度耗尽沟道(DDC)晶体管的侧剖面图。
图1B是示出可以包括在实施例中的DDC晶体管的制造方法的流程图。
图2A是根据一实施例的动态随机存取存储器(DRAM)的框图。
图2B是根据一实施例的DRAM的布局图。
图3A是根据一实施例的DRAM的制造方法的流程图。
图3B是根据一实施例的DRAM的侧剖面图。
图4是根据一实施例的DRAM集成电路的一部分的示意方框图。
图5是根据一实施例的感测放大器的示意图。
图6A和图6B是时序图，该时序图示出通过具有低阈值电压(Vt)变化晶体管(例如DDC晶体管)以及具有较高Vt变化晶体管(如常规MOSFET)的感测放大器获得的响应。
图6C是示出感测放大器如何随着电力供应降低而失败的时序图。
图7是曲线图，示出了和具有较高Vt变化晶体管(如常规MOSFET)的感测放大器相比，具有低阈值电压(Vt)变化晶体管(如DDC晶体管)的感测放大器的最低感测放大器电源电压。
图8是曲线图，示出了具有低阈值电压(Vt)变化晶体管(如DDC晶体管)的感测放大器是如何比具有较高Vt变化晶体管(如常规MOSFET)的感测放大器能适应更多位线的示意图。
图9是根据又一实施例示出的DRAM的框图。
图10是可以包括在实施例中的一体偏置控制电路的框图。
图11是可以包括在实施例中的另一体偏置控制电路的框图。
图12A是根据又一实施例的DRAM的框图。
图12B是根据一实施例的DDC晶体管的动态体偏置操作的时序图。
图13是根据另一实施例的DRAM的框图。
图14是根据一实施例的数字延时线电路的框图。
图15是根据一实施例的数字延时线的体偏置粗调范围和微调范围的示意图。
图16是根据另一实施例的数字延时线的体偏置粗调范围和微调范围的示意图。
图17是根据一实施例的粗调延时电路的可调延时级的示意图。
图18是可以包括在实施例中的一体偏置驱动电路的示意方框图。
图19示出的是双倍数据速率(DDR)DRAM的采样时钟的时序图。
图20是根据一实施例的DDR采样时钟产生电路的示意方框图。
图21是根据一实施例的微调延时线电路的示意方框图。
图22A和图22B是针对如图21所示电路的可编程延时响应的示意图。
图23是DRAM集成电路的一部分的替代实施例的示意图。
图24是在多阈值电压器件的背景下体偏置使用方法的实施例的波形图。
图25是在多阈值电压器件的背景下体偏置使用方法的实施例的波形图。
具体实施方式
下面将结合多个附图对本发明各实施例进行描述。这些附图仅出于示意性目的对本发明各实施例进行描述，并不用以限制本发明。从以下描述中本领域技术人员将会容易地认识到，在不脱离本文所述实施例的原则的情况下可采用本文所阐明的结构和方法的各实施例。
在一些实施例中，可采用在沟道下形成有高掺杂屏蔽区的晶体管，可将偏置电压施加在该屏蔽区。实施例还可包括与改进的动态随机存取存储器(DRAM)相关的电路和方法，其中一个或多个DRAM***电路采用的是具有增强的体系数的晶体管。实施例还可包括与改进的DRAM相关的电路和方法，该DRAM得以改进是由于使用了阈值电压变化降低并且具有能够锁定期望的阈值电压以获得针对DRAM***电路中所用的匹配晶体管对的增强匹配的能力的晶体管。实施例还可包括根据增强体系数晶体管的偏置来控制时序的DRAM计时电路(例如，延时线、延时锁定环路(DLL)和锁相环路(PLL))。实施例还可包括用于低泄露加电复位操作的DRAM阱偏置电路。
图1A所示的是可包括在实施例中的深度耗尽沟道(DDC)晶体管100的实施例，该晶体管100具有增强体系数以及以更高的精度设置阈值电压(Vt)的能力。该DDC晶体管100可包括栅极102、源极104、漏极106和位于基本上未掺杂的沟道110之上的栅极介电部128。轻掺杂源漏扩展(SDE)132分别放置为临近源极104和临近漏极106，且彼此朝对方扩展，设置晶体管沟道的长度。
在图1A中，该DDC晶体管100显示为具有由N型掺杂材料制成的源极104和漏极106的N沟道晶体管，其形成在一衬底上，例如提供形成在衬底116上的P阱114的P型掺杂硅衬底。此外，图1A中所示的N沟道DDC晶体管包括由P型掺杂材料制成的高掺杂屏蔽区112以及由P型掺杂材料制成的阈值电压设置区111。然而，应当理解的是，通过对掺杂材料进行适当更改，可以形成P沟道DDC晶体管。
仍然参见图1A，DDC晶体管100包括栅叠层108，栅叠层108包括栅绝缘部(也称作栅极介电部)128以及栅极102，其中栅极可由一层或多层形成。侧壁130可形成在栅叠层108的侧面。在具体实施例中，这样的侧壁在源极104和漏极106的形成过程中可用作掩模。
根据一些实施例，DDC晶体管100施加有体偏置，该体偏置不同于施加于源极104上的体偏置。体偏置可以是反向体偏置(RBB)或正向体偏置(FBB)。在N沟道DDC晶体管的情况下，RBB可以比电源电压更负，而FBB可以比电源电压更正。在P沟道DDC晶体管的情况下，RBB可以比电源电压更大，而FBB可以比电源电压更小。在所示的具体实施例中，可包括体接头(body tap)126，其形成为具有与肼相同的导电类型(图中所示阱的导电类型为P型)，以使得能够施加体偏置。在图1A所示的特定布置中，体偏置源122(Vbs)施加一电压，该电压使得FBB 124通过该体接头126而得以施加。通过操作屏蔽区112，这类体偏置的效应相比于常规晶体管得到了增强。
图1B是示出根据本文描述的各实施例形成具有增强体系数和降低了的σVt(阈值变化)的DDC晶体管的一般方法的流程图150。在图1B中示出的处理旨在进行概括和宽泛的描述，在下文中阐述详细的实施例和示例。在下文中进一步详细说明和描述流程图中的每个框以及于图1B中示出的与每个框相关的各种替代方式。
步骤152示出了阱的形成过程，根据不同实施例其包括一个或多个不同的工艺步骤。阱形成步骤152可包括形成屏蔽区112的步骤，形成阈值电压设置区111(如果存在的话)的步骤，以及形成该基本上未掺杂的沟道110的步骤。如步骤153所述，阱形成步骤152可在浅沟道隔离(STI)形成步骤154之前或之后。
阱形成步骤152可包括，通过将掺杂剂注入到P阱114而形成屏蔽区112，接着是磊晶层(EPI)预清洗处理，在磊晶层预清洗处理之后是覆盖层或选择性EPI沉积。图1B中说明了执行这些步骤的各种替代方案。根据一个实施例，阱形成步骤152可以包括束线注入Ge/B(N)和As(P)，接着是EPI预清洗处理，再接着是非选择性覆盖层EPI沉积，如152A所示。
可选地，阱形成步骤152可包括等离子注入B(N)和As(P)，接着是EPI预清洗，然后是非选择性(覆盖层)EPI沉积，如152B所示。可选地，阱形成步骤152可以包括固态源扩散B(N)、As(P)，接着是EPI预清洗，再接着是非选择性(覆盖层)EPI沉积，如152C所示。作为又一种可选方式，阱形成步骤152可以还包括阱注入，接着是选择性原位掺杂B(N)和P(P)的EPI，如152D所示。如以下进一步描述的，阱的形成可考虑配置有各种器件，包括DDC晶体管、传统晶体管、高VT晶体管、低VT晶体管、σVT得到改进的晶体管以及标准或传统σVT晶体管。本文描述的实施例考虑了具有不同肼结构且依据不同参数的公共衬底上配置的多个器件中的任一器件。
在步骤152中，硼(B)、铟(I)或其他P型材料可用于P型注入，而砷(As)、锑(Sb)或磷(P)以及其他N型材料可用于N型注入。在某些实施例中，屏蔽区112可具有的掺杂浓度约在5×1018到1×1020掺杂剂原子/cm3范围之间，而选定的掺杂浓度取决于期望的阈值电压以及其他期望的晶体管特性。锗(Ge)、碳(C)或其他掺杂剂抗迁移层可被并入到该屏蔽区以减少掺杂剂向上迁移。该掺杂剂抗迁移层可通过离子注入、原位掺杂外延生长或其他处理而形成。在某些实施例中，掺杂剂抗迁移层还可被并入以减少掺杂剂向下迁移。
在DDC晶体管的某些实施例中，阈值电压设置区111位于屏蔽区112之上。该阈值电压设置区111可邻近于屏蔽区，可并入到屏蔽区内，也可垂直偏移屏蔽区。在某些实施例中，该阈值电压设置区111可通过δ掺杂(deltadoping)、受控原位沉积或原子层沉积来形成。在可选实施例中，该阈值电压设置区111可通过掺杂材料从屏蔽区112受控地向外扩散进入未掺杂外延层来形成，或在形成未掺杂外延层之前通过形成屏蔽区112后对衬底进行单独的注入来形成。对晶体管阈值电压的设置是通过适当选择阈值电压设置区111的掺杂浓度和厚度并使得该阈值电压设置区111与栅极介电部128保持分离(使得基本上未掺杂的沟道层直接与栅极介电部128相邻)而实现的。在某些实施例中，该阈值电压设置区111具有的掺杂浓度约在1×1018掺杂剂原子/cm3到1×1019掺杂剂原子/cm3范围之间。在可选实施例中，该阈值电压设置区111具有的掺杂浓度大约小于屏蔽区112中掺杂剂浓度的一半。
在某些实施例中，沟道的最后一层通过覆盖层或选择性EPI沉积(如152A-D中所示的替代方案)而形成在屏蔽区112和阈值电压设置区111之上，形成了厚度匹配于器件技术规格的基本上未掺杂的沟道区110。一般来说，基本上未掺杂的沟道区110的厚度范围约在5nm-25nm之间，具体选定的厚度取决于期望的晶体管阈值电压。优选地，覆盖层EPI沉积步骤是在形成屏蔽区112之后执行的，该阈值电压设置区111是通过掺杂剂从屏蔽区112受控地向外扩散进入EPI覆盖层的部分中来形成的，如下文所述。可根据需要来采用C、Ge等的掺杂剂抗迁移层以防止掺杂剂从该阈值电压设置区111迁移进基本上未掺杂的沟道区110，或者防止掺杂剂从屏蔽区112迁移进该阈值电压设置区111。
除使用掺杂剂抗迁移层之外，还可采用其他技术来减少掺杂剂从屏蔽区112和阈值电压设置区111向上迁移，包括但不限于低温处理、选择或替换低迁移掺杂剂(如锑或铟)、低温退火或快速退火以减少填隙掺杂剂迁移，或者采用可以减少掺杂剂原子运动的其他技术。
如上所述，基本上未掺杂的沟道区110位于该阈值电压设置区111之上。优选地，基本上未掺杂的沟道区110临近或接近栅极介电部128的部分的掺杂浓度小于5×1017掺杂剂原子/cm3。在一些实施例中，基本上未掺杂的沟道区110的掺杂浓度被限定为大约小于屏蔽区112中掺杂浓度的十分之一。在其他实施例中，取决于期望的晶体管特性，基本上未掺杂的沟道区110可以含有一些掺杂剂(或者采用很小剂量的晕环注入(halo implant))，从而使得临近或接近栅极介电部128的部分的掺杂浓度掺杂剂浓度提高为超过5×1017掺杂剂原子/cm3。优选地，基本上未掺杂的沟道区110通过避免使用大剂量的晕环注入或其他沟道注入而保持在基本上未掺杂的状态。
参见图1B，STI的形成154可在阱的形成152之前或之后执行，可以包括低温沟道牺牲氧化(TSOX)内衬，该内衬可在低于900℃的温度下形成，如154A所示。在覆盖层或EPI沉积步骤之后形成STI结构的实施例中，采用了保持在低热预算内的工艺，能够减少掺杂剂从先前形成的屏蔽区112和阈值电压设置区111中迁移出去。
如步骤156(图1B)所示，栅叠层108可以以多种不同方式、由不同材料形成或构筑在基本上未掺杂的沟道区110之上，并且可以具有不同的功函数。一种选择是多晶硅/氧氮化硅(多晶硅/SiON)栅叠层156A。另一种选择是先栅极工艺156B，包括SiON/金属/多晶硅和/或SiON/多晶硅，接着是高介电常数(高K)/金属栅极。另一种选择是后栅极工艺156C，包括高K/金属栅叠层，其中该栅叠层可以采用“先高K-后金属栅极”流程或和“后高K-后金属栅极”流程来形成。还有另一种选择是金属栅极156D，包括取决于器件构造的可调范围的功函数。优选地，NMOS和/或PMOS的金属栅极材料被选择为靠近中间禁带，以充分利用该DDC晶体管。然而，也可采用传统金属栅极功函数带隙设置。在一个方案中，作为一种针对给定器件获得期望的功函数的方式，金属栅极材料可以在NMOS和PMOS对之间切换。
栅叠层可以以多种不同方式形成或构筑在基本上未掺杂的沟道区110之上，由不同材料(包括多晶硅和金属)制成，以形成所谓的“高K金属栅极”。金属栅极工艺流程可以是“先栅极工艺”或“后栅极工艺”。形成栅叠层之后，可以形成源极/漏极部分。通常，对扩展部分进行注入，接着是形成附加间隙部，然后注入，或者可选地，对深源极/漏极区进行选择性外延淀积。
在步骤158中，对源极/漏极端(source/drain tips)进行注入。端部的尺寸可根据需要而变化，在某种程度上取决于是否应用栅极间隙部(SPCR)。在一个实施例中，未形成源极/漏极端，而且也没有源极/漏极端注入(如步骤158A所示)。
在步骤160中，源极104和漏极106可优选地采用传统工艺和材料来形成，如离子注入(160A)和原位掺杂外延淀积(160B)。可选择地，如步骤160C所示，PMOS或NMOS选择性EPI层可形成在源极区和漏极区作为应变沟道的性能增强部。源极104和漏极106还可包括凸起的和/或凹进去的源极/漏极，不对称地掺杂的源极/漏极，相反掺杂的源极/漏极，或晶体结构被修改的源极/漏极，或根据LDD(轻掺杂漏极)技术对源/漏扩展区进行注入掺杂，条件是针对任何退火步骤的热预算在需要保持屏蔽区112和阈值电压设置区111基本上非激活的界限内。
在步骤162中，金属栅极按照后栅极工艺而形成(162A)。或者，也可采用先栅极工艺来形成金属栅极。
再一次参见图1A，沟道110与源极104和漏极106接触，并在二者之间延伸，且支持移动电荷载流子在源极和漏极之间移动。在运行时，当栅极电压(VG1)118以预定水平施加在DDC晶体管100上时，形成在基本上未掺杂的沟道110中的耗尽区可延伸至屏蔽区112，这是由于沟道耗尽深度是来自掺杂的沟道晶格中掺杂剂的积分电荷的函数，并且基本上未掺杂的沟道110具有很少的掺杂剂。如果屏蔽区112是按照规范制作而成的，其能够有效地钳制(pin)该耗尽区以定义耗尽区的宽度。
应当理解的是，屏蔽区112的位置、掺杂浓度和厚度在设计该DDC晶体管的过程中是非常重要的因素。在某些实施例中，屏蔽区位于源漏结的底部上方。当导通该晶体管时，为了掺杂该屏蔽区使得其最高掺杂浓度可定义耗尽宽度的边缘，优先采用的方法有δ掺杂、广泛的掺杂剂注入或原位掺杂，这是由于该屏蔽区112应当具有有限厚度以使该屏蔽区112能够充分屏蔽其下方的肼，同时避免产生用于过度结泄露的通道。当晶体管配置有这样的屏蔽区时，晶体管同时可以具有良好的阈值电压匹配、高输出电阻、低结泄露以及良好的短沟道效应，而且由于其具有强的体效应，晶体管仍然有独立可控的本体。此外，通过按照规定设置阈值电压设置区111和/或屏蔽区112的位置、厚度和掺杂浓度且同时减少了阈值电压的变化，可以容易地实现具有不同阈值电压的多个DDC晶体管。在一个实施例中，屏蔽区放置为能使得该屏蔽区的顶面位于栅极下方大约Lg/1.5到Lg/5的距离(其中Lg表示栅极长度)处。在一个实施例中，阈值电压设置区具有的掺杂浓度约为屏蔽区掺杂浓度的1/10。在某些实施例中，阈值电压设置区是很薄的，从而使得该阈值电压设置区和屏蔽区的组合位于栅极下方大约Lg/1.5到Lg/5的距离范围内。
采用位于屏蔽区112之上、基本上未掺杂的沟道110之下的阈值电压设置区111来修改阈值电压是用来调节阈值电压的常规阈值电压注入法的一种替代技术。需要注意的是，要阻止掺杂剂迁移到基本上未掺杂的沟道110内，在大多数应用场合，建议采用低温退火以及防迁移材料(如碳或锗)。在2010年9月30日提交、对应申请序列号为12/895,785、2011年4月7日公开的公开号为2011/0079861A1的美国专利公开中可找到关于形成该阈值电压设置区111和DDC晶体管的更多信息，该专利公开的全部内容通过引用合并于此。
修改阈值电压的另一种技术取决于具有适当功函数的栅极材料的选择。栅极102可由常规材料形成，优选包括但不限于：金属、金属合金、金属氮化物和金属硅化物，及其层压材料和复合材料。在某些实施例中，栅极102还可由多晶硅形成，包括：比如，高度掺杂的多晶硅和多晶硅-锗合金。金属或金属合金可包括含有铝、钛、钽的金属合金，或这些金属的氮化物，包括含钛化合物(如氮化钛)。形成该栅极102的方法可包括：硅化方法、化学汽相淀积法和物理汽相淀积法，比如但不限于)：蒸发法和溅镀法。通常，该栅极102的总厚度在大约1纳米到大约500纳米的范围之间。在某些实施例中，可以选用功函数在带边沿和中间禁带范围之间的金属。正如于2010年12月3日提交、对应申请号为12/960,266、于2013年10月29日公布的专利号为8,569,128的美国专利(该公开的全部内容通过引用合并于此)中所讨论的那样，这类金属栅极简化了PMOS和NMOS栅极金属之间的交换(swapping)，减少了掩模步骤以及芯片或其他裸片上的支持多晶体管类型的***所需的不同金属类型。
应用于屏蔽区112的偏置是用于修改DDC 100的阈值电压的另一种技术。该屏蔽区112设置该晶体管的体效应，并且考虑了比常规FET技术更高的体效应。例如，可以形成该DDC晶体管的屏蔽区112的体接头126，以便进一步控制阈值电压。施加的偏置可以是反向偏置或正向偏置，可使阈值电压产生显著变化。偏置可以是静态偏置或动态偏置，既可应用于隔离晶体管，又可应用于具有共享阱的晶体管组。偏置既可以是静态偏置以将阈值电压设置在固定设定点，又可以是动态偏置以调节晶体管工作条件或要求方面的变化。在2012年9月25日公布的专利号为8,273,617的美国专利中公开了各种适用的偏置技术，该公开的全部内容通过引用合并于此。
有利的是，与常规MOS晶体管相比，根据上述实施例、结构和工艺形成的DDC晶体管由于分散或随机掺杂剂变化引起的失配减少了。在某些实施例中，变化减少是由于采用了一些结构，如屏蔽区、可选阈值电压设置区以及外延生长沟道区。在某些可选实施例中，通过在创建晶体管隔离结构前对横跨多个DDC晶体管的屏蔽层进行注入，并且将沟道层形成为在创建晶体管外延结构前生长的覆盖外延层，可以减少DDC晶体管之间的失配。在某些实施例中，屏蔽区在侧向平面(lateral plane)具有大体上均匀的掺杂剂浓度。DDC晶体管可采用具有如下热预算的半导体工艺来形成，即，该热预算在管理沟道中掺杂剂扩散性的同时考虑了合理的吞吐量。在以下专利中公开了适合于在DDC晶体管中应用的晶体管结构和制造的另一些例子：Scott E.Thompson等人的于2012年9月25日公布、名称为“电子器件和***及其制造和使用方法”的专利号为8,273,617的美国专利；于2010年12月17日提交、对应美国专利申请序列号为12/971,88、名称为“低功率半导体晶体管结构及其制造方法”、并且在2013年9月10日发布的专利号为8,530,286的美国专利；以及于2010年12月17日提交、对应美国专利申请序列号为12/971,955、名称为“具有阈值电压设置凹口的晶体管及其制造方法”、并且在2011年12月22日公开的公开号为2011/0309447A1的美国专利；以上各个专利的内容通过引用合并于此。
与采用常规MOSFET来实现这些***电路的DRAM相比，采用DDC晶体管来实现一个或多个DRAM***电路的DRAM的实施例具有增强的性能特征。产生增强的性能特征的一些原因有：(1)DDC晶体管的阈值电压变化较低，即较低的σVT，和/或(2)DDC晶体管具有较高的Ieff和较高的体系数。因此，采用DDC晶体管的DRAM感测放大器能够：(1)为DRAM感测放大器提供降低的电源电压VINT，电源电压的降低是由DDC晶体管较低的σVT而使得设计裕度减少而导致的；和/或(2)为DRAM感测放大器以及其他***电路提供降低的功耗，功耗的降低是由电源电压降低所导致的。
图2A是根据实施例的DRAM200的框图，其中该DRAM200包括一个或多个利用DDC晶体管来实施的***电路。该DRAM200包括DRAM阵列205，该DRAM阵列205具有用于存储数据的DRAM单元。该DRAM200还包括用于访问存储在DRAM阵列205中的数据的DRAM***电路。在所示的具体实施例中，这类DRAM***电路可以包括：地址输入缓冲器207的行列地址锁存器(210/209)、行列多路复用器/解码器(215/211)、感测放大器212以及数据输入/输出缓冲器213。
通常，DRAM可使用多路寻址，其中行地址部分和列地址部分由相同的地址线(address pin)A[0]..A[i]在不同时间接收。在一具体实施例中，响应于行地址选通(RAS*)的下降沿，在DRAM地址线A[0]至A[i]上呈现的地址值可以提供给行地址锁存器。响应于列地址选通(CAS*)的下降沿，DRAM地址线A[0]至A[i]上呈现的地址值可提供给列地址锁存器。通常，首先激活RAS*信号以将行地址部分锁存在行地址锁存器210中。在行地址部分被锁存之后，激活CAS*信号以将列地址部分锁存在列地址锁存器209中。
参见图2A，应用行地址部分能使得从DRAM阵列205取回完整的行。通常，通过行地址访问储存在行中的数据值以将数据值沿着位线向下传播到感测放大器212以及该感测放大器212输出稳定需要花费预定的时间。该列地址部分可配置列解码器/多路复用器211来从由感测放大器感测到的行数据值中选择对应于该DRAM地址(即，行地址部分和列地址部分的结合)的数据。选择的数据可由DRAM输入/输出缓冲器213来驱动到输出管脚上。通常，在感测放大器输出得到稳定后，列地址多路复用器选择待被驱动到输出管脚上的数据。
应当理解的是，任一***电路(即，DRAM阵列205外面的电路)均可以包括DDC晶体管。
虽然图2A所示的是具有多路寻址配置的DRAM，然而替代实施例也可以包括其他接口，包括具有非多路复用地址输入的“伪SRAM”接口。此外，根据实施例的DRAM可以包括背景刷新操作和由输入信号引发的刷新操作。
图2B是根据一实施例的DRAM200'的布局图。该DRAM可以包括在水平方向和竖直方向延伸的多个DRAM单元的阵列(其中一个阵列用205'来表示)。通常，该DRAM阵列205'可由在第一方向的感测放大器和列多路复用器(212'和211')的条带隔离开(例如，这些感测放大器和列多路复用器沿着如图2B所示的竖直条带)。该DRAM阵列205'可由在第二方向的条带隔离开，其包括行解码器(215’)(例如，行解码器沿着图2B所示的水平条带形成。)
图3A是根据一实施例示出的DRAM的一般方法的流程图300。流程图300所示的是根据本文描述的各实施例DRAM的***电路可使用具有增强的体系数和降低了的σVt的DDC晶体管的布置。该流程图300提供了形成DDC晶体管、用作DRAM单元存取晶体管的凹沟道阵列晶体管(RCAT)以及位于同一硅衬底上的DRAM单元电容器的方法。
在步骤305中，阱可通过注入来形成，根据不同实施例其包括一个或多个不同的工艺步骤。阱的形成步骤305可包括形成屏蔽区112的步骤以及形成可选的阈值电压设置区111的步骤。在步骤310中，执行覆盖层或可选的外延淀积来形成基本上未掺杂的沟道区110。形成屏蔽区112、阈值电压设置区111和未掺杂的沟道区110的步骤可以根据参照图1A和图1B提供的相应步骤的描述来执行。
在步骤315中，使用低温STI工艺来形成浅沟道隔离(STI)区。该低温STI步骤与STI形成步骤154(见图1B)相似。该STI区可电气隔离局部形成的DDC晶体管的有源区以及待形成的RCAT器件。在步骤320中，执行凹沟道刻蚀以选择性地衬底中待形成RCAT器件的区域形成凹陷沟道。
在步骤325中，在衬底的选择区域上形成一多晶硅层，作为DDC晶体管和RCAT器件的形成栅叠层的一部分。DDC晶体管栅叠层可以以多种不同方式由不同材料来形成，并且可以具有不同的功函数，参见步骤156(见图1B)中所述。替代方案可包括：多晶硅/SiON栅叠层(如图1B中步骤156A所示)；先栅极工艺，其包括SiON/金属/多晶硅和/或SiON/多晶硅，接着是高K/金属栅极(如图1B中步骤156B所示)；后栅极工艺，其包括高K/金属栅叠层，其中该栅叠层可以采用“先高K-后金属栅极”流程或“后高K-后金属栅极”流程来形成(如图1B中步骤156C所示)；或金属栅极，其包括取决于器件构造的可调范围的功函数(如图1B中步骤156D所示)。
在步骤330中，形成DDC晶体管和RCAT器件的源极区和漏极区。形成DDC晶体管的源极区和漏极区可以根据步骤160(见图1B)中的描述来执行。可选地，源极/漏极端注入可以在源极区和漏极区形成之前来执行，如步骤326所示。
在步骤335中，硅化区可以形成在步骤325中形成的多晶硅栅极层上方。在步骤340中，金属栅极可按照后栅极工艺形成。步骤335和步骤340是可选步骤，可分别针对硅化工艺或后栅极工艺执行这两个步骤之一或二者。
在步骤345中，形成了金属-0层。在步骤350中，形成了电容器接触以接触待形成的金属-绝缘体-金属(MiM)电容器的多个板之一。在步骤355中，形成了MiM电容器。完成步骤355之后，接着就可执行步骤360：形成金属-0/金属-1接触，以及步骤365：形成金属-1层。可选地，如果要在金属-1层上面形成附加金属层，还可形成额外的接触和金属层。
图3B是根据一实施例的集成电路370的剖视图，该集成电路370具有在一公共半导体衬底上的DDC晶体管区372和DRAM核心区374。即使该集成电路370示出了具有RCAT器件的DRAM核心，在该DRAM核心的替代实施例中也可以采用其他器件类型。该集成电路370可采用上面参照图3A所述的工艺来制造。该DRAM核心区374和该DDC晶体管区372形成在同一半导体衬底376之上，且由STI区380彼此电气隔离。基本上未掺杂的外延层382跨越RCAT器件区374和该DDC晶体管区372而延伸。通常，如上所述，在DDC晶体管301的屏蔽区384形成之后，形成外延层382，作为覆盖外延层。此外，如上所述，可选的阈值电压设置区(未示出)也可形成在所述屏蔽区384之上。RCAT器件包括介电层386以及栅极填充材料388，该介电层386沉积在凹陷沟道内。栅极填充材料可以为任意适用材料，包括金属或多晶硅。在一个实施例中，RCAT器件是通过以下步骤形成的：在凹陷沟道的侧壁上沉积顺应性(conformal)高K介电层，然后用具有预定功函数的栅极金属来填充该凹陷沟道。DDC晶体管的栅叠层390可以是任何适用材料，包括多晶硅和金属。所示的两个RCAT器件通过形成接触392来连接至各DRAM单元的DRAM电容器394。两个RCAT器件还通过形成接触396来连接至接触/位线。像常规实现一样，该DRAM核心器件栅也可以是凹入式的，以限制耦合电容。
在一些实施例中，按照DRAM器件的要求，可以将相同的体偏置施加至公共的NMOS体区376，以满足保持时间的规定并且将DDC器件阈值电压从基础值提升。此外或者可选地，这类体偏置电压可调节DDC晶体管以在不同的目标Vt下工作。采用如上所述的技术可以将DDC器件的阈值电压调整为目标Vt，以上所述技术包括以下任一技术：屏蔽区和/或阈值电压设置区的位置和掺杂浓度，基本上未掺杂的沟道区的厚度，锁定器件的功函数，以及将反向体偏置施加至晶体管。
这样，DRAM集成电路的一个或多个***电路包括DDC晶体管。
已经描述了具有***电路(该***电路具有DDC晶体管)的DRAM集成电路，现在将对具体***电路的配置进行描述。
首先参见图4，在该框图中示出了根据一实施例的集成电路，并用通用附图标记400来指示该集成电路。集成电路400是可以包括多个DRAM单元阵列的DRAM，该DRAM单元阵列包括以多行和多列形式布置的DRAM单元。然而，为了便于讨论，只说明和讨论两个DRAM阵列405和410以及用来执行读写操作的相关联的***电路415。写入操作将数据存储在选定的DRAM单元中，读取操作则访问存储在选定DRAM单元中的数据。
每个DRAM阵列(例如405和410)包括以多行和多列形式布置的多个DRAM单元。通常，每个存储单元包括一个存取晶体管和一个电容器。该存取晶体管的一个端子连接到该DRAM阵列的位线，而该存取晶体管的另一个端子连接到其电容器的一个端子。该存取晶体管的栅极端子连接到该DRAM阵列的字线。这样，该存取晶体管就充当一个将它所在单元的电容器连接到该DRAM阵列的位线的开关，其中，当该单元的字线激活时，该开关导通；当该单元的字线未激活时，该开关截止。
该电容器的第二端子连接到一电压源，该电压源通常供应大小为Vdd/2的电压。存储在该电容器中的电荷代表存储在该DRAM单元中的数据，即逻辑高或逻辑低。存储逻辑“1”可以对应于该电容器两端的电压Vdd/2(或大约是Vdd/2)，而存储逻辑“0”则可以对应于该电容器两端的电压-Vdd/2(或大约是-Vdd/2)。在替代实施例中，该电容器可连接到一电压源(电压大小为Vss)或接地，存储逻辑“1”或“0”分别对应于存储该电容器两端的电压Vdd(或大约是Vdd)或Vss(或大约是Vss)。
当连接到该DRAM阵列的一特定DRAM单元的字线被激活以选定该DRAM单元时，该选定的DRAM单元中的存取晶体管将该单元中的电容器连接到位线。该选定的DRAM单元可被访问以读取存储在该单元中的数据或将数据写入到该单元。从该选定的DRAM单元中读取数据涉及到使用感测放大器来检测存储在该选定的DRAM单元中的电压电平(即，存储在该DRAM单元的电容器中的电荷)是否对应于逻辑“1”或逻辑“0”。
DRAM可设计为具有一对对应于每个DRAM单元的互补位线。参见图4，感测放大器420可连接在一对互补位线429(D0)和430(D0*)之间，该互补位线是真正的互补位线，分别对应于DRAM单元405-0(在阵列405中)和DRAM单元405-1(在阵列405中)。两个DRAM阵列405和410中的一个通过至SELa和SELb的信号可选择性地连接到该感测放大器420，SELa和SELb分别连接到晶体管425-0/1和晶体管425-2/3。例如，当SELa驱动为高而SELb驱动为低时，晶体管425-0/1在导通状态下运行以将阵列405中的DRAM单元连接到该感测放大器420，而晶体管425-2/3则在非导通状态下运行以将阵列410中的DRAM单元与该感测放大器420隔离。相反，当SELb驱动至高电平而SELa驱动至低电平时，晶体管425-2/3在导电状态下运行以将阵列410中的DRAM单元连接到该感测放大器420，而晶体管425-0/1则在非导通状态下运行以将阵列405中的DRAM单元与该感测放大器420隔离。
当DRAM单元405-0被选择以进行读取操作时，通过随着在该字线被选择在该单元的存储电容器和位线的电容之间进行电荷共享、然后感测互补位线429(D0)和430(D0*)之间的差分电压，感测放大器420确定该单元中存储的数据值。通常，在进行电荷共享操作之前，将平衡电路(如435-0/1)连接在该互补位线之间以将该互补位线上的电荷平衡在(或近似于)Vdd/2(在这种情况下指定为Veq)。平衡电路435-0包括第一晶体管440-a和第二晶体管440-b。响应于控制信号EQa，使得晶体管440-a/b处于导通状态，以将平衡电压Veq施加于位线D0/D0*。在所示的实施例中，平衡电路435-0还可包括第三晶体管440-c，该第三晶体管440-c被配置为在该平衡控制信号EQa的控制下使得两个互补位线短路。因此，当该控制信号EQa被驱动为高时，平衡电路435-0将位线429(D0)连接至位线430(D0*)，有效地使得这两根互补位线短路，并将该互补位线连接至平衡电压Veq。平衡电路435-1具有相应的晶体管445-a、445-b和445-c，这三个晶体管都连接至平衡控制信号EQb。当该控制信号EQb被驱动至逻辑高电压电平时，平衡电路440-0将位线D1连接至位线D1*，有效地使得这两根互补位线短路，并将这些互补位线连接至平衡电压Veq。通常，该平衡电压Veq被设置为Vdd/2或近似于Vdd/2。平衡电路435-0和平衡电路435-1分别用于在DRAM阵列405和DRAM阵列410被访问时平衡这些互补位线。
当位线没有被访问时，DRAM的平衡信号(如EQa和EQb)通常维持在“接通”状态，然后在开始对位线执行访问操作时被驱动到低电压电平。在该平衡操作之后，就激活了对应于待被访问的选定DRAM单元(的字线。一旦允许有足够的时间在位单元存储电容器和位线之间充分进行电荷共享，则使得感测放大器能够将位线从小差分状态(由电荷共享所致)驱动到同一方向上的全电压(Vdd和Vss)电平。例如，参见图4，在激活字线W0之后，当感测放大器420检测到互补位线429(D0)和430(D0*)之间的差分电压时，在该对互补输入/输出线I/O和I/O*上输出信号，该信号表示存储在选定DRAM单元电容器中的电荷。特别地，在感测放大器已经完成对差分电压的感测之后，列选择信号CSEL被施加到晶体管426-0和晶体管426-1以将互补位线429(D0)和430(D0*)连接至各自的互补输入/输出线(通过列选择晶体管425-0/1)。
图5示出了感测放大器500的实施例，该感测放大器500类似于图4所示的感测放大器420。该感测放大器500包括P型部505和N型部510，该P型部和N型部协同工作以检测互补节点SAINT和SAINT*(连接至互补位线)之间的差分电压，并根据连接至位线之一的选定DRAM单元的电容器中存储的电荷来将节点驱动至Vdd和Vss(或朝向Vdd和Vss驱动)。该N型部510包括交叉耦接的NMOS晶体管525和530，该NMOS晶体管525和530将节点(SAINT或SAINT*)驱动至Vss(或朝向Vss驱动)，该节点(SAINT或SAINT*)具有两根互补位线D0和D0*的较低电压。该P型部505可包括交叉耦接的PMOS晶体管515和520，该PMOS晶体管515和520将具有较高电压的位线驱动至Vdd(或朝向Vdd驱动)。N型部公共节点NLAT*连接至两个交叉耦接的NMOS晶体管525和530的源极。P型区公共节点ACT连接至两个交叉耦接的PMOS晶体管515和520的源极。
在运行中，最初，在平衡信号解除激活状态之后并在字线激活之前，感测放大器的内部节点SAINT和SAINT*的电压最初为(或大约为)Vdd/2(由平衡所致)，NLAT*和ACT也被平衡为Vdd/2。因此，N型部510内的n沟道晶体管处于非导通状态(由于其栅源电势Vgs为零)，且P型部505内的p沟道晶体管也处于非导通状态(由于其Vgs为零的缘故)。在字线激活之后，在节点SAINT和节点SAINT*之间会产生信号电压。根据存储在被访问的DRAM单元中的电荷，这两个节点之一的电压被驱动至高于或低于Vdd/2的电平。例如，如果逻辑“1”存储在选定的DRAM单元中，则节点SAINT可升高至超过Vdd/2的电压；如果逻辑“0”存储在该选定的DRAM单元中，节点SAINT可跌落至低于Vdd/2的电压。
通过将节点NLAT*处的电压朝向Vss驱动并将节点ACT处的电压朝向Vdd驱动，可以激活(即，激发)N型部510和P型部505并开始感测操作。当节点NLAT*和互补节点SAINT和SAINT*之间的电压接近于NMOS晶体管525和530的阈值电压时，栅极连接至具有较高电压的位线的NMOS晶体管开始导通，从而开始对其相应节点(SAINT或SAINT*)放电并使得位线朝向节点NLAT*处的电压放电。当节点NLAT*的电压达到Vss时，具有较低电压的位线也开始放电至Vss。在这一时间间隔期间，另一NMOS晶体管不导通，这是由于其栅极端连接至具有较低电压的节点(SAINT或SAINT*)，而该节点正在朝向Vss放电之故。
通过将节点ACT的电压朝向Vdd驱动可以激活P型部505。在一些实施例中，此时一个节点(SAINT或SAINT*)的电压正被N型部510朝向Vss驱动。栅极连接至具有较低电压的节点的PMOS晶体管515或520被驱动至导通状态。因此，具有较高电压的位线朝向节点ACT上的电压充电，最终随着节点ACT上的电压达到Vdd而达到Vdd。
在感测操作期间，节点SAINT和节点SAINT*保持连接至其各自的位线。此外，选定DRAM单元的存取晶体管保持在导通状态。因此，根据其先前存储的数据，DRAM单元的电容器朝向Vdd充电或朝向Vss放电。即，DRAM单元的数据值被刷新了。
在一些实施例中，N型部510和P型部505可以同时激活。
然而，在替代实施例中，该N型部和P型部可以顺序激活的，其中通过将节点NLAT*朝向Vss驱动而首先激活N型部510。通过将节点ACT朝向Vdd驱动之后不久，P型部505被激活。
根据各实施例，相对于使用常规MOSFET的器件而言，DRAM感测放大器(包括图4或图5中所示的那些感测放大器)可以使用具有增强性能特征的DDC晶体管。通常，一个DRAM感测放大器可连接至多个DRAM单元。
这会导致在感测操作期间位线上出现低电压电平摆动。这是由于当选定DRAM单元连接至位线时该位线的大电容性负载降低了该位线上的电压电平摆动的幅度。因此，DRAM感测放大器被设计位准确感测与其连接的位线的下降电压差。
通常，由于感测放大器中的晶体管存在阈值电压变化，因而位线高电压电平(VBLH)(在该电平下会感测到高逻辑值)通常设置有一些裕度以应对由阈值失配而引起的可能误差。需注意的是，该失配可被模型化为节点SAINT和节点SAINT*之间叠加的误差电压。
另一方面，根据各实施例，DRAM感测放大器可使用类似尺寸的DDC晶体管来感测选定的DRAM单元。在这类实施例中，由于阈值电压变化较小，位线的误差电压会降低。因此，与常规感测放大器相比，实施例提供的感测放大器能够在更低的VBLH电平下工作。较低的VBLH电平会减少感测时间，从而降低功耗和/或加快存取速度。
如前所述，DRAM单元读取操作能刷新该单元中存在的数据。由于DRAM单元电容器会有电荷泄漏，因此需要周期性地对存储在DRAM单元中数据进行刷新，以恢复该DRAM单元的存储级别。从数据存储于DRAM单元的时刻到该数据由于电荷泄露即将被损坏的时刻之间经过的时间被称为该DRAM的数据保留时间。数据保留时间越长，DRAM单元需要刷新的频率就越低。针对DRAM的每次刷新操作都是需要消耗功率的。因此，数据保留时间越长，刷新DRAM所需的功率消耗越低。在存储于DRAM中的数据没有被访问时，降低刷新功耗对于待机模式下的DRAM特别有利，这是由于刷新功耗占待机模式下的DRAM功耗的很大比例。因此，降低刷新功耗对于低功率应用(如手机或移动产品)而言是非常有利的，在低功率应用中，DRAM功耗的很大部分是刷新功耗。
根据各实施例，实施DDC晶体管的DRAM感测放大器可延长DRAM的刷新间隔，这是由于DDC晶体管的阈值电压变化降低能够提供灵敏度得到增强的感测放大器(即，能准确感测到处于VBLH的位线电压的感测放大器，该VBLH低于常规感测放大器)。该感测放大器中所用的DDC晶体管的阈值电压变化降低能够相应延长DRAM的刷新时间间隔。这会降低集成电路的功率要求或者提高给定功率下的性能(这是由于刷新操作是DRAM的重要功率因数)，且能增强性能，并且有更多的时间来执行读/写操作而非刷新操作。根据各实施例，VBLH降低的感测放大器能有利地减少常规DRAM架构上DRAM中的面积。根据实施例，采用DDC晶体管的DRAM感测放大器可以通过布线(即，位线)连接至多个DRAM单元(与具有常规晶体管的感测放大器相比)，这是由于这些感测放大器能在较低的VBLH下工作。因此，使用数量减少的感测放大器就能实施DRAM，从而减少了面积。此外或者可选地，由于DDC晶体管的阈值电压变化减少，感测放大器中匹配晶体管的尺寸也可以减小。就同一制程节点而言，与采用类似尺寸的常规晶体管来制造的DRAM相比，这能额外减少使用感测放大器(该感测放大器采用DDC晶体管来实施)的DRAM的面积。
图6A示出存在阈值电压变化的情况下，当阈值电压变化(以σVT或晶体管匹配系数AVT来衡量)在预定范围内使得感测放大器读取操作不会失败时感测放大器内部节点处的电压波形。该电压波形图是通过对采用DDCNMOS和DDC PMOS晶体管的感测放大器执行蒙特卡罗模拟(Monte Carlosimulations)而获得的。如果感测放大器读取到的值与连接至该感测放大器的DRAM单元中存储的数据值相反，或者该感测放大器在预定的目标时间间隔内未能将位线放大到全电压值，则确定感测放大器读取操作失败。
图6A中的电压波形图显示了执行4096次蒙特卡罗模拟而获得的结果，其中，在时间t1开始执行写入操作，将感测放大器的内部节点SAINT驱动至高电压电平(对应于逻辑值“1”)，且将该感测放大器的另一相反的(即，互补的)内部节点SAINT*驱动至低电压电平。执行写入操作期间，字线被激活，因此，连接至节点SAINT的DRAM单元电容器被充电至高电压电平，即，逻辑值“1”被写入到对应于被激活字线的DRAM单元。
在时间t2，通过首先执行平衡操作而开始执行读取操作。在平衡操作期间，以图5为例，该感测放大器的内部节点SAINT和SAINT*都被驱动至中间电平(即Vdd/2)，并且，通过将节点ACT和NLAT*朝向该该中间电平驱动可以禁用该感测操作。将该感测放大器耦接至对应DRAM单元的字线在该时间段期间尚未激活，故该感测放大器是与位线和DRAM单元隔离。
在时间t3，通过激活字线而开始执行感测操作。激活字线将DRAM单元电容器连接至位线并在该DRAM单元电容器和位线之间进行电荷共享，以根据存储的数据值在位线对之间产生电压差(即，位线开始“分离”)。该电压是在感测放大器的节点SAINT或SAINT*处反映出来的。
在时间t4，感测放大器可以激活，驱动该位线在分离方向分离开。因此，位线对可被驱动至感测放大器的相反的驱动极限(即，Vdd和Vss)(或朝向Vdd和Vss驱动)。
图6B所示的是在存在阈值电压变化的情况下(比如，采用常规晶体管出现的阈值电压变化)，感测放大器内部节点处的电压波形图。由于存在这样的阈值电压变化，感测放大器读取操作可能开始失败。该电压波形图是通过针对图6A中的相同感测放大器执行蒙特卡罗模拟而获得的，除了较高的σVT值(和AVT)之外。图6B所示的电压波形图显示了执行4096次蒙特卡罗模拟而获得的结果，其中，在时间t1、t2、t3和t4执行的操作与在图6A中相应的时间执行的操作是一样的。如在图6B中标有“错误方向”661的响应所述，在存在高阈值电压变化的情况下，由于感测放大器的内部节点SAINT和SAINT*在错误的方向上被驱动并且该感测放大器读取的值与在DRAM单元中存储的数据值相反，因而感测放大器的读取操作开始失败。
图6C所示的是在存在阈值电压变化的情况下，当电源电压Vdd降低时感测放大器内部节点处的电压波形图。该电压波形图是通过对图6A中相同的感测放大器执行蒙特卡罗模拟而获得的，其中，执行读写操作的顺序与在图6A所描述的操作执行顺序相似，该操作由如下操作组成：写入操作，将逻辑值“1”电平写入到DRAM单元；随后执行的读取操作，该操作感测存储在该DRAM单元中的数据；接着执行写入操作，将逻辑值“0”电平写入到该DRAM单元；以及随后执行读取操作，该操作感测存储在该DRAM单元中的数据。随着Vdd值降低，继续交替执行这些写/读操作。顶部波形图显示了一个感测放大器节点(例如，节点SAINT)，而另一波形图显示了相对的感测放大器节点(例如，节点SAINT*)。该顶部波形图显示了“通过”区2和“失败”区665。“通过”区663表示正确感测处存储数据值的感测放大器操作。“失败”区665表示感测放大器操作失败的区域，节点(SAINT和SAINT*)将值切换到与存储在DRAM单元中的值相反。底部波形图显示了Vdd是如何降低的669。
从图6C可以理解，随着阈值电压变化增大，“失败”区665将在较高Vdd处开始。因此，与常规晶体管相比，包括具有低阈值电压变化的DDC晶体管可以使感测放大器在更低的电源电压下工作。
图7所示的是感测放大器的模拟结果，反映了图6C所示感测放大器电路最低电源电压(VDDmin)和晶体管尺寸(器件宽度)之间的关系。图7包括三组结果：“基线AVT”(771)对应于带有具有常规AVT的晶体管的感测放大器；“DDC(67％)”(773)对应于带有AVT是基线AVT的67％的晶体管的感测放大器；以及“DDC(50％)”(775)对应于带有AVT是基线AVT的50％的晶体管的感测放大器。图7所示的VDDmin的值是通过执行与参照图6C描述的相似蒙特卡罗模拟而获得的。图7表明，较低的AVT可导致VDDmin降低至少25％或更多(与基线相比)。此外，图7示出了基于DDC的感测放大器是如何在DRAM集成电路的预期标准下的VDDmin值的范围内(例如，DDR4SDRAM标准下是1.05V)正常工作的。
如前所述，感测放大器中包括DDC晶体管能使同一个感测放大器在比常规DRAM承担更大的负载电容(即，更长位线)。这种能力详见图8所示。
图8示出了类似于图7中的模拟结果，是关于VDDmin值和晶体管尺寸的关系图，包括“基线AVT”(871)和“DDC(50％AVT)”(875)波形图。应当理解的是，这些结果对应于驱动第一位线电容的感测放大器。然而，图8还包括“DDC(50％AVT)2X BL”波形图，对应于驱动的位线电容是“DDC(50％AVT)”875结果中的位线电容两倍的感测放大器。图8所示的VDDmin值是通过执行蒙特卡罗模拟(类似于图6C和图7中所述的蒙特卡罗模拟)而得到的。从这些曲线图可观察到，采用50％较低AVT晶体管的感测放大器能准确感测到连接至大量DRAM单元的位线的电压电平，正如具有两倍电容的位线的VDDmin曲线图所表示的那样。通常，AVT每降低10％，感测放大器就能准确感测到连接至多出来的5-20％个DRAM单元的位线的电压电平，即，位线长度增加了5-20％。
在其他实施例中，如图9所示，根据各实施例的DRAM电路包括***电路中DDC晶体管的体偏置。
图9所示的是DRAM 900，具有全局正电荷泵961和全局负电荷泵975，该DRAM 900可将体偏置电压施加到DRAM阵列905和***电路915。DRAM阵列905可以包括多个连接至字线(其中一个用WL来表示)的DRAM存储单元(其中一个用905-0来表示)以及字线低电压调整器967。字线低电压调整器967能接收来自全局负电荷泵975的低电荷泵电压VPmpLO，并调节该VPmpLO然后将调节过的低电压提供给字线驱动器965。
***电路915可以包括：多个字线驱动器(其中一个用965来表示)、电平位移器(一个用963来表示)、解码器968、***高电压调节器971、***低电压调节器973和***电路977。字线驱动器965可驱动字线(WL)来访问存储单元905-0。电平位移器963可将来自解码器968的一选定信号偏移并将一驱动信号提供给字线驱动器965。解码器968可以是根据地址信息(即，访问或刷新操作)来选定一待驱动的字线的字线解码器。***高电压调节器971可以接收来自全局正电荷泵961的电压VPmpHI，并调节这样的电压以将体偏置电压提供给***电路915中的p沟道器件，其中这种p沟道器件可以是DDC晶体管。类似地，***低电压调节器973可以接收来自全局负电荷泵975的电压VPmpLO，并调节这样的电压以将体偏置电压提供给***电路915中的n沟道器件，其中这种n沟道器件可以是DDC晶体管。应当理解的是，这种电压调节可以包括对体偏置电平的静态和/或动态控制。***电路977可以是DRAM集成电路的任一***电路。
可选地，DRAM 900可以包括字线高电压调节器979和/或存取晶体管体偏置调节器981。字线高电压调节器979能接收来自全局正电荷泵961的高电荷泵电压VPmpHI，并调节该VPmpHI然后将调节过的高电压提供给字线驱动器965。存取晶体管体偏置调节器981能接收来自全局负电荷泵975的低电荷泵电压VPmpLO，并调节该VPmpLO以将体偏置电压提供给DRAM阵列905的存储单元905-0中的存取晶体管。
在图9中的实施例中，DRAM 900可包括阵列体偏置电压和字线(WL)电压，二者都是从相同的电荷泵电压派生得到的。特别地，全局正电荷泵961能产生偏置电源电压VPmPHI，字线高电压调整器979能利用VPmPHI来产生高字线电压，而***高电压调节器971能利用VPmPHI来为***电路977中的DDC p沟道器件产生p沟道体偏置电压。在其他实施例中，电荷泵电压(例如，VPmpHI和VPmpLO)可用来为DRAM阵列905中各种其他电路和外设(包括存在于外设和局部存在于阵列中的解码器)产生体偏置电压。VPmpHI可以是外部提供的，可以是框的外部，也可以是集成电路裸片的外部。
在图9中的实施例中，DRAM电路能支持针对低泄露的反向体偏置，这对于满足许多产品的功率要求方面是至关重要的。然而，由于DRAM已经针对高WL电压(通常，高WL电压超过了单个电源干线，例如，根据DDR3或类似标准，DRAM的工作电压2V vs.VDD＝1.2V)而使用了正电荷泵，因此，希望不要再添加更多电荷泵了。由于需要更改DDC晶体管性能的体偏置比许多常规晶体管的体偏置更加适中(例如，超过电源干线大约0到0.6V之间的量级)，用于产生高WL电压的同一个电荷泵也可用来以合理的效率产生PMOS反向体偏置。
相应地，如图9所示，全局正电荷泵961可用作为字线驱动器965提供高驱动电压的源，并且同时为***高电压调节器971提供电源电压，以获得p沟道体偏置电压(VBBP)。
虽然包括DDC晶体管体偏置电路的实施例可提供离散施加的体偏置，例如测试状态下的体偏置，然而也可以根据操作模式包括对DRAM体偏置进行动态控制。例如，在对DRAM集成电路加电期间，最初电荷泵可能并未充分发挥功能，或不产生足够的电荷泵电压。根据各实施例，来源于标准操作期间电荷泵电压的体偏置电压可在初始加电期间被钳制在电源供电电平(即，电源干线)。一旦电荷泵操作稳定之后，这样的体偏置电压就可连接至电荷泵输出。在具体实施例中，这样的操作能确保在加电期间阱不会被正向偏压。
图10是根据一实施例示出的p沟道晶体管的体偏置控制电路1071的示意方框图。这样的电路可以用作(或包括在)***高电压调节电路，如图9中示为971的电路。体偏置控制电路1071可以包括局部体偏置电路1081和崩溃电路1089。局部体偏置电路1081可以是连接至基准线1083上的基准电压(Vref)、全局电源线1085上的全局电荷泵电压(Vglobal)(在一些实施例中，其可以对应于VPmpHI)以及体偏置线1087上p沟道体偏置电压(VBBP)的调节器电路。运行过程中，局部体偏置电路1081可使用Vglobal作为电压源基于Vref而建立VBBP的值。
基准线1083上承载的基准电压(Vref)可以提供给一个区域的晶体管，也可提供给DRAM***电路的多个区域的晶体管。如上所述，基准电压(Vref)可以为p沟道器件建立体偏置电压VBBP。在所示的具体实施例中，基准电压Vref可以低于全局体偏置电压Vglobal。
崩溃电路1089可确保在加电时p沟道器件的体偏置连接至供电线路1093上的电源供电电平VDD。信号Coll_EN可以使能崩溃电路1089。因此，在加电初期，信号Coll_EN可以是有效的，将VBBP(1087)连接至VDD(1093)。
一旦电荷泵电路能够提供稳定的电压，Coll_EN可以失效，从而允许通过局部体偏置电路1081建立体偏置电压VBBP。
图11所示的是根据另一实施例的p沟道晶体管的体偏置控制电路1171。图11中所示的电路可以是图10所示电路的一个非常具体的实施方式。类似的部分用相同的附图标记指代，只是首位数字是11而不是10。
在图11中，局部体偏置电路1081可以是低压差稳压器(LDO)型电路，可以包括放大器1138和偏置器件1136。放大器1138可以具有：连接为用来接收基准电压(Vref)的(-)输入，连接为用来接收产生的体偏置电压VBBP(即，反馈值)的(+)输入，以及用来驱动偏置器件1136的输出。偏置器件1136可以是p沟道晶体管，其源极和本体被连接为接收全局体偏置电压(Vglobal)，其栅极耦接至放大器1138的输出，其漏极连接为用来提供体偏置线1187上的体偏置电压VBBP(即，该漏极连接至一个或多个阱或含有p沟道晶体管的其他有源区)。全局体偏置电压(Vglobal)可提供在全局体偏置网络1183上，该全局体偏置网络1183可以为多个不同的块提供这样一个值。在具体实施例中，偏置器件1136可以是高电压晶体管(即，被设计为比IC器件的其他晶体管能承受更高电压电平的晶体管，比如，较厚的栅极绝缘体)。
根据Vref和VBBP之间的差，放大器1138可驱动偏置器件1136相对于Vglobal升高或降低VBBP。特别地，当VBBP降低至低于Vref，放大器1138将增加偏置器件1136的导电率，直到VBBP达到预期的电平。
崩溃电路1189可以包括崩溃器件1140。崩溃器件1140可响应于信号Coll_EN将VBBP驱动至电源供电电平VDD。正常运行期间，电源供电电平(VDD)可以低于VBBP。
为了避免通过器件1136的大电流消耗(冲突状态)，当Coll_EN激活时，可以禁止激活体偏置控制电路。
应当理解的是，苏日安上述实施例示出了p沟道偏置电路，然而替换实施例也可包括n沟道偏置电路。
这样，DRAM的***电路可以具有晶体管，如具有在初始加电期间可以被钳制到电源供电电平的体偏置电压的DDC晶体管。
如上所述，实施例包括具有DDC晶体管的DRAM***电路，该DDC晶体管可以具有动态体偏置。图12A和图12B示出了根据一非常具体实施例的这种动态体偏置。
图12A是根据一实施例的DRAM集成电路1200的框图。DRAM集成电路1200可包括一个或多个DRAM阵列1205，一个或多个***电路1215-0至1215-3、以及动态偏置控制电路1291。在所示的具体实施例中，***电路可包括感测放大器电路1215-0、写入驱动器电路1215-2、信号传播路径1215-3以及可选的次级感测放大器电路1215-1。每个***电路(1215-0到1215-3)能接收一种或多种体偏置电压(VBB1至VBB4)。这种体偏置电压可具有相同或不同的电平，可以提供给n沟道晶体管本体和/或p沟道晶体管本体。在每个***电路(1215-0至1215-3)中，接收到的体偏置电压(VBB1至VBB4)可被施加在DDC晶体管的本体上。
感测放大器电路1215-0可包括用来感测DRAM单元数据值的任一合适的感测电路，包括本文所示的感测电路以及等效电路。写入驱动器电路1215-2可响应于接收到的读取数据而驱动数据值。写入驱动器电路1215-2可包括任一合适的写入驱动器电路。应当理解的是，写入驱动器1215-2可通过列解码器/多路复用器电路(未示出)来驱动数据。次级感测放大器电路1215-1可根据感测放大器电路1215-0感测到的数据值来驱动输入/输出线。信号传播路径1215-3能够将信号从DRAM集成电路1200的一个区域传播到另一区域，从一个输入传播到DRAM集成电路1200的一个区域，或者从DRAM集成电路1200的一个区域传播到输出。
偏置控制电路1291能够响应于指示(IND)动态地改变任一或全部体偏置电压(VBB1至VBB4)。指示(IND)可包括但不限于：操作模式、配置值、工作条件(例如，电源电压和温度)或工艺变化。可以改变体偏置电压以提高速度(例如，降低阈值电压)或减少泄露(例如，升高阈值电压)。
图12B示出根据一个非常具体实施例的动态体偏置控制操作。图12B是时序图，示出了指示(IND)、n沟道体偏置VBBN和p沟道体偏置VBBP。图12B示出了比如为了提高晶体管速度而提供了正向体偏置电压的操作。
在时间t0，响应于指示，体偏置控制电路可以开始改变体偏置值(VBBN和VBBP)。在所示的实施例中，n沟道体偏置电压(VBBN)可以被驱动至超过低供电电平(VSS)，而p沟道体偏置电压(VBBP)可以被驱动至低于高供电电压(VDD)。在一个非常具体的实施例中，体偏置电压(VBBN、VBBP)可以响应于预期的存取操作(即，库选择信号，或刷新指示)为感测放大器提供正向体偏置电压。
在时间t1，响应于该指示，体偏置电压可恢复到先前的电平。
在替代实施例中，响应于指示，体偏置电压可以被驱动至反向体偏置和/或响应于指示而被钳制到供电电平。
DDC晶体管的体偏置可以被施加到各种电路(包括DRAM***电路)。根据一些实施例，这样的***电路可包括计时电路，例如延时锁定环路、数字延时线和锁相环路。DDC晶体管的强体系数能够使得具有很高的分辨率和简单的数字延时线(可用于DRAM时钟/数据恢复电路)。
图13是根据一实施例的DRAM1300的框图。DRAM1300可以包括的部分和图2A中的类似，这些类似的部分用相同的附图标记指代，只不过前置数字是“13”而不是“2”。
图13与图2A的不同之处在于其包括了数字延时线电路1455
，该数字延时线电路1331可以根据时钟控制值CLK_CTRL延时时钟信号(CLK)以便为DRAM 1300产生各种计时信号。在所示的实施例中，计时信号包括数据选通信号(数据选通)以及一种或多种其他时钟信号(CLK_其他)。数字延时线电路1331可包括DDC晶体管。在一些实施例中，由于具有低阈值电压变化，这种晶体管能够提供准确的延时级。此外或者可选地，由于体系数增大，DDC晶体管能够通过改变体偏置电压而进行更广泛的延时调整。
图14示出根据一个实施例的数字延时线电路1400。数字延时线电路1400能够结合微调延时设置提供粗调延时设置来设定信号CLK的延时以产生信号CLKOUT。数字延时线电路1400可包括粗调部分1443和微调部分1445。粗调部分1443可以包括多个可被分别使能以建立粗调延时的级。在所示的具体实施例中，粗调部分1443可以包括一系列非反相多路复用器(其中一个用1447来表示)。在一些实施例中，粗调部分1443的晶体管可以不包括任何体偏置。针对其他实施方式，尤其是针对缺少三阱的采用体偏置的实施例，省去了p沟道体偏置，或者可以应用p沟道正向体偏置来提高速度性能。时钟输入点选择线的开端(由此选择线的长度和和延时)。时钟输入点可以由粗调延时控制电路1449来确定。
微调部分1445可以依赖于晶体管(如DDC晶体管)的体偏置来启用比使用粗调部分1443能实现的更精细的延时调整。在所示的具体实施例中，微调部分1445可以包括一组按顺序排列的延时反相器(其中一个用1451来表示)，这些延时反相器通过抽头反相器(其中一个用1453来表示)来周期性地分接。可以通过时延选择MUX1455来选择任意一个抽头反相器1453以达到最终延时(CLKOUT)。可以通过操作微调延时控制器1459来改变延时反相器1451的体偏置以达到预期的微调延时增量。
根据各实施例，可以选择微调延时链1457的长度来将微调延时设置在中央，从而通过中等范围p沟道体偏置电压(由微调延时控制电路1459的输出来设置)，延时可以处于粗调延时步进的中央。在一些实施例中，微调延时控制电路1459可以包括数字模拟转换器(DAC)，该DAC驱动微调延时链1457内的器件的p沟道体偏置。图15所示的是具体的调整配置。
图15所示的是相对于粗调延时设置(底部横轴)的微调延时设置(纵轴)图。顶部横轴所示的是最终延时(以皮秒为单位)。通过调整反相器链1457内的器件的体偏置(例如，p沟道体偏置电压)，可以上下调整微调延时，这样，可以以施加到输出时钟上的抖动时延最小来进行接下来粗调延时的步骤。
反过来参见图14，可以通过粗调部分1443中的时钟输入位置来设置粗调延时的步进大小，而微调延时的步进大小则可以通过经由多路复用器1455改变微调延时反相器链的长度来进行调整。理想情况下，微调范围可跨越至少一个粗调延时范围，包括由于工艺角(process corner)引起的变化以及跨越所有温度的随机变化。宽的微调调整延时范围对于最小化工艺角变化的器件尤其有用，最小化工艺角变化通常是通过延长器件的长度而实现的。然而，增加晶体管的长度会导致增加延时。而采用DDC晶体管则能实现宽的微调延时范围，以能够避免由于晶体管变长而导致延时增大。DDC晶体管，尤其是那些具有针对工艺角拉入(Corner pull-in)的体偏置的DDC晶体管，可以在预期的延时范围内降低微调延时增量。
在非常具体的实施例中，根据实施例的数字延时线电路可用于在双倍数据速率(DDR)(或者宽-IO)通道上进行数据恢复和数据传输。应当理解的是，本文所描述的粗调延时方法和微调延时方法可以用在包括多个级的其他计时电路中，例如锁相环路中所用的环形振荡器。
图16是根据另一实施例的延时调整。Y轴所示的是粗调延时(粗调延时是由一个粗调延时级提供的)，X轴所示的是微调延时。根据一些实施例，粗调延时可以是微调延时的偶数增量。在所示具体实施例中，在-10微调延时处，微调返回为零，而粗调延时的数目则会增加。采用DDC晶体管可以启用微调延时的这种间隔尺寸，这是由于器件的随机变化减少的缘故。
然而，由于工艺变化，粗调延时和微调延时是可能改变的(即，在慢工艺角处，多个级可能具有较长延时，而在快工艺角处，多个级可能具有较短延时)。根据各实施例，可以进行调整以确保粗调延时对应于预定数量的微调延时。
图17示出根据一个具体实施例的具有延时调整的粗调延时级1700。粗调延时级1700可包括MUX部分1721和驱动器部分1723。可以调节p沟道体偏置(在具体实施例中是正向体偏置)的量以改***调延时线的延时，直至其达到每极的目标延时(即，固定数量的微调延时)。如图所示，可以调节PMOS的速度(假设NMOS在衬底中且没有三阱)以补偿制造好的NMOS和PMOS的工艺角，从而提供预期的目标延时。在一些实施例中，p沟道体偏置可以是正向体偏置，其范围是从VDD(没有正向体偏置)到VDD下约0.5V(全正向体偏置)。这样的体偏置范围能使级1700的整体延时达到目标每级延时。
此外或者可选地，如所制造的那样，可以调整微调延时范围/长度以匹配粗调延时。这可以包括更改DAC正计数或负计数的数目，或更改微调延时DAC结束匹配粗调延时的校准点。值得注意的是，不管是否校准了粗调延时，都希望将微调延时范围和每级粗调延时匹配。这可以通过以下操作来完成：将δ延时(delta delay)设置在微调延时零体偏置实例和微调延时最大正向体偏置实例之间(即，全范围微调延时线)，以匹配粗调单级延时(无论首先是否校准了该粗调延时)。
在一些实施例中，在体偏置节点中具有相对快速的响应速度可能是有用的。因此，一些实施例可以包括体偏置节点驱动电路1800，和图18所示的类似。在这样的布置中，DAC电路1825没有直接连接到体偏置节点(VBBP)的输出，但是可以包括模拟缓冲器1824。在一些实施例中，现有的电路设计IP可并入到DRAM集成电路中以实现DAC和模拟缓冲器。
虽然实施例可以包括在DRAM集成电路中实现各信号的数字延时线，然而，在具体实施例中，本文所描述的数字延时线可用于针对双倍数据速率(DDR)DRAM产生采样时钟。DDR计时采样时钟电路如图19和图20所示.
图19是时序图，示出了输入时钟(CLKIN)、产生的采样时钟(Sample_Clock)以及一示出了待采样数据的时序的眼图(DATA)。DDR数据以两倍于时钟速率的速度移动，即，与时钟CLKIN的上升沿和下降沿同步转换。如图所示，Sample_Clock可从输入时钟提供正交时钟，这样可在眼图DATA的中央(此处信号最强)进行数据采样。
图20是根据一实施例的数字延时电路2000的框图。数字延时电路2000可包括控制电路2029、MUX 2031、驱动器2033、粗调延时部分2035、微调延时部分2037、输出驱动器2039以及时间-数字转换器(TDC)2041。粗调延时部分2035和/或微调延时部分2037可采取本文所描述的形式或者等效形式。
通过控制电路2029的运行，允许信号CLKIN的上升沿通过MUX2031，其中粗调延时部分2035、然后是微调延时部分2037产生了正交时钟。在该具体设计中，在控制电路2029的控制下，数字延时电路的输出(即，微调延时部分2037的输出)可以被反馈三次以产生两个采样沿，分别与时钟(CLKIN)的输入沿异相90度和270度。在时钟的每一输入沿，TDC 2041能够测量出第四时钟沿和下一个输入时钟之间的相位差。控制电路2029然后能加减去微调延时(或者粗调延时，如果该微调延时接近于下一粗调增量的话)，以更加接近于输入时钟的频率/相位，并且更好地使得采样时钟过渡的中心处在预期位置(例如，90度和270度)。
图21是根据一个非常具体实施例的微调延时线电路2100。微调延时线电路2100可包括微调延时链2147和微调延时控制器2157。微调延时控制器2157可以是一DAC电路，该DAC电路将p沟道体偏置提供给延时链2147中的p沟道器件。在具体实施例中，该体偏置可以是正向体偏置(FBB)。
图21所示的是微调延时控制器2157，其包括被实施为多个级的DAC，每个级包括尺寸不同的p沟道晶体管和n沟道晶体管(2101/2103)。易于理解的是，所述不同尺寸对应于二进制位，最大的器件对应于最高有效位(mostsignificant bit)。可以对电容器2125进行充电以产生体偏置电压VBBP。导通p沟道器件2101可增加体偏置，而导通n沟道器件2103可减少体偏置。
在具体实施例中，通过修改PMOS(2101)选择可以针对制制造工艺角和/或温度来确定DAC的中心。NMOS选择(2103)确定体偏置和由此造成的微调延时。为了初始化范围，需要导通所有NMOS器件(2103)，并且可以选择性地导通PMOS器件(2101)以提供全FBB范围(例如，VDD-0.5V)。然后，导通NMOS器件(2103)中的一半(例如，31个二进制数字中的15个)，可以设置额外的反相器(未示出)以使得时序中心处于粗调延时中。通过增加或减少导通NMOS器件(2103)的数量可以进行微调。
应理解的是，图21所示的是微调延时控制器中DAC电路的一种实施方式，替换实施例可以包括任何合适的DAC电路以及体偏置节点驱动电路(与图18中所示的类似)或者等效电路。
图22A所示的是针对和图21中所示类似的微调延时线电路，对应于DAC设置(输入值)的PMOS正向体偏置电压(VBBP)的微调范围的曲线图。在图22A中，VDD可以是1.2V，因此，各偏置显示的是正向体偏置。
图22B所示的是对应于体偏置电压的延时响应。特别地，图22B所示的是针对各反相器级的延时与DDC晶体管的p沟道体偏置之间的关系的曲线图。图22B包括一组针对10个级(10次反相)的响应以及一组针对5个级(5次反相)的响应。
如图22A和图22B所示，响应可提供高线性度以使得能够精确设置延时。
图23是一另外的设计方法的实施例，该设计方法可用于图4中的感测放大器420和421。感测放大器组块420可连接至阵列_0805，而感测放大器块421可连接至阵列_1 810(可以是DRAM阵列)。DRAM阵列805和810各自包含在各自位线上的多个位单元，例如阵列_0(805)中的位单元805-0和805-1。在该示例中，当单元805-0被访问时，使能W0并将W0*维持在断开状态。因此，805-0中的数据将被读取在BIT0a上，而BIT0a*由于未被任何选定的位单元驱动，故保持在晶体管840(a、b和c)的预充电操作所提供的Veq电平。感测放大器420被设计为一对交叉耦接的感测部分，典型代表是晶体管815、820、825和830，而感测放大器421由晶体管816、821、826和830组成。晶体管820和830耦接到位线BIT0a*(801)，晶体管825和815耦接到位线BIT0a(802)。晶体管821和831耦接到位线BIT0b*(803)，晶体管816和826耦接到位线BIT0b(804)。位线BIT0a*(801)和BIT0a(802)分别在其各自感测放大器节点之间延伸，并且在此处连接到传输栅极晶体管进而连接到全局I/O线以及平衡电路区域，以最终连接到DRAM阵列。更具体地说，位线BIT0a*(801)连接至传输栅极器件1 826-1以及平衡电路835-0，并且连接至DRAM存取晶体管805-1。位线BIT0a(802)连接至传输栅极器件2826-0以及平衡电路835-0，并且连接至DRAM存取晶体管805-0。位线BIT0b*(803)连接至传输栅极器件1827-1和平衡电路836-0，并且进一步连接至DRAM阵列Array_1(810)。位线BIT0b(804)连接至传输栅极器件2827-0和平衡电路836-0，并且进一步连接至DRAM阵列Array_1(810)。平衡电路835-0包括平衡晶体管840-a、840-b和840-c，这些晶体管由平衡使能信号EQa驱动来使得位线BIT0a和BIT0a*彼此短路并提供平衡电压Veq。平衡电路836-0包括平衡晶体管841-a、841-b和841-c，这些晶体管由平衡使能信号EQb驱动来使得位线BIT0b和BIT0b*彼此短路并提供平衡电压Veq。优选地，这种双感测放大器设计内置于用于支撑感测放大器420和421各自的p沟道的单个N阱。这两个感测放大器的P阱是彼此隔开的，并且与位单元阵列的p阱也是隔开的。在p阱是在两种不同电压下工作的实施例中，这使得位单元阵列的p阱保持在其最佳电压(如位单元设计所确定的那样)，并使得感测放大器420或感测放大器421的p阱能够单独移动以分别调节Vt，从而用于感测和低泄露数据保持。在另一实施例中，n沟道源电压NLATa或NLATb可以单独改变以大体上产生相同的效果。在这样的实施例中，p阱电压将保持不变，不过优选地，与位单元阵列的p阱电压相比位于不同的偏置点。
图23所示的实施例仅是一个设计实例，通过该设计实例，感测放大器可以用于感测和数据存储双重目的。感测后，该感测放大器可用作对高带宽I/O进行迅速存取的存储器。在感测模式下，低体偏置或零体偏置可促进快速感测并将失配减少到最低限度。在存储模式下，较大的(对于NMOS而言更负，对于PMOS而言更正)体偏置能在感测放大器在该缓冲容量下用作存储锁存器时减少感测放大器中的泄漏。
在其他情况下，多个阱偏置也是有利的，且无需双重感测架构。例如，当感测放大器在不同的存储体中时，可以使用多个阱偏置。在一个实施例中，感测/存储晶体管(例如，如图23所示的晶体管815、820、825和830)可以在一个阱偏置中，例如例如用于备用，而其他器件，例如读出晶体管(例如，图23所示的晶体管826-0和826-1)可以在另一个阱偏置中。这可以通过简单地将一个感测放大器中的器件配置到图23所示的不同的P阱中(即，Vbb a中的感测/存储晶体管，和Vbb b中的读出晶体管)来实现。
通过源控制或阱控制可以实现双重用途的感测放大器的有效运行。不论哪种情况下，如果DDC晶体管用于感测放大器所用的至少一些晶体管，则该DDC晶体管可以被锁定为在一种阈值电压下工作，并且施加的体偏置可用于调节该阈值电压使得该DDC晶体管能够从低电压高灵敏度感测器件转变为更适合作为锁存电路的数据存储的低泄漏(具有较高阈值电压)器件。使用DDC器件所赋予的灵活性考虑了施加的体偏置，以建立一个双重用途的方案，并且能够减少用于感测放大器块的晶体管的数量。此外，通过控制源或者阱采用该方案来实现对体偏置进行控制，由于布局方案的灵活性增加了，故能使得设计选择增多。
参见图24，示出的是一波形图，示出了基于源的偏压控制以考虑多目的、多阈值电压器件。时钟Clk示意预充电、RAS(行访问)、锁存器保持和CAS(从感测放大器锁存器到I/O线的列访问)状态。电源电压Vdd和接地端Gnd(也称作Vss)是时钟的两种电压状态。在位线预充电操作期间，NMOS锁存器NLATa(见图23)被提升至平衡电压量Veq。在RAS操作期间，其开始于平衡电压Veq，当确定电荷已经完全从位单元转移到位线时，其被切换到Vss。在锁存器保持模式期间，NLATa被提升至保持电压Vret，保持电压Vret是预选电压量，该电压量使得锁存器能够保持数据并且将泄漏降到最低限度。在CAS(列访问)操作期间，NLATa被降落至接地电压Vss。在位线预充电操作期间，P沟道公共节点ACTa保持在平衡电压Veq，在RAS、CAS和锁存器保持操作状态下保持在电源电压Vdd。位线BIT0a和BIT0a*开始于Veq，并在RAS操作期间感测时分别上升至Vdd或下降至Vss。在本实施例中BIT0a*(保持为零值)在锁存器保持阶段期间上升至大约Vret，在RAS感测后在CAS访问期间保持在Vss。在预充电时，两根位线被驱动至平衡电压Veq。体偏置施加电压Vbba在该示例中保持在接地电压。最终结果是，在访问RAS和CAS访问期间，在感测放大器中交叉耦接的n沟道上具有的体偏压为零，其中要求低失配和高驱动，不过，由于Vret是正电平，因而在保持期间具有净负反向偏压。在可靠地将数据保持在芯片上所有感测放大器内的锁存器中的同时电压被驱动得越高，泄漏功耗越低。
参见图25，示出的是一波形图，示出了NMOS中基于阱的偏压控制，以考虑多目的、多阈值电压器件。时钟Clk示意预充电、RAS(行访问)、锁存器保持和CAS(从感测放大器锁存器到I/O线的列访问)状态。电源电压Vdd和接地端Gnd(也称作Vss)是时钟的两种电压状态。在位线预充电操作期间，Vbba保持接地，使预充电器件840(a、b和c)的驱动达到最大化。在RAS操作期间，Vbba也保持接地(为Vss)，使驱动达到最大化并使交叉耦接的NMOS器件的失配达到最低限度。在锁存器保持模式下，Vbba被降落至Vreverse，Vreverse是预选负电压量，该电压量使得锁存器能够保持数据并且将泄漏降到最低限度。在CAS(列访问)操作期间，Vbba也保持接地(为Vss)，使驱动达到最大化并使交叉耦接的NMOS器件的失配达到最低限度。在位线预充电操作期间，P沟道公共节点ACTa保持在平衡电压Veq，但在RAS、CAS和锁存器保持操作状态下则保持在电源电压Vdd。位线BIT0a和BIT0a*开始于Veq，并在RAS操作期间当进行感测时分别上升至Vdd或下降至Vss。在RAS感测后并在CAS访问期间，BIT0a*保持在Vss。在预充电时，两根位线被驱动至平衡电压Veq。在该示例中体偏置电压被显示为在RAS、CAS和预充电操作期间在Vss下工作，(使交叉耦接的NMOS器件以及预充电器件840(a、b和c)的驱动达到最大化)，并且在锁存器保持模式期间Vbba被驱动为负电压Vreverse。最终结果是，在RAS和CAS访问期间，在感测放大器中交叉耦接的n沟道上具有的体偏压为零，其中要求低失配和高驱动，不过，由于Vret是负电平，在保持期间具有净负反向偏压。在可靠地将数据保存在芯片上的所有感测放大器内的锁存器中时该电压被驱动得越低，泄漏功耗就越低。要注意的是，如果交叉耦接的p沟道的n肼电压在保持模式期间也能够被提升，则还可以采取其他可能的步骤，可以采用三肼工艺(或使用单个肼或其他肼结构)来使得p沟道部分的泄露功率最小化。
虽然实施例可包括具有DRAM阵列以及完全由DDC晶体管组成的***电路的DRAM集成电路，然而代替实施例也可包括“混合”电路实施方式，该“混合”电路实施方式采用DDC晶体管和传统晶体管。例如，在“混合”实施例中，DRAM***电路包括采用常规PMOS交叉耦接晶体管和DDCNMOS交叉耦接晶体管的感测放大器。代替实施例可使用DDC晶体管来实现一种或多种***电路，且可使用常规MOSFET来实现其他***电路。还需注意的是，上述所有实施例和方法都可以有利地用于采用开放式位线阵列架构或折曲位线阵列架构的DRAM阵列。
因而，实施例可以包括具有与传统纳米级器件相比体系数得到增强的DDC晶体管的DRAM集成电路和方法。因此，与常规MOSFET晶体管相比，DDC晶体管的响应可以在响应于较宽的体偏置电压变化范围内改变。更具体地说，与体偏置电压被施加到常规器件的实例相比，具有体偏置的DDC晶体管的增强体系数可以允许较宽范围的开启电流和关断电流。
此外，DDC晶体管具有较好的阈值电压均匀性AVT，即，比常规晶体管具有更低的σVT。较低的σVT能使具有较低的最低工作电压(VDD)以及VT的较宽范围的可用标称值。
通过控制施加的体偏置电压，DDC晶体管的屏蔽区能使得进行有效的体偏置来对一个器件(例如晶体管)或一组器件的操作条件进行加强控制以被设置。此外，由于施加了不同的体偏置电压，可以为器件或器件组设置不同的操作条件。
在一个实施例中，利用施加在***电路的相同的偏置电压，可以设置DRAM的体偏置电压，以便为DRAM阵列提供目标性能。在这样的实施例中，当将该体偏置电压施加到DDC晶体管时，应调节屏蔽区掺杂浓度以提供DRAM感测放大器的目标性能(即，根据阵列的体偏置来设置屏蔽区掺杂浓度以提供DRAM感测放大器中DDC晶体管的目标阈值电压)。当将该体偏置电压施加到其他DRAM***电路时，也可以采用类似方式来调整这些电路的DDC晶体管的屏蔽区掺杂浓度以提供目标性能。
可以设想用于支持多晶体管类型(包括具有和不具有所述掺杂层和结构的那些晶体管)的DRAM晶片和裸片。包括所述公开的DRAM电路的集成电路或者根据所述公开的工艺或其他工艺制造而成的集成电路可以并入(例如，嵌入)到诸如“***整合芯片”(SoC)的芯片产品、高级微处理器、射频器件或其他类型的存储器、以及具有一种或多种数字和模拟晶体管配置的其他裸片中，并且能够支持广泛的应用，包括无线电话、通讯产品、“智能手机”、嵌入式计算机、便携式计算机、个人计算机、服务器以及其他电子产品。体偏置可用于减小包括DRAM集成电路的各种集成电路的功耗或者提高其操作性能。例如，正向体偏置(FBB)对于特定的器件而言是有用的，当这些器件处于低功率状态时，可以选择去掉FBB。
应当理解的是，在本发明示例性实施例的前述描述中，本发明的各种特征有时组合在单个实施例、附图或其描述中，目的是对本公开内容进行组织以辅助理解各种发明方案中的一个或多个方案。然而，本公开内容中的方法不应当被理解为体现出要求保护的发明需要比在每个权利要求中明确记载的特征更多的格证这一意图。实际上，如随后的权利要求中所反映的，本发明的方案需要的特征比所公开的单个前述实施例的所有特征要少。因而，在详细描述之后的权利要求明确并入到详细描述中，每个权利要求本身就是本发明的一个单独的实施例。
还应当理解，本发明的实施例可以在不具有明确公开的元件和/或步骤的情况下实现。也就是说，本发明的创造性特征可以是元件的省略。
因此，虽然本文已经详细描述了具体实施例的各个方面，然而在不脱离本发明的精神和范围的情况下还可以对本发明进行各种变化、替换和修改。

Claims (20)

1.一种动态随机存取存储器(DRAM)，包括：
至少一个DRAM单元阵列，包括多个DRAM单元，每个DRAM单元包括存储电容器和存取晶体管；
体偏置控制电路，被配置为由偏置电源电压生成体偏置电压，所述体偏置电压与所述DRAM的电源电压不同；以及
多个***电路，形成在同一个衬底内作为至少一个DRAM阵列，所述***电路具有至少一个深度耗尽沟道(DDC)晶体管，所述DDC晶体管具有被耦接以用来接收所述体偏置电压的本体，所述DDC晶体管具有屏蔽区，所述屏蔽区具有第一导电类型，所述屏蔽区形成在基本上未掺杂的沟道区下方，所述屏蔽区具有的掺杂浓度不少于1×1018掺杂剂原子/cm3，且所述掺杂浓度不同于衬底部分或含有所述DDC晶体管的阱的掺杂浓度。
2.根据权利要求1所述的DRAM，其中：
所述***电路包括具有相同导电类型的第一DDC晶体管和第二DDC晶体管，所述第一DDC晶体管具有和所述第二DDC晶体管不同的阈值电压。
3.根据权利要求1所述的DRAM，其中：
所述***电路包括感测放大器电路，所述感测放大器电路耦接至所述DRAM单元阵列，被配置为感测所述DRAM单元存储的数据，所述感测放大器电路至少包括DDC晶体管的第一匹配对，其中，
DDC晶体管的所述匹配对具有相同的尺寸和导电类型。
4.根据权利要求3所述的DRAM，还包括：
锁存电路，所述锁存电路耦接至所述感测放大器。
5.根据权利要求3所述的DRAM，其中：
所述感测放大器电路包括具有第二导电类型的DDC晶体管的第二匹配对，其中DDC晶体管的所述第一匹配对的漏极和DDC晶体管的所述第二匹配对的漏极具有共同的感测节点。
6.根据权利要求4所述的DRAM，其中：
所述体偏置用于将一体偏置施加于至少一些DDC晶体管以赋予器件变化，所述器件变化足以使得所述感测放大器进入感测模式和数据保持模式每个模式。
7.根据权利要求6所述的DRAM，其中：
所述体偏置用于在所述感测放大器中将微调延时校准为粗调延时。
8.根据权利要求1所述的DRAM，还包括：
字线驱动器，被配置为驱动所述DRAM单元阵列的字线；
字线电压调节电路，被配置为由所述偏置电源电压生成字线驱动电压；以及
电压钳制部，用于将至少一种偏置电压钳制在预选操作状态。
9.根据权利要求1所述的DRAM，其中：
所述***电路包括数字延时线电路，所述数字延时线电路至少包括微调延时电路，所述微调延时电路具有多个按顺序布置的延时级，每个延时级包括多个DDC晶体管；并且
所述体偏置控制电路是延时控制电路，被配置为响应于延时设定值将不同体偏置施加至所述延时级的所述DDC晶体管。
10.根据权利要求9所述的DRAM，其中：
所述体偏置控制电路包括数字模拟转换器(DAC)，并且所述延时设定值包括输入到所述DAC的数字值。
11.根据权利要求9所述的DRAM，其中：
所述数字延时线还包括：
粗调延时电路，被配置为将多个粗调延时中的任意一个引入到输入信号，以及
所述微调延时电路将多个微调延时中的任意一个引入到所述输入信号；
其中，
多个粗调延时具有相同的持续时间，多个微调延时也具有相同的持续时间，并且所述粗调延时由N个微调延时构成，N为大于1的整数。
12.一种动态随机存取存储器(DRAM)，包括：
DRAM核心区，形成于衬底内，所述DRAM核心区包括存取晶体管和存储电容器；以及
深度耗尽沟道(DDC)晶体管区，形成在所述衬底内，所述DDC晶体管区包括位于由隔离结构隔开的多个区域内的多个DDC晶体管，每个DDC晶体管具有屏蔽区，所述屏蔽区具有第一导电类型，所述屏蔽区形成在基本上未掺杂的沟道区下面，所述屏蔽区具有的掺杂浓度不少于1×1018掺杂剂原子/cm3，且所述掺杂浓度不同于衬底或含有所述DDC晶体管的阱部的掺杂浓度。
13.根据权利要求12所述的DRAM，其中：
所述存取晶体管包括凹陷沟道存取晶体管。
14.根据权利要求12所述的DRAM，其中：
所述DDC晶体管包括具有相同导电类型的第一DDC晶体管和第二DDC晶体管，所述第一DDC晶体管具有和所述第二DDC晶体管不同的阈值电压。
15.根据权利要求14所述的DRAM，其中：
所述第一DDC晶体管和所述第二DDC晶体管之间的阈值电压差由如下差组成的组中选出的任一差引起：施加在所述第一DDC晶体管和所述第二DDC晶体管的体偏置电压的差，以及所述第一DDC晶体管和所述第二DDC晶体管的屏蔽区掺杂浓度的差。
16.根据权利要求14所述的DRAM，其中：
每个DDC晶体管包括具有所述第一导电类型的阈值电压(Vt)设置区，所述Vt设置区形成于所述屏蔽区上方以及所述基本上未掺杂的沟道区下方，所述Vt设置区具有的掺杂浓度小于所述屏蔽区的掺杂浓度；其中
所述第一DDC晶体管和所述第二DDC晶体管之间的阈值电压差是由所述第一DDC晶体管的所述Vt设置区和所述第二DDC晶体管的所述Vt设置区之间的所述掺杂浓度之差引起的。
17.根据权利要求12所述的DRAM，其中：
所述DDC晶体管包括第一DDC晶体管和第二DDC晶体管，所述第一DDC晶体管具有被耦接以用于接收正向体偏置的本体，所述第二DDC晶体管具有被耦接以用于接收反向体偏置的本体。
18.一种制造动态随机存取存储器(DRAM)的方法，包括：
在衬底内形成屏蔽区，所述屏蔽区具有不少于1×1018掺杂剂原子/cm3的掺杂浓度；
在所述衬底上形成外延层；
在DRAM阵列区中形成存取晶体管；
在***区中形成多个DDC晶体管，所述***区不同于所述DRAM阵列区，每个DDC晶体管包括对应于形成在至少所述外延层中的栅极区、源极区以及漏极区的栅极区、源极区和漏极区，并且所述源极区和所述漏极区之间具有基本上未掺杂的沟道，所述基本上未掺杂的沟道形成于屏蔽区之上；以及
形成耦接至所述存取晶体管的存储电容器。
19.根据权利要求18所述的方法，其中：
形成所述屏蔽区包括不在所述DRAM阵列区中形成所述屏蔽区；
形成所述存取晶体管包括：
在所述DRAM阵列区中形成沟道，所述沟道延伸通过所述外延层进入所述衬底；
在所述沟道的侧部形成一存取栅极绝缘部；以及
在所述沟道中形成存取控制栅极。
20.根据权利要求18所述的方法，还包括：
形成通向所述DDC晶体管的本体的导电路径；以及
在所述***区中形成电压调节电路，所述电压调节电路被配置为生成通过所述导电路径施加到所述DDC晶体管的本体的体偏置电压。
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