KR100328333B1 - 직병렬 변환 회로 - Google Patents

Abstract

본 발명은, 복수의 데이터 추출 유닛이 직렬 데이터의 다음 비트값을 추출할 때까지 데이터 추출 유닛의 수와 동일한 클록 신호 수에 상응하는 시간 주기동안 상이한 비트값을 개별적으로 유지하며 순차적으로 입력되는 직렬 데이터의 상이한 비트값을 순차적으로 추출하는 복수의 데이터 추출 유닛, 복수의 데이터 추출 유닛으로부터 데이터 신호를 수신하고 데이터 신호를 지연시켜 서로 동기하는 지연 신호를 발생시키는 복수의 데이터 추출 유닛에 연결된 지연 유닛, 및 병렬 데이터와 동시에 지연 신호를 출력하기 위해 지연 신호를 래치하는 지연 유닛으로부터 지연 신호를 수신하는 지연 유닛에 연결된 병렬 레지스터를 포함하는 직병렬 변환기를 제공한다.

Description

직병렬 변환 회로{SERIAL-PARALLEL CONVERTER CIRCUIT}

본 발명은 시간에 따라 순차적으로 입력된 직렬 데이터를 병렬 데이터로 변환하는 직병렬 변환 회로에 관한 것으로서, 보다 상세하게는 고속 동작으로 시간 제한을 완화시킬 수 있는 직병렬 변환 회로에 관한 것이다.

종래의 직병렬 변환 회로는 일본 특개평 제 4-38017 호에 공개되어 있다. 도 1 은 종래의 직병렬 변환 회로를 도시하는 도이다. 종래의 직병렬 변환 회로는 래치 타이밍을 생성하는 시프트 레지스터 (10), 플립플롭 회로 (121, 122, 123, 124) 인 플립플롭 그룹 (12), 통과 레지스터 (14), 및 출력 스테이지 레지스터 (16) 를 포함한다. 시프트 레지스터 (10) 는 클록 신호 (CLK) 및 신호 (LOAD) 를 수신하여, 종래의 직병렬 변환 회로는 직렬 데이터 (DIN) 를 복수의 비트를 갖는 병렬 데이터 (DO1, DO2, DO3, DO4) 로 변환한다.

래치 타이밍을 생성하는 시프트 레지스터 (10) 는 OR 게이트 (18) 에 연결된다. 시프트 레지스터 (10) 는 클록 신호 (CLK) 및 신호 (LOAD) 를 수신하여, 한 클록 사이클마다 위상이 상이한 펄스형태로 4개의 래치 신호 (L1, L2, L3, L4) 를 출력한다. 출력된 래치 신호 (L1, L2, L3, L4) 수는 병렬 데이터 비트 수, 즉 4개 비트에 상응한다.

플립플롭 그룹 (12) 은 시프트 레지스터 (10) 에 연결된 4개의 플립플롭 회로 (121, 122, 123, 124) 를 포함하여, 제 1 플립플롭 (121) 은 제 1 래치 신호 (L1) 를, 제 2 플립플롭 (122) 은 제 2 래치 신호 (L2) 를, 제 3 플립플롭 (123) 은 제 3 래치 신호 (L3) 를, 제 4 플립플롭 (124) 은 제 4 래치 신호 (L4) 를 수신한다. 4개 플립플롭 회로 (121, 122, 123, 124) 각각은 시간에 따른 순차적인 입력인 직렬 데이터 (DIN) 를 수신하여, 래치 신호 (L1, L2, L3, L4) 에 의거하여 직렬 데이터 (DIN) 를 클록으로 래치한다.

통과 레지스터 (14) 는 제 1 및 제 2 플립플롭 (121, 122) 으로부터 출력 데이터 (DT01, DT02) 를 수신하도록 제 1 및 제 2 플립플롭 (121, 122) 에 연결되어, 출력 데이터 (DT01, DT02) 를 래치한다. 통과 레지스터 (14) 는 시프트 레지스터 (10) 로부터 제 3 래치 신호 (L3) 를 수신하도록 시프트 레지스터 (10) 에 또한 연결되어, 제 3 래치 신호 (L3) 에 의거하여 출력 데이터 (DT01, DT02) 를 클록으로 래치한다.

출력 스테이지 레지스터 (16) 는 통과 레지스터 (14) 로부터 출력 데이터 (DT11, DT12) 를 수신하도록 통과 레지스터 (14) 에 연결된다. 출력 스테이지 레지스터 (16) 는 제 3 및 제 4 플립플롭 (123, 124) 으로부터 제 3 및 제 4 출력 데이터 (DT13, DT14) 를 각각 수신하도록 제 3 및 제 4 플립플롭 (123, 124) 에 연결된다. 출력 스테이지 레지스터 (16) 는, 시프트 레지스터 (10) 로부터 제 2 래치 신호 (L2) 를 수신하도록 시프트 레지스터 (10) 에 또한 연결되어, 제 2 래치 신호 (L2) 에 의거하여 출력 데이터 (DT11, DT12, DT13, DT14) 를 클록 신호로 래치하도록 수행하고, 병렬 데이터 (D01, D02, D03, D04) 를 출력한다.

도 2 는 도 1 의 종래의 직병렬 변환 회로의 다양한 신호 파형을 도시하는 타이밍 차트이다. 외부 클록 신호 (CLK) 와 동기하여 직렬 데이터 신호 (DIN) 가 플립플롭 그룹 (12) 으로 입력되는 동안, 제 1 내지 제 4 래치 신호 (L1, L2, L3, L4) 는 클록으로 시프트 레지스터 (10) 로부터 플립플롭 그룹 (12) 으로 전송되어, 제 1 내지 제 4 출력 신호 (DT01, DT02, DT03, DT04) 는 제 1 내지 제 4 플립플롭 (121, 122, 123, 124) 으로부터 각각 순차적으로 출력된다.

이후, 제 1 및 제 2 플립플롭 (121, 122) 으로부터의 출력 신호 (DT01, DT02) 는 통과 레지스터 (14) 로 전송되고 제 3 래치 신호 (L3) 에 의거하여 클록으로 래치되어, 제 1 및 제 2 출력 신호 (DT11, DT12) 는 통과 레지스터 (14) 로부터 출력된다.

통과 레지스터 (14) 로부터의 출력 신호 (DT11, DT12) 는 출력 스테이지 레지스터 (16) 로 전송된다. 게다가, 제 3 및 제 4 플립플롭 (123, 124) 으로부터의 출력 신호 (DT13, DT14) 는 출력 스테이지 레지스터 (16) 에 전송된다. 출력 신호 (DT11, DT12, DT13, DT14) 는 시프트 레지스터 (10) 로부터 제 2 래치 신호 (L2) 에 의거하여 출력 스테이지 레지스터 (16) 에 의해 래치되고, 병렬 데이터 (D01, D02, D03, D04) 는 출력 스테이지 레지스터 (16) 로부터 출력된다.

고속 동작을 수행하기 위해서 시프트 레지스터 (10) 만이 필요하다. 플립플롭 그룹 (12) 과 같은 다른 회로는 입력 클록 신호의 8개의 분할된 사이클의 타이밍에서 동작가능하다. 상기한 종래의 직병렬 변환 회로는 고속 동작에 적절하다.

도 2 에서 이해되듯이, 상기한 종래의 직병렬 변환 회로는, 통과 레지스터 (14) 로부터 출력 데이터 (DT13, DT14) 가 출력되고 출력 데이터가 제 3 및 제 4 플립플롭 (123, 124) 으로부터 출력된 후 제 2 래치 신호 (L2) 가 출력 스테이지 레지스터 (16) 로 입력될 때까지 시간 제한이 있다는 단점을 갖는다. 이러한 시간 제한은 입력 데이터와 클록간의 타이밍인 준비 시간이 제한되는 것을 의미한다.

예를 들어, 입력 클록 (CLK) 의 2 분할된 사이클 또는 t2 으로부터 t3 인 시간 주기가 출력 스테이지 레지스터 (16) 를 위한 준비 시간에 상응한다. 고속 동작을 실현 또는 향상시키기 위해 클록 신호 (CLK) 의 주파수를 증가시키는 것은 클록 신호 (CLK) 의 한 사이클 시간을 줄어들게 하며 준비 시간이 또한 줄어든다. 이에따라 충분한 준비 시간을 확보하는데 어려움을 겪는다.

상기한 상황에서, 상기한 문제가 발생하지 않는 신규한 직병렬 변환 회로를 개발하는 것이 요구되었다.

따라서, 본 발명의 목적은 상기한 문제가 없는 신규한 직병렬 변환 회로를 제공하는 것이다.

본 발명의 또다른 목적은 클록 신호 주파수가 높더라도 충분한 준비 시간을 확보할 수 있는 신규한 직병렬 변환 회로를 제공하는 것이다.

본 발명은, 복수의 데이터 추출 유닛이 직렬 데이터의 다음 비트값을 추출할 때까지 데이터 추출 유닛 수와 동일한 클록 신호의 사이클 수에 상응하는 시간 주기동안 상이한 비트값을 개별적으로 유지하며 순차적으로 입력되는 직렬 데이터의상이한 비트값을 순차적으로 추출하는 복수의 데이터 추출 유닛, 복수의 데이터 추출 유닛으로부터 데이터 신호를 수신하고 데이터 신호를 지연시켜 서로 동기하는 지연 신호를 생성하는, 복수의 데이터 추출 유닛에 연결된 지연 유닛, 및 병렬 데이터와 동시에 지연 신호를 출력하기 위해 지연 유닛으로부터의 지연 신호를 수신하여 래치하는, 지연 유닛에 연결된 병렬 레지스터를 포함하는 직병렬 변환기를 제공한다.

본 발명의 상기한 바와 또다른 목적, 특징, 이점은 다음에 따르는 상세한 설명에서 명백할 것이다.

도 1 은 종래의 직병렬 변환 회로를 도시하는 도.

도 2 는 도 1 의 종래의 직병렬 변화 회로의 다양한 신호 파형을 도시하는 타이밍 차트.

도 3 은 본 발명에 따른 제 1 실시예인 신규한 직병렬 변환 회로를 도시하는 블록도.

도 4 는 도 3 의 신규한 직병렬 변환 회로의 신호 파형을 도시하는 타이밍 차트.

도 5 는 본 발명에 따른 제 2 실시예인 신규한 직병렬 변환 회로를 도시하는 블록도.

도면의 주요부분에 대한 부호설명

10 시프트 레지스터 12 플립플롭

20a, 20b, 20c, 20d 데이터 추출 유닛

22a, 22b, 22c, 22d 선택기

EN1, EN2, EN3, EN4 래치 신호

26 지연 유닛 28 병렬 레지스터

30 트리거 생성기 32 계수기

34 디코더 DIN 직렬 데이터

본 발명은, 복수의 데이터 추출 유닛이 직렬 데이터의 다음 비트값을 추출할 때까지 데이터 추출 유닛의 수와 동일한 수의 클록 신호의 사이클에 상응하는 시간 주기동안 상이한 비트값을 개별적으로 유지하며 순차적으로 입력되는 상이한 비트값의 직렬 데이터를 순차적으로 추출하는 복수의 데이터 추출 유닛, 서로 동기하며 복수의 데이터 추출 유닛으로부터 데이터 신호를 수신하여 지연시켜 지연 신호를 생성하는, 복수의 데이터 추출 유닛에 연결된 지연 유닛, 및 지연 유닛으로부터 지연 신호를 수신하여 그 지연 신호를 래치하고 동시에 지연신호를 병렬 데이터로서 출력하는, 지연 유닛에 연결된 병렬 레지스터를 포함하는 직병렬 변환기를 제공한다.

신규한 직병렬 변환 회로에 따라, 복수의 데이터 추출 유닛은 다음 래치 동작때까지 개별적으로 동작하여 비트값을 래치하고, 또한 지연 유닛은 비트값의 데이터 신호를 지연하도록 동작하여 서로 동기하는 지연 신호를 생성하며, 지연 신호가 생성된후 병렬 레지스터에 의해 래치될 때까지 시간 주기로 한정된 최장 준비 시간은 복수의 데이터 추출 유닛 수와 동일한 수의 클록 사이클로 설정될 수도 있다. 즉, 클록 주파수가 매우 높더라도, 충분한 준비 시간이 설정될 수도 있다.

복수의 데이터 추출 유닛 각각은, 클록 신호와 동기하여 동작가능한 플립플롭 회로, 및 선택기가 플립플롭 회로로부터의 출력값 및 직렬 데이터의 비트값중 한 개를 선택하여 상기 한 개가 플립플롭 회로로 입력되도록 플립플롭 회로로부터 출력값을 수신하는, 플립플롭 회로에 연결된 선택기를 포함하는 것이 바람직하다.

비트 데이터를 추출하기 위해 선택되는 비트값을 플립플롭으로 전달하기 위해 선택기가 직렬 데이터의 상기 선택되는 비트값을 선택한 후 그리고 그 다음 비트값이 추출될 때까지 시간이 지속되는 동안, 선택기는 플립플롭으로부터 출력값을 계속 선택한다. 각 데이터 추출 유닛은 그 다음 비트값이 추출될 때까지 추출된 비트값을 유지할 수도 있다.

선택기가 직렬 데이터의 비트값을 선택한다면, 선택기는 플립플롭 회로로부터의 출력값이 비트값으로 변한 후 플립플롭 회로로부터의 출력값을 선택하는 것이 또한 바람직하다.

각 데이터 추출 유닛은 다음 비트값이 추출될 때까지 추출된 비트값을 유지한다.

지연 유닛이 데이터 신호중 최대 지연된 신호와 동기하여 데이터 신호를 지연하는 것이 또한 바람직하다.

상기한 복수의 추출 유닛에 의해 추출된 한 세트의 데이터 신호는 상기한 데이터 신호중 최대 지연된 데이터 신호에 의거하여 지연되어, 데이터 신호는 최소 지연으로 서로 동기하게 된다.

지연 블록이 복수의 데이터 추출 유닛에 개별적으로 연결되도록 지연 유닛이 복수의 데이터 추출 유닛의 수와 동일한 수의 지연 블록을 포함하는 것이 또한 바람직하다.

트리거와 같은 개별적인 래치 신호에 의거하여, 복수의 데이터 추출 유닛이 복수의 데이터 추출 유닛에 순차적으로 입력되는 직렬 데이터의 상이한 비트값을 순차적으로 추출하도록 클록 신호와 동기하는 개별적인 래치 신호를 복수의 데이터 추출 유닛에 공급하며 복수의 데이터 추출 유닛에 연결된 트리거 생성기를 더 포함하는 것이 바람직하다.

부하 신호에 의거하여 병렬 레지스터가 지연 유닛으로부터 지연 신호를 페치하도록 부하 신호를 병렬 레지스터에 전달하기 위해 트리거 생성기가 병렬 레지스터에 연결되는 것이 또한 바람직하다.

트리거 생성기가, 이진 디지트를 생성하기 위해 클록 신호를 계수하고 플립플롭 회로가 직렬 데이터를 페치할 수 있도록 타이밍을 생성하는 계수기, 및 래치 신호와 부하 신호를 생성하기 위해 계수기로부터 이진 디지트를 수신하며 계수기에 연결된 디코더를 포함하는 것이 보다 바람직하다.

트리거 회로가 시프트 레지스터를 포함하는 것이 또한 바람직하다.

제 1 실시예

본 발명에 따른 제 1 실시예가 도면을 참조하여 설명될 것이다. 도 3 은 본 발명에 다른 제 1 실시예에서 신규한 직병렬 변환 회로를 도시하는 블록도이다.

제 1 신규한 직병렬 변환 회로는 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d), 지연 유닛 (26), 병렬 레지스터 (28), 및 트리거 생성기 (30) 를 포함한다. 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 각각은 지연 유닛 (26) 에 연결되고 또한 트리거 생성기 (30) 에 연결된다. 지연 유닛 (26) 은 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 에 연결되고, 병렬 레지스터 (28) 에 또한 연결된다. 병렬 레지스터 (30) 는 지연 유닛 (26) 및 트리거 생성기 (30) 에 연결된다. 제 1 데이터 추출 유닛 (20a) 은 제 1 선택기 (22a) 및 제 1 플립플롭 (24a) 을 구비한다. 제 1 선택기 (22a) 는 직렬 데이터 (DIN) 를 수신한다. 제 1 플립플롭 (24a) 은 제 1 선택기 (22a) 에 연결되어 제 1 선택기 (22a) 로부터의 출력값과 클록 신호 (CLK) 를 수신하며, 제 1 플립플롭 (24a) 은 제 1 출력 데이터 (DT1) 를 출력한다. 제 2 데이터 추출 유닛 (20b) 은 제 2 선택기 (22b) 및 제 2 플립플롭 (24b) 을 구비한다. 제 2 선택기 (22b) 는 직렬 데이터 (DIN) 를 수신한다. 제 2 플립플롭 (24b) 은 제 2 선택기 (22b) 에 연결되어 제 2 선택기 (22b) 로부터의 출력값과 클록 신호 (CLK) 를 수신하며, 제 2 플립플롭 (24b) 은 제 2 출력 데이터 (DT2) 를 출력한다. 제 3 데이터 추출 유닛 (20c) 은 제 3 선택기 (22c) 및 제 3 플립플롭 (24c) 을 구비한다. 제 3 선택기 (22c) 는 직렬 데이터 (DIN) 를 수신한다. 제 3 플립플롭 (24c) 은 제 3 선택기 (22c) 에 연결되어 제 3 선택기 (22c) 로부터의 출력값과 클록 신호(CLK) 를 수신하며, 제 3 플립플롭 (24c) 은 제 3 출력 데이터 (DT3) 를 출력한다. 제 4 데이터 추출 유닛 (20d) 은 제 4 선택기 (22d) 및 제 4 플립플롭 (24d) 을 구비한다. 제 4 선택기 (22d) 는 직렬 데이터 (DIN) 를 수신한다. 제 4 플립플롭 (24d) 은 제 4 선택기 (22d) 에 연결되어 제 4 선택기 (22d) 로부터의 출력값과 클록 신호 (CLK) 를 수신하며, 제 4 플립플롭 (24d) 은 제 4 출력 데이터 (DT4) 를 출력한다. 트리거 생성기 (30) 는 계수기 (32) 및 계수기 (32) 에 연결된 디코더 (34) 를 구비한다. 계수기는 클록 신호 (CLK) 를 수신한다. 디코더 (34) 는 제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 에 연결된다. 지연 유닛 (26) 은 제 1 데이터 추출 유닛 (20a) 에 연결된 제 1 지연 블록 (26a), 제 2 데이터 추출 유닛 (20b) 에 연결된 제 2 지연 블록 (26b), 제 3 데이터 추출 유닛 (20c) 에 연결된 제 3 지연 블록 (26c), 및 제 4 데이터 추출 유닛 (20d) 에 연결된 제 4 지연 블록 (26d) 을 구비한다.

제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 각각은, 클록 신호 (CLK) 와 동기하여 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 에 입력된 직렬 데이터 (DIN) 의 각각과 상이한 추출 비트값의 순차적 추출 동작을 수행한다. 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 각각은, 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 각각이 그 다음 비트값을 추출할 때까지 4 클록 사이클동안 비트값을 유지 또는 래치하기 위해 클록 신호의 매 4 사이클마다 직렬 데이터 (DIN) 의 상이한 비트값을 추출한다. 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 각각은 상이한 비트값을 추출하고 또한 클록 신호의 4 사이클동안 래치된 이전에 추출한 비트값을 출력한다. 그 결과, 각 데이터 신호에 대하여, 한 개의 비트값이 4 클록 사이클동안 유지된다.

제 1 데이터 추출 유닛 (20a) 내의 제 1 선택기 (22a) 는, 트리거 생성 회로 (30) 내의 디코더 (34) 로부터의 제 1 래치 신호 (EN1) 뿐만 아니라 플립플롭 (24a) 으로부터의 출력 신호 (DT1) 및 직렬 데이터 (DIN) 를 수신한다. 제 1 선택기 (22a) 는 제 1 플립플롭 (24a) 으로부터의 출력 신호 (DT1) 또는 직렬 데이터 (DIN) 의 비트값중 한 개를 선택하여 제 1 플립플롭 (24a) 으로 전송한다. 제 1 선택기 (22a) 가 직렬 데이터 (DIN) 의 비트값을 선택했다면, 제 1 선택기 (22a) 가 제 1 플립플롭 (24a) 으로부터의 제 1 출력값 (DT1) 을 선택하기 전에 플립플롭 (24a) 으로부터의 출력값 (DT1) 은 상기 비트값으로 변하게 된다.

제 2 데이터 추출 유닛 (20b) 내의 제 2 선택기 (22b) 는, 트리거 생성 회로 (30) 내의 디코더 (34) 로부터의 제 2 래치 신호 (EN2) 뿐만 아니라 플립플롭 (24b) 으로부터의 출력 신호 (DT2) 및 직렬 데이터 (DIN) 를 수신한다. 제 2 선택기 (22b) 는 제 2 플립플롭 (24b) 으로부터의 출력 신호 (DT2) 또는 직렬 데이터 (DIN) 의 비트값중 한 개를 선택하여 제 2 플립플롭 (24b) 으로 전송한다. 제 2 선택기 (22b) 가 직렬 데이터 (DIN) 의 비트값을 선택했다면, 제 2 선택기 (22b) 가 제 2 플립플롭 (24b) 으로부터의 제 2 출력값 (DT2) 을 선택하기 전에 플립플롭 (24b) 으로부터의 출력값 (DT2) 은 상기 비트값으로 변하게 된다.

제 3 데이터 추출 유닛 (20c) 내의 제 3 선택기 (22c) 는, 트리거 생성 회로 (30) 내의 디코더 (34) 로부터의 제 3 래치 신호 (EN3) 뿐만 아니라 플립플롭(24c) 으로부터의 출력 신호 (DT3) 및 직렬 데이터 (DIN) 를 수신한다. 제 3 선택기 (22c) 는 제 3 플립플롭 (24c) 으로부터의 출력 신호 (DT3) 또는 직렬 데이터 (DIN) 의 비트값중 한 개를 선택하여 제 3 플립플롭 (24c) 으로 전송한다. 제 3 선택기 (22c) 가 직렬 데이터 (DIN) 의 비트값을 선택했다면, 제 3 선택기 (22c) 가 제 3 플립플롭 (24c) 으로부터의 제 3 출력값 (DT3) 을 선택하기 전에 플립플롭 (24c) 으로부터의 출력값 (DT3) 은 상기 비트값으로 변하게 된다.

제 4 데이터 추출 유닛 (20d) 내의 제 4 선택기 (22d) 는, 트리거 생성 회로 (30) 내의 디코더 (34) 로부터의 제 4 래치 신호 (EN4) 뿐만 아니라 플립플롭 (24d) 으로부터의 출력 신호 (DT4) 및 직렬 데이터 (DIN) 를 수신한다. 제 4 선택기 (22d) 는 제 4 플립플롭 (24d) 으로부터의 출력 신호 (DT4) 또는 직렬 데이터 (DIN) 의 비트값중 한 개를 선택하여 제 4 플립플롭 (24d) 으로 전송한다. 제 4 선택기 (22d) 가 직렬 데이터 (DIN) 의 비트값을 선택했다면, 제 4 선택기 (22d) 가 제 4 플립플롭 (24d) 으로부터의 제 4 출력값 (DT4) 을 선택하기 전에 플립플롭 (24d) 으로부터의 출력값 (DT4) 은 상기 비트값으로 변하게 된다.

제 1 데이터 추출 유닛 (20a) 으로부터의 제 1 데이터 신호 (DT1) 는 지연 유닛 (26) 내의 제 1 지연 블록 (26a) 으로 전송된다. 제 2 데이터 추출 유닛 (20b) 으로부터의 제 2 데이터 신호 (DT2) 는 지연 유닛 (26) 내의 제 2 지연 블록 (26b) 으로 전송된다. 제 3 데이터 추출 유닛 (20c) 으로부터의 제 3 데이터 신호 (DT3) 는 지연 유닛 (26) 내의 제 3 지연 블록 (26c) 으로 전송된다. 제 4 데이터 추출 유닛 (20d) 으로부터의 제 4 데이터 신호 (DT4) 는 지연 유닛 (26)내의 제 4 지연 블록 (26d) 으로 전송된다. 지연 유닛 (26) 은 제 1 내지 제 4 데이터 신호 (DT1, DT2, DT3, DT4) 에 대하여 개별적인 지연 동작을 수행하고, 이에따라 서로 동기하는 제 1 내지 제 4 지연 신호 (DS1 내지 DS4) 를 생성한다. 상기 실시예에서, 제 1, 제 2 및 제 3 데이터 신호 (DT1, DT2, DT3) 는 지연되고, 제 1 데이터 신호 (DT1) 가 최대 지연된다. 제 2, 제 3, 및 제 4 데이터 신호 (DT2, DT3, DT4) 는 최대 지연된 데이터 신호 (DT1) 와 동기한다. 제 1 내지 제 4 지연 블록 (26a, 26b, 26c, 26d) 의 구성은 공지된 바와같이 종래의 지연 회로를 포함할 수도 있다. 예를 들어, 직렬 연결된 복수의 버퍼 회로가 제 1 내지 제 4 지연 블록 (26a, 26b, 26c, 26d) 에 적용될 수도 있다. 이 경우에, 제 1 내지 제 4 지연 블록 (26a, 26b, 26c, 26d) 이 상이한 수의 버퍼 회로에 상응하는 여러 지연을 수행하도록 제 1 내지 제 4 지연 블록 (26a, 26b, 26c, 26d) 은 버퍼 회로 수에 있어서 상이하다. 제 1 내지 제 4 지연 블록 (26a, 26b, 26c, 26d) 은 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 를 출력한다. 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 는 병렬 레지스터 (28) 의 제 1 내지 제 4 데이터 입력 단자 (D1, D2, D3, D4) 로 입력된다. 병렬 레지스터 (28) 는 디코더 (34) 로부터의 부하 신호 (LOAD) 에 의거하여 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 를 래치하여, 병렬 데이터 (D01, D02, D03,D04) 를 동시에 출력한다.

신규한 직병렬 변환 회로에 따라, 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 은 그 다음 래치 동작때까지 비트값을 개별적으로 래치하고, 또한지연 유닛 (26) 은 비트값의 데이터 신호를 지연하여 서로 동기하는 지연 신호 (DS1, DS2, DS3, DS4) 를 출력한다. 그 결과, 지연 신호 (SD1, SD2, SD3, SD4) 의 출력으로부터 병렬 레지스터 (28) 에 의한 지연 신호 (SD1, SD2, SD3, SD4) 의 래치 동작으로 정의되는 준비 시간으로서 데이터 추출 유닛의 스테이지 수와 동일한 수의 사이클, 즉 4 사이클에 상응하는 시간을 확보할 수 있다. 따라서, 클록 주파수가 높더라도, 충분한 준비 시간이 확보될 수 있다. 추출 유닛 수를 변경함으로써 준비시간은 변경될 수 있다. 추출 유닛 수를 증가시킴으로써 준비 시간이 증가된다.

트리거 생성기 (30) 는 클록 신호와 동기하는 래치 신호 (EN1, EN2, EN3, EN4) 를 생성하고, 래치 신호 (EN1, EN2, EN3, EN4) 는 데이터 추출 유닛에 의한 직렬 데이터의 비트값의 순차적인 추출을 위한 트리거 역할을 한다. 트리거 생성기 (30) 는 병렬 레지스터 (28) 가 지연 데이터 (DS1, DS2, DS3, DS4) 를 로드할 수 있도록 트리거 역할을 하는 부하 신호 (LOAD) 를 생성한다.

이 실시예에서, 트리거 생성기 (30) 는, 이진 디지트를 생성하기 위해 클록 신호를 계수하고 또한 직렬 데이터가 플립플롭으로 페치될 수 있도록 타이밍을 생성하는 계수기 (32), 및 이진 디지트를 디코드하여 부하 신호 (LOAD) 및 래치 신호 (EN1, EN2, EN3, EN4) 를 생성시키는 디코더 (34) 를 포함할 수도 있다.

계수기 (32) 는 매 한 사이클마다 변하는 제 1 이진 코드 (C1) 및 매 2 사이클마다 변하는 제 2 이진 코드 (C2) 를 출력한다. 제 1 및 제 2 이진 코드 (C1, C2) 는 디코더 (34) 로 전송되어, 디코더 (34) 는 데이터를 제 1 내지 제 4선택기 (22a, 22b, 22c, 22d) 내로 페치하기 위한 타이밍을 지시하는 래치 신호 (EN1, EN2, EN3, EN4) 를 출력하고, 상기 래치 신호는 EN4, EN3, EN2, EN1 의 순서로 한 사이클씩의 차이로 순차적으로 출력된다.

계수기 (32) 및 디코더 (34) 는 종래의 구조를 포함할 수도 있다.

상기 신규한 직병렬 변환 회로의 동작이 설명될 것이다. 도 4 는 도 3 에 도시된 신규한 직병렬 변환 회로의 파형을 도시하는 타이밍 차트이다. 직렬 데이터 (DIN) 는 클록 신호 (CLK) 와 동기하며 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 의 제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 로 각각 전송된다. 클록 신호 (CLK) 는 병렬 레지스터 (28) 뿐만 아니라 제 1 내지 제 4 플립플롭 (24a, 24b, 24c, 24d) 과 계수기 (32) 로 전송되어, 상기 신규한 변환 회로는 한 개의 클록 신호 (CLK) 와 동기하여 동작한다.

직렬 데이터 (DIN) 를 페치하는 타이밍을 지시하는 제 1 내지 제 4 래치 신호 (EN1, EN2, EN3, EN4) 는 디코더 (34) 로부터 제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 로 전송된다. 서로 한 사이클씩 상이한 타이밍으로 제 1 내지 제 4 래치 신호 (EN1, EN2, EN3, EN4) 는 인에이블되고, 제 1 내지 제 4 래치 신호 (EN1, EN2, EN3, EN4) 는 한 사이클씩 상이한 매 사이클마다 인에이블된다.

인에이블 상태인 제 1 내지 제 4 래치 신호 (EN1, EN2, EN, EN4) 는 제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 로 순차적으로 입력되어, 제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 는, 인에이블 상태의 제 1 내지 제 4 래치 신호 (EN1, EN2, EN3, EN4) 를 각각 수신함에 따라 직렬 데이터 (DIN) 의 비트값을 선택하여,제 1 내지 제 4 플립플롭 (24a, 24b, 24c, 24d) 로 입력되는 출력 신호 (S01, S02, S03, S04) 를 개별적으로 출력한다.

제 1 내지 제 4 래치 신호 (EN1, EN2, EN3, EN4) 를 인에이블 상태로 변경하는 한 사이클이 진행된 후, 제 1 내지 제 4 래치 신호 (EN1, EN2, EN3, EN4) 는 비활성화되고, 제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 는 제 1 내지 제 4 플립플롭 (24a, 24b, 24c, 24d) 으로부터 출력되는 비트값을 다시 선택하여, 선택된 비트값을 이후 제 1 내지 제 4 플립플롭 (24a, 24b, 24c, 24d) 으로 입력되는 출력 신호 (S01, S02, S03, S04) 로서 순차적으로 출력한다.

제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 가 직렬 데이터 (DIN) 의 비트값을 선택하는 시간으로부터 제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 가 제 1 내지 제 4 플립플롭 (24a, 24b, 24c, 24d) 으로부터의 출력값을 다시 선택하는 시간으로인 시간차는, 한 클록 사이클보다 훨씬 짧으며, 이러한 이유로 제 1 내지 제 4 선택기 (22a, 22b, 22c, 22d) 에 의해 다시 선택되는 제 1 내지 제 4 플립플롭 (24a, 24b, 24c, 24d) 으로부터의 출력값은 직렬 데이터 (DIN) 의 비트값이다.

따라서, 제 1 내지 제 4 플립플롭 (24a, 24b, 24c, 24d) 은 이전의 비트값에 상응하는 제 1 내지 제 4 데이터 신호 (DT1, DT2, DT3, DT4) 를 생성한다. 제 1 내지 제 4 플립플롭 (24a, 24b, 24c, 24d) 을 각각 구비하는 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 각각은 상이한 타이밍으로 4 클록 사이클동안 비트 데이터를 유지하고 제 1 내지 제 4 데이터 신호 (DT1, DT2, DT3, DT4) 중 개별적인 한 개를 출력한다.

상기 실시예에서, 제 1 내지 제 4 래치 신호 (EN1, EN2, EN3, EN4) 는 EN4, EN3, EN2, EN1 의 순서로 인에이블된다. 따라서, 제 4 데이터 추출 유닛 (20d) 이 우선 동작하여 직렬 데이터 (DIN) 의 제 1 비트값 (1) 을 추출하고 제 4 데이터 신호 (DN4) 를 출력한다. 두번째로, 제 3 데이터 추출 유닛 (20c) 이 동작하여 직렬 데이터 (DIN) 의 제 2 비트값 (2) 을 추출하고 제 3 데이터 신호 (DN3) 를 출력한다. 세번째로, 제 2 데이터 추출 유닛 (20b) 이 동작하여 직렬 데이터 (DIN) 의 제 3 비트값 (3) 을 추출하고 제 2 데이터 신호 (DN2) 를 출력한다. 네번째로, 제 1 데이터 추출 유닛 (20a) 이 동작하여 직렬 데이터 (DIN) 의 제 4 비트값 (4) 을 추출하고 제 1 데이터 신호 (DN1) 를 출력한다. 제 4 내지 제 1 데이터 추출 유닛 (20d, 20c, 20b, 20a) 에 의한 상기 추출 동작은 반복될 것이다.

개별적인 데이터 신호 (DT1, DT2, DT3, DT4) 는 제 1 내지 제 4 데이터 추출 유닛 (20a, 20b, 20c, 20d) 으로부터 한 클록 사이클만큼 상이한 타이밍으로 출력되고, 이후 지연 유닛 (26) 의 제 1 내지 제 4 지연 블록 (26a, 26b, 26c, 26d) 으로 입력된다. 제 1 내지 제 4 데이터 신호 (DT1, DT2, DT3, DT4) 는 타이밍이 조절되어 제 1 지연 블록으로부터 제 4 지연 블록으로 (26a, 26b, 26c, 26d) 시간 (T1) 에서 동시에 출력된다.

제 1 지연 블록 (26a) 은 3개 클록 사이클로 제 1 데이터 신호 (DT1) 를 지연시켜 제 1 지연 신호 (DS1) 를 생성한다. 제 2 지연 블록 (26b) 은 2개 클록 사이클로 제 2 데이터 신호 (DT2) 를 지연시켜 제 2 지연 신호 (DS2) 를 생성한다. 제 3 지연 블록 (26c) 은 1개 클록 사이클로 제 3 데이터 신호 (DT3) 를 지연시켜제 3 지연 신호 (DS3) 를 생성한다. 제 4 지연 블록 (26d) 은 제 4 데이터 신호 (DT4) 를 지연시키지 않고 제 4 지연 신호 (DS4) 를 생성한다. 그 결과, 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 는 최소 지연 시간으로 서로 동기한다.

상기 실시예에서 제 4 지연 블록 (26d) 에 의한 제 4 데이터 신호 (DT4) 의 지연 시간은 0 인 반면, 제 1 내지 제 4 데이터 신호에서의 지연 시간차가 상기한 바를 따른다면, 데이터 신호가 얼마만큼 지연되는 지는 상기한 바와 같이 제한되지 않아야 한다.

개별적인 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 는 병렬 레지스터 (28) 의 제 1 내지 제 4 입력 스테이지 (D1, D2, D3, D4) 에 개별적으로 입력된다. 병렬 레지스터 (28) 는 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 의 입력 뿐만 아니라 디코더 (34) 로부터의 부하 신호 (LOAD) 및 클록 신호 (CLK) 의 입력을 수신한다. 병렬 레지스터 (28) 는 시간 (T2) 에서 부하 신호 (LOAD) 에 의거하여 입력 스테이지 (D1, D2, D3, D4) 를 개방하도록 동작하여 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 를 페치한다. 이후, 병렬 레지스터 (28) 는 시간 (T3) 에서 클록 신호 (CLK) 에 의거하여 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 를 페치하도록 동작하여 병렬 데이터 (D01, D02, D03, D04) 가 병렬 레지스터 (28) 로부터 출력된다. 상기 실시예에서, 제 4 병렬 데이터 (D04) 는 제 1 비트값 (1) 을 갖는다. 제 3 병렬 데이터 (D03) 는 제 2 비트값 (2) 을 갖는다. 제 2 병렬 데이터 (D02) 는 제 3 비트값 (3) 을 갖는다. 제 1병렬 데이터 (D01) 는 제 4 비트값 (4) 을 갖는다.

따라서, 준비 시간은, 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 가 시간 (T2) 에서 동시에 출력된 후 시간 (T3) 에서 병렬 레지스터 (28) 가 데이터를 페치할 때까지의 시간에 상응한다. 또한, 최장 준비 시간은 4개 클록 사이클, 즉 제 1 내지 제 4 지연 신호 각각이 개별적인 비트값을 래치하는 시간 주기인 반면, 한 개 클록 사이클을 줄이기 위해 클록 주파수가 높더라도, 병렬 레지스터 (28) 는 제 1 내지 제 4 지연 신호 (DS1, DS2, DS3, DS4) 를 래치하도록 된다. 직렬 데이터 (DIN) 의 제 5 비트값 또는 이후의 비트값은 매 4 비트마다 병렬 데이터로 변환될 것이다.

신규한 직병렬 변환 회로에 따라, 제 1 내지 제 4 데이터 추출 유닛은 그 다음 래치 래치 동작때까지 비트값을 래치하도록 개별적으로 동작하며 또한 지연 유닛은 서로 동기하는 지연 신호를 생성하기 위해 비트값의 데이터 신호를 지연하도록 동작하여, 지연 신호가 생성된 후 병렬 레지스터에 의해 래치될 때까지의 시간 주기로 정의된 최장 준비 시간은 4 클록 사이클로 설정될 수도 있다. 즉, 클록 주파수가 매우 높더라도, 충분한 준비 시간이 설정될 수도 있다.

상기 실시예에서, 래치 신호 및 부하 신호는 트리거 생성기에 의해 생성된다. 그러나, 래치 신호 및 부하 신호가 외부로부터 공급되는 것도 가능하다.

제 2 실시예

본 발명에 따른 제 2 실시예가 도면을 참조하여 설명될 것이다. 도 5 는 본 발명에 따른 제 2 실시예에서 신규한 직병렬 변환 회로를 도시하는 블록도이다.다음에 따르는 설명은 중복 설명을 피하여 제 1 실시예의 신규한 변환 회로와의 차이에 대해서만 언급될 것이다.

제 2 실시예에서, n 개의 데이터 추출 유닛이 제공되며, n 은 2 이상인 정수이며, 데이터 추출 유닛의 각각은 n 클록 사이클에 대한 비트값을 래치한다. 직렬 데이터 (DIN) 의 한 세트의 제 1 내지 제 n 비트값은 병렬 레지스터로부터 동시에 출력되는 한 세트의 병렬 데이터로 변환된다.

트리거 생성기 역할을 하는 시프트 레지스터 (40) 가 제공된다. 클록 신호 (CLK) 는 시프트 레지스터 (40) 의 플립플롭 (FF1) 으로 입력되어, 제 1 래치 신호 (EN1) 는 클록 신호 (CLK) 의 입력으로부터 한 클록 사이클 지연되어 제 1 스테이지 플립플롭 (FF1) 으로부터 출력된다. 또한, 제 2 래치 신호 (EN2) 는 클록 신호 (CLK) 의 입력으로부터 두 개 클록 사이클 지연되어 제 2 스테이지 플립플롭 (FF2) 으로부터 출력된다. 제 3 래치 신호 (EN3) 는 클록 신호 (CLK) 의 입력으로부터 세 개 클록 사이클 지연되어 제 3 스테이지 플립플롭 (FF3) 으로부터 출력된다. 제 n 래치 신호 (ENn) 는 클록 신호 (CLK) 의 입력으로부터 n 개 클록 사이클 지연되어 제 n 스테이지 플립플롭 (FFn) 으로부터 출력된다. 래치 신호는 시프트 레지스터 (40) 로부터 EN1, EN2,...ENn 의 순서로 출력된다. 부하 신호 (LOAD) 는 시프트 레지스터 (40) 의 최종 플립플롭 (FFz) 으로 출력되고, 부하 신호 (LOAD) 는 병렬 레지스터 (28) 로 입력된다. 제 n 스테이지에서 최종 스테이지로의 차이가 n 이하인 것이 바람직하다. 직병렬 변환은 다음에 따르는 것을 제외하고 상기한 제 1 실시예와 동일한 방식으로 수행된다. 상기 실시예에서, 제 1 병렬 데이터 (D01) 는 제 1 비트값 (1) 을 갖는다. 제 2 병렬 데이터 (D02) 는 제 2 비트값 (2) 을 갖는다. 제 3 병렬 데이터 (D03) 는 제 3 비트값 (3) 을 갖는다. 제 4 병렬 데이터 (D04) 는 제 4 비트값 (4) 을 갖는다. 제 n 병렬 데이터 (D0n) 는 제 n 비트값 (n) 을 갖는다. 직렬 데이터 (DIN) 의 제 (n+1) 또는 이후의 비트값은 제 1 내지 제 n 비트값의 변환과 동일한 방식으로 병렬 데이터로 또한 변환된다.

제 2 신규한 직병렬 변환 회로에 따라, 제 1 내지 제 4 데이터 추출 유닛은 그 다음 래치 동작때까지 비트값을 래치하도록 개별적으로 동작하며 또한 지연 유닛은 서로 동기하는 지연 신호를 생성하기 위해 비트값의 데이터 신호를 지연하도록 동작하여, 지연 신호가 생성된 후 병렬 레지스터에 의해 래치될 때까지의 시간 주기로 정의된 최장 준비 시간은 4 클록 사이클로 설정될 수도 있다. 즉, 클록 주파수가 매우 높더라도, 충분한 준비 시간이 설정될 수도 있다.

상기 실시예에서, 래치 신호 및 부하 신호는 시프트 레지스터에 의해 생성된다. 그러나. 래치 신호 및 부하 신호가 외부로부터 공급되는 것도 가능하다.

본 발명의 수정은 본 발명이 속하는 당해 기술에 숙련된 당업자에게 명백할 것이며, 도시되어 설명된 실시예는 제한되지 않음을 이해할 것이다. 따라서, 본 발명의 사상과 범위내에서 모든 수정이 청구범위내에서 가능하다.

신규한 직병렬 변환 회로에 따라, 제 1 내지 제 4 데이터 추출 유닛은 그 다음 래치 래치 동작때까지 비트값을 래치하도록 개별적으로 동작하며 또한 지연 유닛은 서로 동기하는 지연 신호를 생성하기 위해 비트값의 데이터 신호를 지연하도록 동작하여, 지연 신호가 생성된 후 병렬 레지스터에 의해 래치될 때까지의 시간 주기로 정의된 최장 준비 시간은 4 클록 사이클로 설정될 수도 있다. 즉, 클록 주파수가 매우 높더라도, 충분한 준비 시간이 설정될 수도 있다.

Claims (9)

1. 복수의 데이터 추출 유닛이 직렬 데이터의 다음 비트값을 추출할 때까지 상기 데이터 추출 유닛의 수와 동일한 클록 신호의 사이클 수에 상응하는 시간 주기동안 상이한 비트값을 개별적으로 유지하기 위해, 순차적으로 입력되는 직렬 데이터의 상기 상이한 비트값을 순차적으로 추출하는 상기 복수의 데이터 추출 유닛;

   상기 복수의 데이터 추출 유닛으로부터 상기 데이터 신호를 수신하고 서로 동기하는 지연 신호를 생성하기 위해 상기 데이터 신호를 지연시키는, 상기 복수의 데이터 추출 유닛에 연결된 지연 유닛; 및

   상기 지연 신호를 병렬 데이터로서 동시에 출력하기 위해, 상기 지연 유닛으로부터의 상기 지연 신호를 수신하여 래치하는, 상기 지연 유닛에 연결된 병렬 레지스터를 포함하는 것을 특징으로 하는 직병렬 변환 회로.
2. 제 1 항에 있어서, 상기 복수의 데이터 추출 유닛 각각은,

   상기 클록 신호와 동기하도록 동작가능한 플립플롭 회로; 및

   선택기가 상기 플립플롭 회로로부터 출력값 및 직렬 데이터의 비트값중 한 개를 선택하여 상기 한 개가 상기 플립플롭 회로로 입력되도록 상기 플립플롭 회로로부터의 출력값을 수신하는, 플립플롭 회로에 연결된 상기 선택기를 포함하는 것을 특징으로 하는 직병렬 변환 회로.
3. 제 2 항에 있어서, 상기 선택기가 상기 직렬 데이터의 상기 비트값을 선택한다면, 상기 선택기는 상기 플립플롭 회로로부터의 상기 출력값이 상기 비트값으로 변한 후 상기 플립플롭 회로로부터 상기 출력값을 선택하는 것을 특징으로 하는 직병렬 변환 회로.
4. 제 1 항에 있어서, 상기 지연 유닛은 상기 데이터 신호중 최대 지연된 신호와 동기하는 상기 데이터 신호를 지연시키는 것을 특징으로 하는 직병렬 변환 회로.
5. 제 1 항에 있어서, 상기 지연 유닛은, 지연 블록이 상기 복수의 데이터 추출 유닛에 개별적으로 연결되도록 상기 복수의 데이터 추출 유닛의 수와 동일한 수의 상기 지연 블록을 포함하는 것을 특징으로 하는 직병렬 변환 회로.
6. 제 1 항에 있어서, 트리거와 같은 개별적인 래치 신호에 의거하여 상기 복수의 데이터 추출 유닛이 상기 복수의 데이터 추출 유닛에 순차적으로 입력된 상기 직렬 데이터의 상이한 비트값을 순차적으로 추출하도록, 상기 클록 신호와 동기하는 상기 개별적인 래치 신호를 상기 복수의 데이터 추출 유닛에 공급하며 상기 복수의 데이터 추출 유닛에 연결된 트리거 생성기를 더 포함하는 것을 특징으로 하는 직병렬 변환 회로.
7. 제 6 항에 있어서, 상기 트리거 생성기는, 부하 신호에 의거하여 상기 병렬 레지스터가 상기 지연 신호를 상기 지연 유닛으로부터 페치하도록, 상기 부하 신호를 상기 병렬 레지스터에 공급하는 상기 병렬 레지스터에 연결되는 것을 특징으로 하는 직병렬 변환 회로.
8. 제 7 항에 있어서, 상기 트리거 생성기는,

   이진 디지트를 생성하기 위해 상기 클록 신호를 계수하고 상기 플립플롭이 상기 직렬 데이터를 페치하도록 타이밍을 생성하는 계수기; 및

   상기 래치 신호 및 상기 부하 신호를 생성하기 위해 상기 계수기로부터 상기 이진 디지트를 수신하는, 상기 계수기에 연결된 디코더를 포함하는 것을 특징으로 하는 직병렬 변환 회로.
9. 제 7 항에 있어서, 상기 트리거 생성기는 시프트 레지스터를 포함하는 것을 특징으로 하는 직병렬 변환 회로.