TW457783B

TW457783B - Serial-parallel converter circuit

Info

Publication number: TW457783B
Application number: TW089103199A
Authority: TW
Inventors: Masaya Fukazawa
Original assignee: Nippon Electric Co
Priority date: 1999-02-22
Filing date: 2000-02-22
Publication date: 2001-10-01
Also published as: KR100328333B1; EP1032134B1; DE60019834T2; DE60019834D1; JP2000244330A; US6259387B1; KR20000076708A; JP3068593B1; EP1032134A1

Description

457783 五、發明說明（l) 發明之領成本發明係關於一種串並聯變換器電路，用以變換已在時間上連續地被輸入至並列資料之_列資料，尤有關一種能在高速運作中放寬時序限制之串並聯變換器電路。習知技4餘之描述一種習知之串並聯變換器電路係揭露於日本特開平 4-38017號公報中。圖1顯示此種習知之串並聯變換器電路。習知之串並聯變換器電路包含：一變換電阻1〇，用以產生閂鎖時序；一個正反器電路121，122，123與124之正反器群組12 ; —轉移電阻14 ;以及一輸出段電阻16 β變換電阻1 0接收一時鐘脈衝信號CLK舆一信號LOAD，俾能使習知之串並聯變換器電路將串列資料DIN轉換成具有複數位元之並列資料D01，D02，D〇3與D04。用以產生閂鎖時序之變換電阻1〇係連接至—⑽閘18。變換電阻10接收一時鐘脈衝信號CLK與一信號LOAD，俾能使變換電阻1 0以在相位上彼此不同一個週期的時鐘脈衝之脈衝形式’輸出四個閂鎖信號LI，L2，L3與L4。被輸出之閂鎖信號LI，L2 ’ L3與L4的數目係對應至並列資料之位元數或四個位元。正反器群組12包含四個連接至變換電阻1〇之正反器電路121，122，123，與124，俾能使第一正反器121接收第一閂鎖信號L1，使第二正反器122接收·第二閂鎖信號L2，使第三正反器123接收第三閂鎖信號L3，並使第^ ^反器

第5頁 457783 五、發明說明（2) 1 24接收第四閂鎖信號L4。四個正反器電路1 21，1 22， 1 2 3，與1 2 4之每一個接收一個串列資料D I N之時間上連續的輸入，俾能使四個正反器電路121，122，123，與124之每一個基於以閂鎖信號LI，L2，L3或L4作為時鐘脈衝而將串列資料DIN予以閂鎖。轉移電阻14係連接至第一與第二正反器121與122，用以分別接收來自第一與第二正反器121與122之輸出資料 DT01與DT02，俾能使轉移電阻14閂鎖輸出資料DT01與 DT02。轉移電阻14亦連接至變換電阻10，用以接收來自變換電阻10之第三閂鎖信號L3，俾能使轉移電阻14基於第三閂鎖信號L3作為一時鐘脈衝而將輸出資料0TO1與DT02予以，-、閂鎖。！_ 輸出段電阻16係連接至轉移電阻14，用以接收來自轉移電阻14之輸出資料DTI 1與DT1 2。輸出段電阻1 6係連接至第三與第四正反器123與124，用以分別接收來自第三與第四正反器123與124之第三與第四輸出資料DT13與DT14。輸出段電阻16亦連接至變換電阻10，用以接收來自變換電阻 1 〇之第二閂鎖信號L2，俾能使輸出段電阻1 6基於第二閂鎖信號L2作為一時鐘脈衝信號而執行，以將輸出資料DT11， DT12，DT13與DT14予以閂鎖，藉以使輸出段電阻16輸出並列資料DO 1，D02，'D03 與 D04。圖2係為說明圖1之習知之串並聯變換器電路之各種不，」同的信號波形之時序圖。此時，串列資料信號D I N係與外 1 部時鐘脈衝信號CL K同步地被輸入至正反器群組12，第一

第6頁 457783 五、發明說明（3) 係從變換電阻10傳輸至正能使第一至第四輸出信號地從第一至第四正反器器121與122之輪出信號，並基於第三閂鎖信號L3 俾能使第一與第二輸出信出。 DTI 1與DT1 2係被傳輸至輸四正反器123與124之輪出段電阻1 6。輸出信號DTI 1 基於來自變換電阻10之第閂鎖住，藉以使並列資料電I®· 1 6被輸出。示高速運作。其餘例如正入時鐘脈衝信號之8分週串並聯變換器電路係適合至第四閃鎖信號LI，L2，^與“ 反器群組12以作為時鐘脈衝， DT01 ’DT02，1)Τ13 ’ 與如4 相繼 121 ’122 ’123 與 124 輸出。然後，來自第一與第二正反 DT0 1與DT02係傳輸至轉移電阻η 作為一時鐘脈衝而被其岡.鎖住，號DT11與DT12從轉移電阻14被輸來自轉移電阻14之輸出信號出段電阻16。又，來自第三與第信號DT 13與DT14係被傳輸至輸出與DT12與輸出信號DT13與DT14係二閂鎖信號L 2而被輸出段電阻丄6 DOl，D02，D03，與d〇4從輸出段吾人只需要變換電阻1 〇以顯反器群組12之電路係被允許於輸的週期之時序運作。上述習知之於高速運作。從圖2可理解到，上述習知之串並聯變換器電路具有一項缺點：在輸出資料DT13與DT14從轉移電阻14被輸出之後與在輸出資料挺第三與第四正反器123與124被輸出之後，直到第二閂鎖信號L 2被輸入至輸出段電阻1 6為止，存在有一.時間限制。此種時間限制意味著作為在輸入資料與時鐘脈衝間之時序之一設定時間受到限制。

第7頁 457783 五、發明說明（4) 舉例而言，只有2分週的輸入時鐘脈衝CLK或從t2至t3 之一時間期間係對應至作為輸出段電阻1 6之設定時間。為了實現或改善高速性能而使得時鐘脈衝信號CLK之頻率增加，係縮短了一週期時間的時鐘脈衝信號C L K，藉以使設定時間亦縮短。這會使得難以確保足夠的設定時間。於上述情況下，需要發展一種免除上述問題之嶄新的串並聯變換器電路。【發明概要】因此，本發明之一個目的係提供一種免除於上述問題之嶄新的串並聯變換器.電路。 ' 本發明之又另一目的係提供一種嶄新的串並聯變換器電路，即使時鐘脈衝信號頻率高，其亦能確保足夠設定時間。本發明之一個實施樣態係提供一種_並聯轉換器，包含：複數之資料萃取單元，用以相繼地取出相繼被輸入之串列資料之不同位元值，用以個別地將不同的位元值予以保持一段對應於與此等資料萃取單元之數目相同數目之一時鐘脈衝信號之週期的時間期間，直到複數之資料萃取單元取出串列資料之下一個位元值為止；一延遲單元，連接至複數之資料萃取單元，用以從複數之資料萃取單元接收資料信號，並延遲資料信號以產生彼此同步的延遲信號； } 以及一並聯電阻，連接至延遲單元，用以從延遲單元接收延遲信號，用以閂鎖延遲信號，而與並列資料同時輪出延

第8頁 45 7 78 3 五、發明說明（5) 遲信號。本發明之上述與其他目的、特徵及優點將從下述的詳細說明而得以更顯清楚。【較佳實施例之說明】本發明之一個實施樣態係提供一種串並聯轉換器，包含：複數之資料萃取單元，用以相繼地取出相繼被輸入之串列資料之不同位元值，用以個別地將不同的位元值予以保持一段對應於與此等資料萃取單元之數目相同數目之一時鐘脈衝信號之週期的時間期間，直到複數之資料萃取單-、元取出串列資料之下一個位元值為止；一延遲單元，連接至複數之資料萃取單元，用以從複數之資料萃取單元接收資料信號，並延遲資料信號以產生彼此同步的延遲信號；以及一並聯電阻，連接至延遲單元，用以從延遲單元接收延遲信號，用以閂鎖延遲信號，而與並列資料同時輸出延遲信號。依據嶄新的串並聯變換器電路，複數的資料萃取單元係個別地運作以閂鎖位元值，直到下一個閂鎖運作為止。又，延遲單元開始運作以延遲位元值之資料信號，以產生彼此同步的延遲信號，俾能使界定為在已產生延遲信號後，直到延遲信號被並聯電阻閂鎖之時間期間為止之的設、丨丨定時間可被設定為與複數的資料萃取單元之數目相同之時鐘脈衝週期的數目。換言之，即使時鐘脈衝頻率相當高，

第9頁 457783 五、發明說明（6) 仍可設定足夠的設定時間。複數之資料萃取單元之每一個最好是包含：一正反器電路，可與時鐘脈衝信號同步地操作；以及一選擇器，連接至正反器電路，用以從正反器電路接收一輸出值，俾能使選擇器選擇來自正反器電路之輸出值與串列資料之位元值之其中一個，以使選擇的一個被輸入至正反器電路。在選擇器選擇串列資料之位元值以提供選擇的位元值至正反器以萃取位元資料之後，與直到下一個位元值被取出為止的時間期間，選擇器持續選擇來自正反器之輸出。每個資料萃取單元可保留被取出位元值，直到下一個位元值被取出為止。丨，' 另一較佳方式是：如杲選擇器選擇串列資料之位元 ' 值，則在來自正反器電路之輸出值已改變至位元值之後，選擇器選擇來自正反器電路之輸出举。每個資料萃取單元必然保留被取出之位元值，直到下一個位元值被取出為止。又另一較佳方式是：延遲單元係與延遲最多的之其中一個資料信號同步地延遲資料信號。由上述複數的萃取單元取出之一組資料信號，係基於上述資料信號中之延遲最多的資料信號而延遲，俾能使資料信號以最小延遽量而彼此同步。又另一較佳方式是：延遲單元包含與複數之資料萃取）：^元之數目相同數目之延遲方塊，俾能使延遲方塊個別地連接至複數之資料萃取單元。

第10頁 4 5 7 78 3 五、發明說明（7) 又另器，連同步之能基於相繼地資料之觸信號至單元提觸衝信號路提取用以從號。觸接至個別個別取出不同發產並聯取延發產，以串列計數較佳複數閂鎖的閂具有的位生器電阻遲信生器產生資料器接方式是：之資料萃信號予以鎖信號作相繼被輸元值。最好是連，俾能使號。最好是包二進位數之時序；收二進位串並聯轉換器更包含一觸發產生取單元，用以將與時鐘脈衝信號提供至複數之資料萃取單元，俾為觸發，使複數之資料萃取單元入至複數之資料萃取單元之串列接至並聯電阻，用以提供一載入並聯電阻基於載入信號而從延遲含：一計數器，用以計數時鐘脈，並用以產生允許此等正反器電以及一解碼器，連接至計數器，數，以產生閂鎖信號與載入信發產生器最好亦是包含一變換電阻較佳實施例第一實施例依本發明第一實施例將參考附圖而詳細說明。圖3說明依本發明第一實施例之一種嶄新的串並聯變換器電路的方塊圖" 第一種嶄新的串並聯變換器電路包含第一至第四資料萃取單元20a，20b，20c與20d，一延遲單元26，一並聯電阻28，與一觸發產生器30。第一至第四資料萃取單元

第11頁五、發明說明⑻ 20a，20b，20c與20d之每一個係連接至延遲單元26，亦連接至觸發產生器30 >延遲單元26係連接至第一至第四資料萃取單元20a，20b，20c與20d，亦連接至並聯電阻28。並聯電阻28係連接至延遲單元26，亦連接至觸發產生器30。第一資料萃取單元20a具有一第一選擇器2 2a與一第一正反器2 4a。第一選擇器22a接收串列資料DIN。第一正反器24a 係連接至第一選擇器22a用以接收來自第一選擇器22a之輸出，亦接收一時鐘脈衝信號CLK，俾能使第一正反器24a輸出第一輸出資料DT1。第二資料萃取單元20b具有一第二選擇器22b與一第二正反器24b。第二選擇器22b接收串列資料DIN。第二正反器24b係連接至第二選擇器22b，用以接收來自第二選擇器2 2b之輸出，亦接收時鐘脈衝信號CLK，俾能使第二正反器24b輸出第二輸出資料DT2。第三資料萃取單元20c具有一第三選擇器22c與一第三正反器24c。第三選擇器22c接收串列資料DIN。第三正反器24c係連接至第三選擇器22c，用以接收來自第三選擇器22c之輪出，亦接收時鐘脈衝信號CLK，俾能使第三正反器24c輸出第三輪出資料DT3。第四資料萃取單元20d具有一第四選擇器22(^ 與一第四正反器24d。第四選擇器22d接收串列資料dINd 第四正反器2 4d係連接至第四選擇器22d，用以接收來自第四選擇器22d之輸出，亦接收時鐘脈衝信號CLK，俾能使第四正反器24d輸出第四輸出資料DT4。觸發產生器30具有— 計數器32與連接至計數器32之一解磷器34。計數器接吹時、鐘脈衝信號CLK。解碼器34係連接至第一至第四選擇器

457783 五、發明說明（9) 22a，22b，22c與2 2d。延遲單元26具有：一第一延遲方塊 26a ’連接至第一資料萃取單元2 〇a ; —第二延遲方塊 26b ’連接至第二資料萃取單元2〇t); —第三延遲方塊 26c，連接至第三資料萃取單元2〇c，與一第四延遲方塊 26d ’連接至第四資料萃取單元2〇c。第一至第四資料萃取單元2〇a，20b，20c，與2 Od之每一個執行相繼取出彼此相·異的串列資料D〗N之位元之位元值的連續萃取運作，串列資料D〗N係與時鐘脈衝信號c L κ同步被輸入至第四資料萃取單元2〇a，20b，20c，與2〇d。第 —至第四資料萃取單元2〇a，2〇b，20c，與20d之每一個，係每四個週期的時鐘脈衝信號取出不同位元值之串列 D I N ’以保留或閂鎖被取出的四個時鐘脈衝週期的位元’ 值’直到每一個第一至第四資料萃取單元2〇a，2〇b， 2〇c，與20d取出下一個位元值為止。第一至第四單元2 0a，2 0b，20c，與2以之每一個取出不同的二料萃取亦輸出被閂鎖四個週期的時鐘脈衝信號之先前 2值，元值。因此，對於每個資料信號，一個位元值出的位在四個時鐘脈衝週期期間。 '被保持於第一資料萃取單元2〇&中之第一選擇器22a —正反器24a之輸出信號DT1與串列資料DIN，並姐收來自第觸發產生電路30乏解碼器34之一第一問鎖信號£ $收來自選擇器22a選擇來自第一正反器24a之任一輸出作/第— 串列資料DIN之任一位元值，俾能將選、擇的一個Q號DTl或至第一正反器24a。如果第一選擇器22a已經于以傳輪 '釋串列資料

第13頁 4 5 7783 、發明說明（10)

DlN之位元值，則來自第一正反器24a之輸出值DT1，係在第二選擇器22a選擇來自第一正反器24a之第一輸出值DT1 之·前改變成此位元值。 _於第二資料萃取單元20b中之第二選擇器22b接收來自第二正反器24b之輸出信號DT2與串列資料DIN，並接收來 =續發產生電路3 0中之解碼器34之一第二閂鎖信號EN 2。 β二選擇器22b選擇來自第二正反器24b之任一輸出信號 j 2或串列資料D丨N之佯一位元值，俾能將選擇的一個予以 |輪至第二正反器24b。如果第二選擇器22b已經選擇串列料DIN之位元值’則來自第二正反器24b之輸出值DT2係在第二選擇器2 2b選擇來自第二正反器2 4b之第二輸出值 DT2之前改變至此位元值。％ Μ $ 三輸出值DT3 於第三資料萃取單元2〇c中之第三選擇器22c接收輸出 :號DT3來自第三正反器24c與串列資料DIN，並接收來自，發產生電路30中之解碼器34之一第三閂鎖信號EN3。第 :·選擇器22c選擇來自第三正反器2 4c之任一輸出信號DT3 =串列資料DIN之任一位元值’俾能將選擇的一個予以傳】至第三正反器24c。如果第三選擇器22c已經選擇串列資 = DIN之位元值’則來自第三正反器24c之輸出值DT3係在弟二選擇器22c選擇來自第三正反器24c之第之前改變至此位先值。於第四資料萃取單元2〇d中之第四選擇器22<1接收來| ^ :正反器24d^^·出信號DT4與串列資料DIN，並接收目觸發產生電路30中之解碼器34之一第四問鎖信號EN4。

第14頁 457783 五、發明說明（11) 第四選擇器22d選擇來自第四正反器24d之任一 DT4或串列資料之任一位元值，俾能將選擇的一;^以傳輸至第四正-反器24d。如果第四選擇器22c已經選擇資斜DIN之位元值，則來自第四正反器24d之輸出值係在第四選擇器2 2d選擇來自第四正反器24d之四、 DT4之前改變至此位元值。 m 5 ^第二Ϊ料ΐ取單元―之第一資料信號DT1係傳輸至延遲早tg26中之第一延遲方塊26a。來自第二資料萃取單元2 Ob之第二資料信號])T2係被傳輸至延遲單元26中之二延遲方塊26b »來自第三資料萃取單元2〇c之第三資料芦號DT3係被傳輸至延遲單元26中之第三延遲方塊26c β來^ 第四資料萃取單元2〇d之第四資料信號DT4係被傳輸至延遲單元26中之第四延遲方塊26d β延遲單元26對第一至第四資料信號DTI，DT2，DT3與DT4執行個別的延遲運作，藉以產生彼此同步的第_至第四延遲信號DS1至£^4。於本實施例中，第一，第二與第三資料信號DTI，DT2與DT3係被延遲’其中之第一資料信號DT1被延遲最多。第二，第三與第四資料信號DT2，DT3與DT4係與延遲最多的資料信號DT1 同步。第一至第四延遲方塊26a，26b，26c與26d之構造可包含習知之延遲電路。舉例而言，一種串聯連接的複數缓衝電路可能適合於第一至第四延遲方塊26a，26b，26c與 26d之每一個。於此情況下，第一至第四延遲方塊26a， 26b，26c與26d之緩衝電路之數目係不、相同，俾能使第一至第四廷遲方塊26a，26b，26c與26d執行對應於不同數目

第15頁 4 5 7 7 8 3 五、發明說明（12) 的缓衝電路之各種不同的延遲。第一至第四延遲方塊 26a ’26b ’26c與26d輸出第一至第四延遲信號DS1，DS2， DS3與DS4。第一至第四延遲信號DS1，DS2，DS3與DS4係被輸入至並聯電阻2 8之第一至第四資料輸入端子01，02，卩3 與D4。並聯電阻28基於來自解碼器34之載入信號LOAD，閂鎖第一至第四延遲信號DS1，DS2，DS3與DS4，俾能使並聯電阻28同時輸出並列資料DO 1，D02，D03與D04。 _ 依據嶄新的串並聯變換器電路，第一至第四資料萃取單元2 0 a，2 0 b，2 0 c與2 0 d個別地問鎖位元值，直到下一個閂鎖運作為止。又，延遲單元26延遲位元值之資料信號，俾能使延遲單元2 6輸出彼此同步的延遲信號1>31，03 2， DS 3與DS4。因此，可確保對應於四個週期或與資料萃取單元段之數目相同的數目的週期的時間作為設定時間，而此設定時間係從延遲信號SD1，SD2，SD3和SD4之輸出，至藉由並聯電阻28對延遲信號SD1，SD2，SD3與SD4之閃鎖運作所界定。因此，即使時鐘脈衝頻率高，仍可確保足夠的設定時間。設定時間可藉由改變萃取單元之數目而改變^萃取單元之數目之增加導致設定時間之增加。觸發產生器30產生與時鐘脈衝信號同步的閂鎖信號 EN1 ，EN2，EN3 與EN4，其中，閂鎖信號EN1 ，EN2 ，EN3 與 EN4係藉由資料萃 '取單元，作為串列資料之位元值之連續萃取之觸發。觸發產生器30產生作為用以允許並聯電阻28 載入延遲資料DSl，DS2，DS3與DS4之觸發之載入信號 LOAD 〇

第16頁 457783 五、發明說明（13) 於本實施例中，觸發產生器30可包含：計數器32，用以計算時鐘脈衝信號而產生二進位數，亦用以產生允許_ 列資料被萃取進入正反器之時序；以及解碼器34，用以解碼二進位數而產生載入信號LOAD與閃鎖信號eni，EM2， EN3 與EN4 。計數器32輸出每一週期變化一次之一第一二進碼cl與每兩個週期變化一次之一第二二進碼C2。第一與第二二進碼C1與C2係被傳輸至解碼器34 ’俾能使解碼器34輸出將用以提取資料之時序予以通知給第一至第四選擇器22a， 22b，22c與22d之閂鎖信號EN1，EN2，EN3與EN4，其中，閂鎖信號係依EN4，EN3，EN2與EN1之順序，相繼地以一個時鐘脈衝週期之交錯而被輸出。計數器32與解碼器34可包含習知之構造。以下說明上述廢新.的串並聯變換器電路之運作。圖4 說明顯示於圖3之上述勒新的串並聯變換器電路之信號波形的時序圖。串列資料DIN係與時鐘脈衝信號(^£同步，並分別被提供至第一至第四資料萃取單元2〇a，20b，20c與 20d之第一至第四選擇器22a，22b，22c與22d。時鐘脈衝信號CLK係被提供至第一至第四正反器24a，24b，24c與 2 4d及計數器32與並聯電阻28，俾能使上述第一種嶄新的變換器電路依據單一的時鐘脈衝信號CLK而運作。第一至第四閂鎖信號EN1，EN2，EN3與EN4係從解碼器 34提供至第一至第四選擇器22a，22b .，22c與22d，用以通口知提取串列資料D I N之時序。第一至第四閂鎖信號E n 1，

第17頁 4 5 7 7 8:、五、發明說明（14) EN2，EN3與EN4係以彼此差一個週期之不同時序變成啟動狀態，藉以使第一至第四閂鎖信號EN1，EN2，EN3與EN4之每一個以一個週期之不同的時序，每四個週期變成啟動狀態。處於啟動狀態之第一至第四閂鎖信號EN1，EN2，EN3 與EN4係相繼地被輸入至第一至第四選擇器22a，22b，22c 與22d ’俾能使第一至第izg選擇器22a，22b，22c與22d在收到處於啟動狀態之第‘一至第四閃鎖信號ΕΝ 1，ΕΝ2，ΕΝ3 與ΕΝ4時，分別選擇串列資料DIN之位元值，俾能使第一至第四選擇器22a，22b，22c與22d相繼地個別將信號SOI， S02’S03與S04予以輸出，然後，這些信號SI，S02，S03 與S04係被輸入至第一至第四正反器24a，24b，24c，與 24d。 ’ 在從使第一至第四閃鎖信號EN1，EN2，EN3與EN4成為啟動狀態開始，經過一個時鐘脈衝週期之後，，第一至第四閂鎖信號EN1，EN2，EN3與EN4變成失能或非啟動狀態，藉以使第一至第四選擇器22a，2 2b，22c與22d再次選擇從第一至第四正反器24a，24b，24c與24d被輸出之資料信號之位元值，俾能使第一至第四選擇器22a，22b，22c與22d 相繼地輸出選擇的位元值作為接著被輸入至第一至第四正反器24a，24b ，24 c與24d之輸出信號SOI ，S2 ，S03與 S04。從第一至第四選擇器22a，22b22cr與22d選擇串列資料 DIN之位元值，至第一至第四選擇器22a，22b22c與22d再

第18頁 45 778 五、發明說明（15) 次選擇來自第一至第四正反器24a，24b，24c與24d之輪出的時間差，係遠比一個時鐘脈衝週期短，基於此理由，來自所欲再次被第一至第四選擇器22a，22b22c與22d選擇的第一至第四正反器24a，24b，24c與24d之輸出，係為串列資料D I N之位元_值。因此，第一至第四正反器24a，24b，24c與24d產生對應至先前之位元值之第一至第四資料信號DTI，DT2，DT3 與DT4。分別具有第一至第四正反器24a，24b，24c與2 4d 之第一至第四資料萃取單元20a，20b，20c與20d之每一個，係用以於不同的時序，持續四個時鐘脈衝週期保留位元資料，並輸出第一至第四資料信號DTI，DT2，DT3與DT4 之其一。，於本實施例中，第一至第四問鎖信號EN1，EN2，EN3 與EN4係以EN4，EN3，EN2至EN1的順序變成啟動狀態。因此’第四資料萃取單元2〇d係首先運作以取出串列資料DIN 之第一位元值（1)，並輸出第四資料信號DN4。第二，第三資料萃取單元2〇c開始運作以取出串列資料DIN之第二位元值（2)，並輸出第三資料信號DN 3。第三，第二資料萃取單元2 0 b開始運作以取出串列資料D丨n之第三位元值（3 )，並輸出第二資料信號DN2 »第四，第一資料萃取單元20a開始運作以取出串列資料DIN之第四位元值（4)，並輸出第一資料信號DN1。藉由第四至第一資料萃取單元2〇(1，2〇c，2〇b 與2 0 a之上述萃取運作將重複進行。、個別的資料信號DTI，DT2，DT3與DT4已從第一至第四

第19頁 45 7783 五、發明說明（16) 資料萃取單元20a，20b，20c與20d以一個時鐘脈衝週期之不同時序相繼地被輸出，然_後，被輸入至延遲單元26之第一至第四延遲方塊26a，26b，26c與26de第一至第四資料信號DTI，DT2，DT3與DT4係被調整時序，俾能使第一至第四延遲信號DS1，DS2，DS3與DS4於時間T1，從第一至第四延遲方塊26a，26b，26c與26d同時被輸出。第一延遲方塊2 6a延遲第一資料信號DT1三個時鐘脈衝週期’以產生第一延遲信號DS1。第二延遲方塊26b延遲第二資料信號DT2兩個時鐘脈衝週期，以產生第二延遲信號 DS2 °第三延遲方塊2 6c延遲第三資料信號DT3 —個時鐘脈衝週期’以產生第三延遲信號£)33。第四延遲方塊26d並不 $遲第四資料信號DT4，以產生第四延遲信號DS4 » '因此，第一至第四延遲信號DS 1，DS2，DS3與DS4係以最小延遲時間而彼此同步。 ^ 而於本實施例中，藉由第四延遲方塊26d之第四資料信號DT4之延遲時間是零，資料信號到底被延遲多長的時 =不應受限於上述實施例，只要在上述第一至第四資料信號間之延遲時間的差異符合上述需求即可。第一至第四延遲信號DS1，DS2，DS3與DS4之每一個，係個別地被輪入至並聯電阻28之第一至第四輸入段D1，

D2 ’ D3與D4。除了第一至第四延遲信號DSi，dS2，DS3與 DS4之輪入以外’並聯電阻28還接收時鐘脈衝信號CLK之輸入與來自解碼器34之載入信號LOAD。並聯電阻28開始運作’以基於用以提取第一至第四延遲信號DS1，DS2，ds3

第20頁 457783 五、發明說明（17) 與DS4之載入信號LOAD，於時間T2斷開輸入段D1，D2，D3 與])4。然後，並聯電阻2 8開始達作，以基於在時間T 3之時鐘脈衝信號CLK，閃鎖第一至第四延遲信號DS1，DS2，DS3 與DS4，俾能使並列資料D〇 1，d〇2，D03與£>04同時從並聯電阻28被輸出。於本實施例中，第四並列資料D04具有第一位元值（1)。第三並列資料D03具有第二位元值（2)。第二並列資料D02具有第三位元值（3)。第一並列資料D01具有第四位元值（4)。因此’在第一至第四延遲信號DS1，DS2，DS3與DS4已經同時於時間T2被輸出之後，設定時間係對應至直到並聯電阻28於時間T3提取資料的時間。又，的設定時間係為四個時鐘脈衝週期’或是第一至第四延遲信號之每一個閂鎖個別的位元值之時間期間，藉此，即使時鐘脈衝豳率高以縮短一個時鐘脈衝週期，並聯電阻28仍被允許以閂鎖第一至第四延遲資料信號DS1，DS2，DS3與DS4。第五或後來的串列資料D I N之位元值將每四個位元被轉換成並列資料。 ★依^第一種嶄新的串並聯變換器電路，第一至第四實料萃取單元係個別地運作以閂鎖位元值，直到下一個閃鎖，作為止’又’延遲單无開始運作以延遲位元值之資料信號’用以產生彼Jt同步的延遲信號，俾能使界定為在已^ 生延遲信號後’复到延遲信號被並聯電阻閂鎖之時間期間為止之的設定時間可被設定為四個時鐘脈衝週期。換言之，即使時鐘脈衝頻率相當高，仍可.設定足夠的設 ^ 間。

4 5 7 7 8 3 五、發明說明（18). 於本實施例中，閂鎖信號與載入信號係由觸發產.生器產生。然而，亦可能存在有閂鎖信號與載入信號係從外部提供之變形例。第二實施例：以下參考附圖詳細說明依本發明之第二實施例。圖5 說明於依本發明第二實施例之一種嶄新的串並聯變換器電路的方塊圖。下述的說明將僅集中於第二實施例之第二嶄新的變換器電路與上述第一實施例之第一種嶄新的變換器電路的差異，以避免任何重複的說明。於本實施例中，設有η個資料萃取單元，其中，η是不少於2的整數，俾能使每一個資料萃取單元閂鎖η個時鐘脈衝週期之位元值。一組第一至第η串列資料D I Ν之位元值係被轉換成同時從並聯電阻輸出之一組並列資料。一變換電阻40係被設置作為一觸發產生器。一時鐘脈衝信號CLK係被輸入至變換電阻40之一第一正反器FF1，俾能使一第一閂鎖信號ΕΝ 1從第一段正反器FF 1以比時鐘脈衝信號CLK之輸入延遲一個時鐘脈衝週期地被輸出。又，一第二閂鎖信號Ε Ν 2係從一第二段正反器F F 2，以又比時鐘脈衝信號CLK之輸入延遲了兩個時鐘脈衝週期地被輸出。一第三閃鎖信號Ε Ν 3係以又比時鐘脈街信號C L Κ之輸入延遲三個時鐘脈衝週期地從一第三段正反器F F 3被輸出。一第η閂鎖信號Ε Ν η係以又比時鐘脈衝信號C L Κ之輸入延遲η個時鐘脈衝週期地從一第η段正反器F F η被輸出。閂鎖信號係從變換電阻40，以ΕΝ1，ΕΝ2，…ΕΝη之順序被輸出。載入信號

第22頁 457782 五、發明說明（19) LOAD係從變換電阻40之最後一段正反器FFz被輸出，且載入信號LOAD係被輸入至並聯電阻2 8。最後一段至第η段的差異最好是不在η以上。除了下述說明之外，串並聯轉換係以與上述第一實施例相同的方式進行。於本實施例中，第一並列資料D 0 1具有第一位元值（1 )。第二並列資料D 0 2 具有第二位元值（2)。第三並列資料D03具有第三位元值 (3)。第四並列資料D04具有第四位元值（4)。第η並列資料 DOn具有第η位元值（η)。第（n+l )或其後之串列資料DIN之位元值亦以與轉換第一至第η位元值之相同方式，被轉換為並列資料。依據第二嶄新的串並聯變換器電路，第一至第四資料萃取單元係個別運作以閂鎖位元值，直到下一個閂鎖運作為止，又，延遲單元開始運作以延遲位元值之資料信號，用以產生彼此同步的之延遲信號，俾能使界定為在已產生延遲信號後，直到延遲信號被並聯電阻閂鎖之時間期間為止之的設定時間可被設定為四個時鐘脈衝週期。換言之，即使時鐘脈衝頻率相當高，仍可設定足夠的設定時間。於本實施例中，閂鎖信號與載入信號係由變換電阻產生。然而，亦可能存在有閂鎖信號與載入信號係從外部提供之變形例。熟習本項技#者應可理解到，本發明可具有多種變形例，吾人應理解到經由圖例所顯示與說明之實施例並非將本發明限定於此。因此，在不背離本發明之精神於範疇下，所做的種種變化與實施，皆屬於本發明之範圍。

第23頁 457783 五、發明說明（20) vl 第24頁 45 7 78：：圖式簡單說明【圖式之簡單說明】依本發明之較佳實施例將參考附圖而詳細說明。圖1顯示一種習知之串並聯變換器電路。圖2說明圖1之習知之串並聯變換器電路之各種不同的信號波形的時序圖。圖3說明依本發明第一實施例之一種嶄新的串並聯變換器電路的方塊圖。圖4說明顯示於圖3之上述嶄新的串並聯變換器電路之信號波形的時序圖。圖5說明依本發明第二實施例之一種嶄新的串並聯變換器電路的方塊圖。【符號之說明】

Cl，C2〜第一與第二二進碼 C L K ~時鐘脈衝信號 . DO卜D04-第一至第四並列資料

Dl，D2，D3，D4~ 輸入段 D I N〜串列資料信號 Μ卜DN4〜第一至第四資料信號 DS1-DS4〜第一至第四延遲資料信號 DS卜DS4〜第二至第四延遲信號 DT01-DT14〜第一至第四輸出信號 DTI，DT2，DT3，DT4〜第一至第四資料信號 EN卜EN4~第一至第四閂鎖信號

第25頁 457783 圖式簡單說明 FF 1 ~第一段正反器 FF2〜第二段正反器 FF3〜第三段正反器 F F z〜正反器 U -L4〜第一至第四閂鎖信號 LOAD-載入信號 SO 1-S04〜輸出信號_ SD1-SD4〜延遲信號 12卜124〜第一至第四正反器 20a_20d~第—至第四資料萃取單元 22a-22d〜第一至第四選擇器 2 4 a - 2 4 d ~第一至第四正反器 26a -26d~第一至第四延遲方塊

2~第二輸出資料DT 1 0 ~變換電阻 1 2 -正反器群組 1 4〜轉移電阻 1 6 ~輸出段電阻 1 8 ~ 0 R 閘 2 6〜延遲單元 2 8〜並聯電阻 30〜觸發產生器 3 2〜計數器、 3 4〜解碼器

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Claims

45 7783 六、申請專利範圍 1. 一種串並聯轉換器，包含：複數之資料萃取單元，用以相繼地取出相繼被輸入之串列資料之不同位元值，用以個別地將該不同的位元值予以保持一段對應於與該等資料萃取單元之數目相同數目之一時鐘脈衝信號之週期的時間期間，直到該複數之資料萃取單元取出該串列資料之下一個位元值為止；一延遲單元，連接至該複數之資料萃取單元，用以從該複數之資料萃取單元接收該資料信號，並延遲該資料信號以產生彼此同步的延遲信號；以及一並聯電阻，連接至該延遲單元，用以從該延遲單元接收該延遲信號，用以閂鎖該延遲信號，而與並列資料同時輸出該延遲信號。 2. 如申請專利範圍第1項之串並聯轉換器，其中，該複數之資料萃取單元之每一個包含：一正反器電路，可與該時鐘脈衝信號同步地操作；以及一選擇器，連接至該正反器電路，用以從該正反器電路接收一輸出值，俾能使該選擇器選擇來自該正反器電路之該輸出值與該串列資料之該位元值之其中一個，以使選擇的一個被輸入至該正反器電路。 3. 如申請專刹範圍第2項之串並聯轉換器，其中，如果該選擇器選擇該串列資料之該位元值，則在來自該正反器電路之該輸出值被改變至該位元值之後，該選擇器從該正反器電路選擇該輸出值。

第28頁 457783 六、申請專利範圍 4. 如申請專利範圍第1項之_並聯轉換器，其中，該延遲單元係與延遲最多之該等資料信號之其中一個同步地延遲該等資料信號。 5. 如申請專利範圍第1項之串並聯轉換器，其中，該延遲單元包含與該複數之資料萃取單元之數目相同數目之延遲方塊，俾能使該延遲方塊個別地連接至該複數之資料萃取單元。 — 6. 如申請專利範圍第1項之串並聯轉換器，更包含一觸發產生器，連接至該複鼓之資料萃取單元，用以將與該時鐘脈衝信號同步之個別閂鎖信號予以提供至該複數之資料萃取單元，俾能基於該個別的閂鎖信號作為觸發，使該複數之資料萃取單元相繼地取出具有相繼被輸入至該複數之資料萃取單元之該串列資料之不同的位元值。 7. 如申請專利範圍第6項之串並聯轉換器，其中，該觸發產生器係連接至該並聯電阻，用以提供一載入信號至該並聯電阻，俾能使該並聯電阻基於該載入信號而從該延遲單元提取該延遲信號。 8. 如申請專利範圍第7項之串並聯轉換器，其中，該觸發產生器包含：一計數器，用以計數該時鐘脈衝信號，以產生二進位數，並用 '以產生允許該等正反器電路提取該串列資料之時序；以及一解碼器，連接至該計數器，用以從該計數器接收該二進位數，以產生該閂鎖信號與該載入信號。

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