JPH05160748A - ディジタル変調回路 - Google Patents
ディジタル変調回路Info
- Publication number
- JPH05160748A JPH05160748A JP32356191A JP32356191A JPH05160748A JP H05160748 A JPH05160748 A JP H05160748A JP 32356191 A JP32356191 A JP 32356191A JP 32356191 A JP32356191 A JP 32356191A JP H05160748 A JPH05160748 A JP H05160748A
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Abstract
(57)【要約】
【目的】 固定長符号より可変長符号に変調するディジ
タル変調回路に関し、並列データで変調を行い変調回路
の動作周波数を低くすることを目的とする。 【構成】 パルス入力に同期して固定長符号のディジタ
ル並列データ（変調前データ）ａを論理回路１に入力
し、少なくとも一つの変調のデータ単位がデータ入力の
幅の整数倍でないために生じる変調前データａの余りを
示す余りビット出力ｅをフリップフロップ２を通して論
理回路１の入力にフィードバックさせ、次のデータ確定
パルスｂに対する変調前データａと一緒に変調すること
により並列データのままで変調を行う。論理回路１の出
力である変調後データｃと変調ビット数ｄがバッファ回
路３に入力され、全てのビットが変調ビットである変調
後データｉが出力される。
タル変調回路に関し、並列データで変調を行い変調回路
の動作周波数を低くすることを目的とする。 【構成】 パルス入力に同期して固定長符号のディジタ
ル並列データ（変調前データ）ａを論理回路１に入力
し、少なくとも一つの変調のデータ単位がデータ入力の
幅の整数倍でないために生じる変調前データａの余りを
示す余りビット出力ｅをフリップフロップ２を通して論
理回路１の入力にフィードバックさせ、次のデータ確定
パルスｂに対する変調前データａと一緒に変調すること
により並列データのままで変調を行う。論理回路１の出
力である変調後データｃと変調ビット数ｄがバッファ回
路３に入力され、全てのビットが変調ビットである変調
後データｉが出力される。
Description
【０００１】
【産業上の利用分野】本発明は固定長符号を可変長符号
に変調するディジタル変調回路に関する。
に変調するディジタル変調回路に関する。
【０００２】
【従来の技術】図３は従来の固定長符号を可変長符号に
変調する回路の一例を示した図である（特公昭５５ー２
６４９４号公報）。この回路は直列の固定長符号（図３
ではバイナリ符号）を直列の可変長符号（図３では
（２，７）変調符号）に変調する回路である。入力され
た直列固定長符号データはフリップフロップ１１〜２０
を直列に接続したシフトレジスタに入力されて、そのシ
フトレジスタの各出力をデコードすることで変調してい
る。また、この例で使用している（２，７）変調符号の
場合は、変調後のデータ数が２倍になるために、シフト
レジスタはデータと同期して入力されるクロックの立ち
上がりエッジおよび立ち下がりエッジで動作するように
なっている。なお、図３において、２１〜２３はインバ
ータ、２４〜２６はＯＲ回路、２７〜３４はＡＮＤ回路
である。
変調する回路の一例を示した図である（特公昭５５ー２
６４９４号公報）。この回路は直列の固定長符号（図３
ではバイナリ符号）を直列の可変長符号（図３では
（２，７）変調符号）に変調する回路である。入力され
た直列固定長符号データはフリップフロップ１１〜２０
を直列に接続したシフトレジスタに入力されて、そのシ
フトレジスタの各出力をデコードすることで変調してい
る。また、この例で使用している（２，７）変調符号の
場合は、変調後のデータ数が２倍になるために、シフト
レジスタはデータと同期して入力されるクロックの立ち
上がりエッジおよび立ち下がりエッジで動作するように
なっている。なお、図３において、２１〜２３はインバ
ータ、２４〜２６はＯＲ回路、２７〜３４はＡＮＤ回路
である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来構成の変調回路では、入力された直列固定長符号デー
タをシフトレジスタにて直接処理を行っているために、
変調回路を入力クロックの２倍のスピードで動作しなけ
ればならない。このような変調回路は、高転送レートの
データの変調を行う場合にＥＣＬ(emitter coupled log
ic) などの高速デバイスが必要となって高度なディジタ
ル回路技術が必要となり、技術的に困難となる場合が多
くなる。
来構成の変調回路では、入力された直列固定長符号デー
タをシフトレジスタにて直接処理を行っているために、
変調回路を入力クロックの２倍のスピードで動作しなけ
ればならない。このような変調回路は、高転送レートの
データの変調を行う場合にＥＣＬ(emitter coupled log
ic) などの高速デバイスが必要となって高度なディジタ
ル回路技術が必要となり、技術的に困難となる場合が多
くなる。
【０００４】本発明は、上記の問題を解決するもので、
高転送レートの可変長符号データの変調をスピードの遅
い回路で行えるディジタル変調回路を提供することを目
的とする。
高転送レートの可変長符号データの変調をスピードの遅
い回路で行えるディジタル変調回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記問題を解決するため
に本発明のディジタル変調回路は、図１に示すように、
論理回路１に、固定長符号のディジタル並列データ（以
後変調前データと言う）ａをデータ確定パルス（以後入
力パルスと言う）ｂに同期させて入力し、論理回路１に
て、内部で並列データのままで変調し、可変長符号のデ
ィジタル並列データ（以後変調後データと言う）ｃおよ
びその中に含まれている変調された後のビット数（以後
変調ビット数と言う）ｄを出力するものである。
に本発明のディジタル変調回路は、図１に示すように、
論理回路１に、固定長符号のディジタル並列データ（以
後変調前データと言う）ａをデータ確定パルス（以後入
力パルスと言う）ｂに同期させて入力し、論理回路１に
て、内部で並列データのままで変調し、可変長符号のデ
ィジタル並列データ（以後変調後データと言う）ｃおよ
びその中に含まれている変調された後のビット数（以後
変調ビット数と言う）ｄを出力するものである。
【０００６】図１は、本発明のディジタル変調回路の基
本的構成を表すブロック図である。ディジタル変調回路
は、論理回路１とフリップフロップ２とバッファ回路３
とから構成されている。入力された変調前データａは論
理回路１に入力される。論理回路１は、前の入力パルス
ｂで固定長符号を可変長符号に変調する時に、少なくと
も一つの変調のデータ単位がデータ入力の幅の整数倍で
ないために生じる固定長符号のディジタル並列データの
余りを示す固定長符号のディジタル並列余りビット出力
（以後余りビット出力と言う）ｅおよびその中に含まれ
ている余りのビット数を示す出力（以後余りビット数出
力と言う）ｆを、入力パルスｂで動作するフリップフロ
ップ２に出力し、このフリップフロップ２を介して、固
定長符号のディジタル並列余りビット入力（以後余りビ
ット入力と言う）ｇおよびその中に含まれている余りの
ビット数を示す入力（以後余りビット数入力と言う）ｈ
を入力する。すなわち、１パルスで変調する論理回路１
の入力データは、変調回路外部より入力された変調前デ
ータａと前の入力パルスｂに対する余りビット入力ｇお
よび余りビット数入力ｈを合わせたデータであり、論理
回路１の出力は、変調後データｃおよび変調ビット数ｄ
と、余りビット出力ｅおよび余りビット数出力ｆであ
る。
本的構成を表すブロック図である。ディジタル変調回路
は、論理回路１とフリップフロップ２とバッファ回路３
とから構成されている。入力された変調前データａは論
理回路１に入力される。論理回路１は、前の入力パルス
ｂで固定長符号を可変長符号に変調する時に、少なくと
も一つの変調のデータ単位がデータ入力の幅の整数倍で
ないために生じる固定長符号のディジタル並列データの
余りを示す固定長符号のディジタル並列余りビット出力
（以後余りビット出力と言う）ｅおよびその中に含まれ
ている余りのビット数を示す出力（以後余りビット数出
力と言う）ｆを、入力パルスｂで動作するフリップフロ
ップ２に出力し、このフリップフロップ２を介して、固
定長符号のディジタル並列余りビット入力（以後余りビ
ット入力と言う）ｇおよびその中に含まれている余りの
ビット数を示す入力（以後余りビット数入力と言う）ｈ
を入力する。すなわち、１パルスで変調する論理回路１
の入力データは、変調回路外部より入力された変調前デ
ータａと前の入力パルスｂに対する余りビット入力ｇお
よび余りビット数入力ｈを合わせたデータであり、論理
回路１の出力は、変調後データｃおよび変調ビット数ｄ
と、余りビット出力ｅおよび余りビット数出力ｆであ
る。
【０００７】バッファ回路３は、前記変調後データｃお
よび変調ビット数ｄを入力して、全てのビットが変調さ
れた後のビットになっている並列データｉを出力する。
よび変調ビット数ｄを入力して、全てのビットが変調さ
れた後のビットになっている並列データｉを出力する。
【０００８】
【作用】上記構成によって固定長符号を可変長符号に変
調する時に、余りビット信号ｅを次の入力パルスｂの固
定長符号入力データの最上位ビット側に付けて一緒に変
調することができ、並列データでの変調ができる。
調する時に、余りビット信号ｅを次の入力パルスｂの固
定長符号入力データの最上位ビット側に付けて一緒に変
調することができ、並列データでの変調ができる。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図２は、本発明の一実施例に係るデ
ィジタル変調回路の構成を示すブロック図である。本実
施例は並列の固定長符号データを並列の可変長符号に変
調するディジタル変調回路である。なお、このディジタ
ル変調回路では、変調前と変調後ではデータ数が２倍に
なるとする。
しながら説明する。図２は、本発明の一実施例に係るデ
ィジタル変調回路の構成を示すブロック図である。本実
施例は並列の固定長符号データを並列の可変長符号に変
調するディジタル変調回路である。なお、このディジタ
ル変調回路では、変調前と変調後ではデータ数が２倍に
なるとする。
【００１０】図２に示すように、ディジタル変調回路
は、論理回路としてのＲＯＭ１と、フリップフロップ２
と、バッファ回路とから構成され、バッファ回路は、バ
レルシフタ４、イネーブル付きのラッチ５、データセレ
クター６、バレルシフタおよびデータセレクターコント
ロール７からなる。
は、論理回路としてのＲＯＭ１と、フリップフロップ２
と、バッファ回路とから構成され、バッファ回路は、バ
レルシフタ４、イネーブル付きのラッチ５、データセレ
クター６、バレルシフタおよびデータセレクターコント
ロール７からなる。
【００１１】ここで、論理回路としてのＲＯＭ１は、固
定長符号のディジタル並列データ（変調前データと言
う）ａと、前記変調前データの入力に同期したデータ確
定パルス（入力パルスと言う）ｂと、固定長符号のディ
ジタル並列余りビット入力（余りビット入力と言う）ｇ
と、前記固定長符号のディジタル並列余りビット入力に
含まれている余りのビット数である余りビット数入力
（余りビット数入力と言う）ｈとを入力し、可変長符号
のディジタル並列データ（変調後データと言う）ｃと、
この変調後データｃに含まれている変調された後のビッ
ト数である可変長符号ビット数ｄと、固定長符号を可変
長符号に変調する時に少なくとも一つの変調のデータ単
位がデータ入力の幅（並列ビット数）の整数倍でないた
めに生じる変調前データａの余りを示す固定長符号のデ
ィジタル並列余りビット出力ｅと、前記固定長符号のデ
ィジタル並列余りビット出力に含まれている余りのビッ
ト数を示す余りビット数出力ｆとを出力する。
定長符号のディジタル並列データ（変調前データと言
う）ａと、前記変調前データの入力に同期したデータ確
定パルス（入力パルスと言う）ｂと、固定長符号のディ
ジタル並列余りビット入力（余りビット入力と言う）ｇ
と、前記固定長符号のディジタル並列余りビット入力に
含まれている余りのビット数である余りビット数入力
（余りビット数入力と言う）ｈとを入力し、可変長符号
のディジタル並列データ（変調後データと言う）ｃと、
この変調後データｃに含まれている変調された後のビッ
ト数である可変長符号ビット数ｄと、固定長符号を可変
長符号に変調する時に少なくとも一つの変調のデータ単
位がデータ入力の幅（並列ビット数）の整数倍でないた
めに生じる変調前データａの余りを示す固定長符号のデ
ィジタル並列余りビット出力ｅと、前記固定長符号のデ
ィジタル並列余りビット出力に含まれている余りのビッ
ト数を示す余りビット数出力ｆとを出力する。
【００１２】フリップフロップ２は、入力パルスｂで動
作し、前記論理回路の固定長符号のディジタル並列余り
ビット出力ｅと前記論理回路の固定長符号のディジタル
並列余りビット入力ｇとの間および、余りのビット数出
力ｆと余りビット数入力ｈとの間に接続されている。
作し、前記論理回路の固定長符号のディジタル並列余り
ビット出力ｅと前記論理回路の固定長符号のディジタル
並列余りビット入力ｇとの間および、余りのビット数出
力ｆと余りビット数入力ｈとの間に接続されている。
【００１３】また、バレルシフタ４、イネーブル付きの
ラッチ５、データセレクター６、バレルシフタおよびデ
ータセレクターコントロール７からなるバッファ回路
は、変調後データｃと、この変調後データｃに含まれて
いる変調された後のビット数を示す可変長符号ビット数
ｄとを入力とし、全てのビットが変調された後のビット
である可変長符号のディジタル並列データｉを出力す
る。
ラッチ５、データセレクター６、バレルシフタおよびデ
ータセレクターコントロール７からなるバッファ回路
は、変調後データｃと、この変調後データｃに含まれて
いる変調された後のビット数を示す可変長符号ビット数
ｄとを入力とし、全てのビットが変調された後のビット
である可変長符号のディジタル並列データｉを出力す
る。
【００１４】以下、変調動作を説明する。入力された変
調前データａは、ＲＯＭ１によって並列可変長符号デー
タｃに変調される。このとき一般に、固定長符号より可
変長符号への変調の切れ目が、入力された並列固定長符
号データの幅と一致しないため、並列データ単位の変調
はできず、並列固定長符号データの一部のビットが変調
できなくて余る。この余りを入力パルスｂで動作してい
るフリップフロップ２を通してＲＯＭ１の入力の最上位
ビット側にフィードバックして次の入力パルスｂで入力
される変調前データａと一緒に変調する。ディジタル並
列余りビット出力ｅのビット数は一定でないので、その
余りビット数ｆを同時にフィードバックする。
調前データａは、ＲＯＭ１によって並列可変長符号デー
タｃに変調される。このとき一般に、固定長符号より可
変長符号への変調の切れ目が、入力された並列固定長符
号データの幅と一致しないため、並列データ単位の変調
はできず、並列固定長符号データの一部のビットが変調
できなくて余る。この余りを入力パルスｂで動作してい
るフリップフロップ２を通してＲＯＭ１の入力の最上位
ビット側にフィードバックして次の入力パルスｂで入力
される変調前データａと一緒に変調する。ディジタル並
列余りビット出力ｅのビット数は一定でないので、その
余りビット数ｆを同時にフィードバックする。
【００１５】また、変調後データｃはその中に含まれる
変調された後のビット数が一定でないので変調された後
の可変長符号ビット数ｄも同時にＲＯＭ１より出力す
る。ＲＯＭ１より出力された変調後データｃは、変調前
データａと余りビット出力ｃとのデータ幅の２倍のデー
タ幅でバレルシフタ４に並列に入力され、前のクロック
での変調後データｃに引き続いてデータが並ぶようにバ
レルシフタ４にてシフトされる。
変調された後のビット数が一定でないので変調された後
の可変長符号ビット数ｄも同時にＲＯＭ１より出力す
る。ＲＯＭ１より出力された変調後データｃは、変調前
データａと余りビット出力ｃとのデータ幅の２倍のデー
タ幅でバレルシフタ４に並列に入力され、前のクロック
での変調後データｃに引き続いてデータが並ぶようにバ
レルシフタ４にてシフトされる。
【００１６】バレルシフタ４の出力ｊは、変調前データ
ａの４倍のデータ幅を持っていて、ビット毎のイネーブ
ル付きのラッチフリップフロップ５に入力される。ビッ
ト毎のイネーブル付きラッチフリップフロップ５には、
ＲＯＭ１より出力された変調後データｃの部分だけをラ
ッチできるようにＲＯＭ１より出力された変調後データ
に対応したビット毎のイネーブル入力ｋが同時に入力さ
れる。
ａの４倍のデータ幅を持っていて、ビット毎のイネーブ
ル付きのラッチフリップフロップ５に入力される。ビッ
ト毎のイネーブル付きラッチフリップフロップ５には、
ＲＯＭ１より出力された変調後データｃの部分だけをラ
ッチできるようにＲＯＭ１より出力された変調後データ
に対応したビット毎のイネーブル入力ｋが同時に入力さ
れる。
【００１７】ビット毎のイネーブル付きラッチフリップ
フロップ５は、２つの入力される固定長符号データの幅
の２倍のデータ幅のデータｍ，ｎに分けて出力する。分
けられたデータｍ，ｎはデータセレクター６の２組の入
力に各々接続される。このデータセレクター６は、バレ
ルシフタ４の出力データｈが２つのイネーブル付きラッ
チフリップフロップ５の入力の境界にまたがる、または
境界に合わさってラッチされた時に切り替わる。バレル
シフタ４のシフト量計算およびデータセレクター６のデ
ータ切り替えは、変調ビット数よりバレルシフタおよび
データセレクターコントロール７にて行う。
フロップ５は、２つの入力される固定長符号データの幅
の２倍のデータ幅のデータｍ，ｎに分けて出力する。分
けられたデータｍ，ｎはデータセレクター６の２組の入
力に各々接続される。このデータセレクター６は、バレ
ルシフタ４の出力データｈが２つのイネーブル付きラッ
チフリップフロップ５の入力の境界にまたがる、または
境界に合わさってラッチされた時に切り替わる。バレル
シフタ４のシフト量計算およびデータセレクター６のデ
ータ切り替えは、変調ビット数よりバレルシフタおよび
データセレクターコントロール７にて行う。
【００１８】これにより、固定長符号を可変長符号に変
調する時に、余りビット信号ｅを次の入力パルスｂの固
定長符号入力データの最上位ビット側に付けて一緒に変
調することができ、並列データでの変調ができる。
調する時に、余りビット信号ｅを次の入力パルスｂの固
定長符号入力データの最上位ビット側に付けて一緒に変
調することができ、並列データでの変調ができる。
【００１９】
【発明の効果】以上のように本発明によれば、並列固定
長符号データを並列可変長符号データに変調でき、変調
回路の動作周波数を、従来の直列データを変調していた
場合より低くでき、容易に高転送レートの可変長符号デ
ータへの変調を行える。
長符号データを並列可変長符号データに変調でき、変調
回路の動作周波数を、従来の直列データを変調していた
場合より低くでき、容易に高転送レートの可変長符号デ
ータへの変調を行える。
【図１】本発明のディジタル変調回路の基本的構成を説
明するブロック図である。
明するブロック図である。
【図２】本発明の一実施例に係るディジタル変調回路の
ブロック図である。
ブロック図である。
【図３】従来の変調回路のブロック図である。
１ 論理回路 ２ フリップフロップ ３ バッファ回路 ａ 固定長符号のディジタル並列データ ｂ データ確定パルス ｃ 可変長符号のディジタル並列データ ｄ 可変長符号ビット数 ｅ ディジタル並列余りビット出力 ｆ 余りビット数出力 ｇ ディジタル並列余りビット入力 ｈ 余りビット数入力 ｉ 全ビット変調並列データ
Claims (2)
- 【請求項１】 固定長符号のディジタル並列データ入力
と、前記固定長符号のディジタル並列データ入力に同期
したデータ確定パルス入力と、可変長符号のディジタル
並列データ出力と、前記可変長符号のディジタル並列デ
ータ出力に含まれている変調された後のビット数を示す
出力と、固定長符号を可変長符号に変調する時に少なく
とも一つの変調のデータ単位が並列ビット数であるデー
タ入力の幅の整数倍でないために生じる固定長符号のデ
ィジタル並列データの余りを示す固定長符号のディジタ
ル並列余りビット出力と、前記固定長符号のディジタル
並列余りビット出力に含まれている余りのビット数を示
す余りビット数出力と、固定長符号のディジタル並列余
りビット入力と、前記固定長符号のディジタル並列余り
ビット入力に含まれている余りのビット数を示す余りビ
ット数入力とを有する論理回路と、前記論理回路の固定
長符号のディジタル並列余りビット出力と前記論理回路
の固定長符号のディジタル並列余りビット入力との間お
よび、前記余りのビット数出力と前記余りビット数入力
の間に接続され、前記データ確定パルス入力で動作する
フリップフロップとを備えたディジタル変調回路。 - 【請求項２】 可変長符号のディジタル並列データと、
前記可変長符号のディジタル並列データに含まれている
変調された後のビット数を示す出力とを入力とし、全て
のビットが変調された後のビットである可変長符号のデ
ィジタル並列データを出力するバッファ回路を備えた請
求項１記載のディジタル変調回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323561A JP3011509B2 (ja) | 1991-12-09 | 1991-12-09 | ディジタル変調回路 |
| EP92311161A EP0546795B1 (en) | 1991-12-09 | 1992-12-08 | Digital modulator or demodulator circuit |
| DE69217860T DE69217860T2 (de) | 1991-12-09 | 1992-12-08 | Digitale Modulator- oder Demodulatorschaltung |
| US07/986,966 US5422641A (en) | 1991-12-09 | 1992-12-08 | Digital modulator and demodulator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323561A JP3011509B2 (ja) | 1991-12-09 | 1991-12-09 | ディジタル変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160748A true JPH05160748A (ja) | 1993-06-25 |
| JP3011509B2 JP3011509B2 (ja) | 2000-02-21 |
Family
ID=18156072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3323561A Expired - Fee Related JP3011509B2 (ja) | 1991-12-09 | 1991-12-09 | ディジタル変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011509B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518474B1 (ko) * | 1997-05-23 | 2005-12-12 | 소니 가부시끼 가이샤 | 변조디바이스및방법과전송매체 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210928A (ja) * | 1985-07-05 | 1987-01-19 | Mitsubishi Electric Corp | デ−タ合成回路 |
-
1991
- 1991-12-09 JP JP3323561A patent/JP3011509B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210928A (ja) * | 1985-07-05 | 1987-01-19 | Mitsubishi Electric Corp | デ−タ合成回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518474B1 (ko) * | 1997-05-23 | 2005-12-12 | 소니 가부시끼 가이샤 | 변조디바이스및방법과전송매체 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3011509B2 (ja) | 2000-02-21 |
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