JPS62233931A - パラレル・シリアル変換器 - Google Patents
パラレル・シリアル変換器Info
- Publication number
- JPS62233931A JPS62233931A JP61077424A JP7742486A JPS62233931A JP S62233931 A JPS62233931 A JP S62233931A JP 61077424 A JP61077424 A JP 61077424A JP 7742486 A JP7742486 A JP 7742486A JP S62233931 A JPS62233931 A JP S62233931A
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- JP
- Japan
- Prior art keywords
- parallel
- serial
- signal
- shift register
- bit
- Prior art date
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- Granted
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 239000000872 buffer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアル入力をパラレル出力に、パラレル入力
をシリアル出力に変換する2つの機能を備えたパラレル
・シリアル変換器に関するものである。
をシリアル出力に変換する2つの機能を備えたパラレル
・シリアル変換器に関するものである。
シリアル入力をパラレル出力に変換するシリアル/パラ
レル変換器或いはパラレル入力をシリアル出力に変換す
るパラレル/シリアル変換器は多くのディジタル機器に
於いて使用されている。ところで、これらの変換器は一
般にIC化されているが、両方のm能を備えたものは従
来存在しなかった。
レル変換器或いはパラレル入力をシリアル出力に変換す
るパラレル/シリアル変換器は多くのディジタル機器に
於いて使用されている。ところで、これらの変換器は一
般にIC化されているが、両方のm能を備えたものは従
来存在しなかった。
上述したように、従来は、1つのIcにパラレル入力を
シリアル出力に変換する機能或いはシリアル入力をパラ
レル出力に変換する機能の一方しか持たせなかったため
、次のような問題があった。
シリアル出力に変換する機能或いはシリアル入力をパラ
レル出力に変換する機能の一方しか持たせなかったため
、次のような問題があった。
即ち、パラレル入力のシリアル出力への変換及びシリア
ル入力のパラレル出力への変換を行なうことが必要なデ
ィジタル機器を製造する場合には2種類のICを用意し
ておかなければならず、在庫管理が面倒なものとなる問
題があると共に一方のICが不足した場合、a器の製造
を中止しなければならない問題がある。
ル入力のパラレル出力への変換を行なうことが必要なデ
ィジタル機器を製造する場合には2種類のICを用意し
ておかなければならず、在庫管理が面倒なものとなる問
題があると共に一方のICが不足した場合、a器の製造
を中止しなければならない問題がある。
本発明は前述の如き問題点を解決したものであり、その
目的は経済的な構成で1つの変換器にバラレル入力をシ
リアル出力に変換する機能及びシリアル入力をパラレル
出力に変換する機能を持たせることにある。
目的は経済的な構成で1つの変換器にバラレル入力をシ
リアル出力に変換する機能及びシリアル入力をパラレル
出力に変換する機能を持たせることにある。
本発明は前述の如き問題点を解決するため、■ シフト
レジスタと、 ■ 諜亥シフトレジスタの各ビットにセントされたデー
タをランチするラッチ回路と、 ■ 該ラッチ回路にラッチされたデータをパラレル信号
として出力するか入力されたパラレル信号の各ビットを
前記シフトレジスタの各ビットにセントするかを切換え
る切換手段とを設けたものである。
レジスタと、 ■ 諜亥シフトレジスタの各ビットにセントされたデー
タをランチするラッチ回路と、 ■ 該ラッチ回路にラッチされたデータをパラレル信号
として出力するか入力されたパラレル信号の各ビットを
前記シフトレジスタの各ビットにセントするかを切換え
る切換手段とを設けたものである。
ソフトレジスタの入力段にシリアル信号を加え、ランチ
回路にラッチされたデータをパラレル信号として出力す
るように切換回路を動作させることにより、シリアル/
パラレル変換機能を実現できる。また、入力されたパラ
レル信号の各ビットをシフトレジスタの各ビットにセッ
トするように切換回路を動作させることによりパラレル
/シリアル機能を実現できる。
回路にラッチされたデータをパラレル信号として出力す
るように切換回路を動作させることにより、シリアル/
パラレル変換機能を実現できる。また、入力されたパラ
レル信号の各ビットをシフトレジスタの各ビットにセッ
トするように切換回路を動作させることによりパラレル
/シリアル機能を実現できる。
第1図は本発明の一実施例のブロック図であり、■は8
ビツト構成のシフトレジスタ、2は8ビツト構成のラン
チ回路、3は切換回路、11〜18はシフトレジスタl
を構成するDフリップフロップ、21〜28はラッチ回
路2を構成するDフリップフロップ、31〜38は切換
回路3を構成するトライステートバッファ、41はシリ
アル信号が人力されるシリアル入力端子、42はクロッ
ク信号が入力されるクロック端子、43はシリアル信号
が出力されるシリアル出力端子、44−1〜44−8は
パラレル信号が入力或いは出力されるパラレル入出力端
子、45は切換信号の入力端子、46はストローブ信号
が入力されるストローブ端子である。
ビツト構成のシフトレジスタ、2は8ビツト構成のラン
チ回路、3は切換回路、11〜18はシフトレジスタl
を構成するDフリップフロップ、21〜28はラッチ回
路2を構成するDフリップフロップ、31〜38は切換
回路3を構成するトライステートバッファ、41はシリ
アル信号が人力されるシリアル入力端子、42はクロッ
ク信号が入力されるクロック端子、43はシリアル信号
が出力されるシリアル出力端子、44−1〜44−8は
パラレル信号が入力或いは出力されるパラレル入出力端
子、45は切換信号の入力端子、46はストローブ信号
が入力されるストローブ端子である。
同図に示す回路をパラレル/シリアル変換器として動作
させる場合は切換信号入力端子45に加える切換信号を
“l”とし、シリアル・パラレル変換器として動作させ
る場合は切換信号を“0”とするものであり、それぞれ
の場合の動作は次のようなものとなる。 、 (11パラレル/シリアル変換器として動作させる場合 切換信号入力端子45に加える切換信号を“l”とする
ことにより切換回路3を構成するトライステートバッフ
ァ31〜38のb側がオン状態となるので、パラレル入
出力端子44−1〜44−8にパラレル信号の各ビット
を加えることにより、パラレル信号の各ビットはシフi
・レジスタ1を構成するDフリップフロップ11〜18
にセントされ、クロック端子42に加えられるクロック
信号に同期してシフトされ、シリアル出力端子43より
1ビツトずつ出力される。
させる場合は切換信号入力端子45に加える切換信号を
“l”とし、シリアル・パラレル変換器として動作させ
る場合は切換信号を“0”とするものであり、それぞれ
の場合の動作は次のようなものとなる。 、 (11パラレル/シリアル変換器として動作させる場合 切換信号入力端子45に加える切換信号を“l”とする
ことにより切換回路3を構成するトライステートバッフ
ァ31〜38のb側がオン状態となるので、パラレル入
出力端子44−1〜44−8にパラレル信号の各ビット
を加えることにより、パラレル信号の各ビットはシフi
・レジスタ1を構成するDフリップフロップ11〜18
にセントされ、クロック端子42に加えられるクロック
信号に同期してシフトされ、シリアル出力端子43より
1ビツトずつ出力される。
(2)シリアル/パラレル変換器として動作させる場合
切換信号入力端子45に加える切換信号を“0”とする
ことにより切換回路3を構成するトライステートバッフ
ァ31〜38のa側がオン状態となる。
ことにより切換回路3を構成するトライステートバッフ
ァ31〜38のa側がオン状態となる。
この状態に於いてシリアル入力端子41にシリアル信号
を加えると、シリアル信号の各ビットはシリアル信号に
同期したクロック信号により順次シフトされる。そして
、シリアル信号の先頭ビットがシフトレジスタ1を構成
するDフリップフロップ18にセクトされたタイミング
に於いてストローブ端子46に加えるストローブ信号を
“1”とすることにより、シフトレジスタ1にセットさ
れたシリアル信号の各ビットがラッチ回路2を構成する
Dフリップフロップ21〜28にセットされ、そのQ端
子出力がトライステートバッファ31〜38のa側を介
してパラレル入出力端子44−1〜44−8に出力され
る。
を加えると、シリアル信号の各ビットはシリアル信号に
同期したクロック信号により順次シフトされる。そして
、シリアル信号の先頭ビットがシフトレジスタ1を構成
するDフリップフロップ18にセクトされたタイミング
に於いてストローブ端子46に加えるストローブ信号を
“1”とすることにより、シフトレジスタ1にセットさ
れたシリアル信号の各ビットがラッチ回路2を構成する
Dフリップフロップ21〜28にセットされ、そのQ端
子出力がトライステートバッファ31〜38のa側を介
してパラレル入出力端子44−1〜44−8に出力され
る。
第2図は本発明の他の実施例のブロック図であり、51
は8ビツト構成のシフトレジスタ、52は8ビツト構成
のランチ回路、53.54はスイッチ回路であり、一方
がオン状態の時、他方はオフ状態となるものである。ま
た、55はシリアル信号を出力するシリアル出力端子、
56はクロック端子、57はシリアル信号が加えられる
シリアル入力端子、58は切換信号入力端子、59はス
トローブ端子、60はパラレル出力端子、61はパラレ
ル入力端子である。
は8ビツト構成のシフトレジスタ、52は8ビツト構成
のランチ回路、53.54はスイッチ回路であり、一方
がオン状態の時、他方はオフ状態となるものである。ま
た、55はシリアル信号を出力するシリアル出力端子、
56はクロック端子、57はシリアル信号が加えられる
シリアル入力端子、58は切換信号入力端子、59はス
トローブ端子、60はパラレル出力端子、61はパラレ
ル入力端子である。
同図に示す回路をパラレル/シリアル変換器として動作
させる場合は切換信号入力端子58に加える切換信号を
“1″とし、シリアル/パラレル変換器として動作させ
る場合は切換信号を“0”とするものであり、それぞれ
の場合の動作は次のようになる。
させる場合は切換信号入力端子58に加える切換信号を
“1″とし、シリアル/パラレル変換器として動作させ
る場合は切換信号を“0”とするものであり、それぞれ
の場合の動作は次のようになる。
+11パラレル/シリアル変換器として動作させる場合
切換信号を“1′とすることによりスイッチ回路54が
オン状態となるので、パラレル入力端子61ニパラレル
信号を加えることによりパラレル信号の各ビットはシフ
トレジスタ51の各ビットにセットされ、クロック端子
56に加えられるクロック信号に同期してシフトされ、
シリアル出力端子55よりlビットずつ出力される。
オン状態となるので、パラレル入力端子61ニパラレル
信号を加えることによりパラレル信号の各ビットはシフ
トレジスタ51の各ビットにセットされ、クロック端子
56に加えられるクロック信号に同期してシフトされ、
シリアル出力端子55よりlビットずつ出力される。
(2)シリアル/パラレル変換器として動作させる場合
切換信号を“O”とすることによりスイッチ回路53が
オン状態となる。この状態に於いてシリアル入力端子5
7にシリアル信号を加えるとシリアル信号の各ビットは
シリアル信号に同期したクロック信号により順次シフト
される。そして、シリアル信号の先頭ビットがシフトレ
ジスタ51の出力段に到達した時点に於いてストローブ
端子59に加えるストローブ信号を“1″とすることに
より、シフトレジスタ51の各ビットにセットされたシ
フト信号の各ビットがラッチ回路52にラッチされ、ス
イッチ回路53を介してパラレル出力端子60に出力さ
れる。
オン状態となる。この状態に於いてシリアル入力端子5
7にシリアル信号を加えるとシリアル信号の各ビットは
シリアル信号に同期したクロック信号により順次シフト
される。そして、シリアル信号の先頭ビットがシフトレ
ジスタ51の出力段に到達した時点に於いてストローブ
端子59に加えるストローブ信号を“1″とすることに
より、シフトレジスタ51の各ビットにセットされたシ
フト信号の各ビットがラッチ回路52にラッチされ、ス
イッチ回路53を介してパラレル出力端子60に出力さ
れる。
以上説明したように、本発明によれば1つの変換器によ
りパラレル/シリアル変換とシリアル/パラレル変換と
を行なうことができるものであるから、従来二種類の変
換器を用意しなければ製造することができなかったディ
ジタル機器を一種類の変換器を用意するだけで製造する
ことが可能となり、従って在庫管理を簡単なものにでき
る利点がある。また更に本発明は1個のシフトレジスタ
を用いてパラレル/シリアル変換機能及びシリアル/パ
ラレル機能を実現しているものであるから、変換器を経
済的に構成できる利点もある。従って、本発明の変換器
をIC化すれば、非常に有効である。
りパラレル/シリアル変換とシリアル/パラレル変換と
を行なうことができるものであるから、従来二種類の変
換器を用意しなければ製造することができなかったディ
ジタル機器を一種類の変換器を用意するだけで製造する
ことが可能となり、従って在庫管理を簡単なものにでき
る利点がある。また更に本発明は1個のシフトレジスタ
を用いてパラレル/シリアル変換機能及びシリアル/パ
ラレル機能を実現しているものであるから、変換器を経
済的に構成できる利点もある。従って、本発明の変換器
をIC化すれば、非常に有効である。
第1図は本発明の一実施例のブロック図及び、第2図は
本発明の他の実施例のブロック図である。 図において、1.51・・・シフトレジスタ、2.52
・・・ラッチ回路、3・・・切換回路、11−18.2
1〜28・・・Dフリップフロップ、31〜38・・・
トライステートバッファ、53.54・・・スイッチ回
路。
本発明の他の実施例のブロック図である。 図において、1.51・・・シフトレジスタ、2.52
・・・ラッチ回路、3・・・切換回路、11−18.2
1〜28・・・Dフリップフロップ、31〜38・・・
トライステートバッファ、53.54・・・スイッチ回
路。
Claims (1)
- 【特許請求の範囲】 シフトレジスタと、 該シフトレジスタの各ビットにセットされたデータをラ
ッチするラッチ回路と、 該ラッチ回路にラッチされたデータをパラレル信号とし
て出力するか入力されたパラレル信号の各ビットを前記
シフトレジスタの各ビットにセットするかを切換える切
換手段とを備えたことを特徴とするパラレル・シリアル
変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61077424A JPS62233931A (ja) | 1986-04-03 | 1986-04-03 | パラレル・シリアル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61077424A JPS62233931A (ja) | 1986-04-03 | 1986-04-03 | パラレル・シリアル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62233931A true JPS62233931A (ja) | 1987-10-14 |
JPH0370415B2 JPH0370415B2 (ja) | 1991-11-07 |
Family
ID=13633590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61077424A Granted JPS62233931A (ja) | 1986-04-03 | 1986-04-03 | パラレル・シリアル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62233931A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0313875A2 (en) * | 1987-10-29 | 1989-05-03 | International Business Machines Corporation | Serializer deserializer circuit |
US4966866A (en) * | 1988-11-22 | 1990-10-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device having gate electrodes of different conductivity types |
EP0397358A1 (en) * | 1989-04-27 | 1990-11-14 | Nec Corporation | Parallel to serial converter |
US7840727B2 (en) | 2005-07-28 | 2010-11-23 | Nec Electronics Corporation | Serial-to-parallel conversion/parallel-to-serial conversion/ FIFO unified circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57117190A (en) * | 1981-01-13 | 1982-07-21 | Toshiba Corp | Shift register circuit with latch function |
JPS57191746A (en) * | 1981-05-19 | 1982-11-25 | Toshiba Corp | Input and output device |
-
1986
- 1986-04-03 JP JP61077424A patent/JPS62233931A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57117190A (en) * | 1981-01-13 | 1982-07-21 | Toshiba Corp | Shift register circuit with latch function |
JPS57191746A (en) * | 1981-05-19 | 1982-11-25 | Toshiba Corp | Input and output device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0313875A2 (en) * | 1987-10-29 | 1989-05-03 | International Business Machines Corporation | Serializer deserializer circuit |
US4966866A (en) * | 1988-11-22 | 1990-10-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device having gate electrodes of different conductivity types |
EP0397358A1 (en) * | 1989-04-27 | 1990-11-14 | Nec Corporation | Parallel to serial converter |
US7840727B2 (en) | 2005-07-28 | 2010-11-23 | Nec Electronics Corporation | Serial-to-parallel conversion/parallel-to-serial conversion/ FIFO unified circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0370415B2 (ja) | 1991-11-07 |
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