KR100684328B1

KR100684328B1 - 저전압 차동 신호를 이용한 링크 장치

Info

Publication number: KR100684328B1
Application number: KR1020050120848A
Authority: KR
Inventors: 조승권; 김영일
Original assignee: 한국전자통신연구원; 삼성전자주식회사; 하나로텔레콤 주식회사; 주식회사 케이티; 에스케이 텔레콤주식회사
Priority date: 2005-12-09
Filing date: 2005-12-09
Publication date: 2007-02-16

Abstract

저전압 차동 신호를 이용한 링크 장치는 한 번에 18 비트의 데이터를 송수신하는 두 개의 직병렬화부를 포함한다. 두 개의 직병렬화부 각각은 일측으로부터 전달되는 상위 16 비트의 병렬 데이터와 하위 16 비트의 병렬 데이터를 직렬화하여 제1 및 제2 LVDS 신호를 이용하여 타측으로 출력하여 타측으로 32 비트의 데이터를 송신한다. 그리고 두 개의 직병렬화부 각각은 타측으로부터 제3 및 제4 LVDS 신호로 전송되는 상위 16 비트의 직렬 데이터와 하위 16 비트의 직렬 데이터를 병렬화하여 일측으로 출력한다. 이렇게 하여 타측으로부터 32 비트의 데이터를 수신한다. 이러한 링크 장치는 유하한 길이의 프레임 데이터를 송수신하기에 적합하다. 또한 실제 송신 데이터를 전송할 때, 수신측 버퍼의 메모리 상태를 나타내는 제어 데이터를 추가하여 전송할 수도 있다.

LVDS, 링크, 데이터, 송신, 수신, 테스트, 병렬 데이터, 직렬 데이터

Description

저전압 차동 신호를 이용한 링크 장치{LINK APPARATUS USING LOW VOLTAGE DIFFERENTIAL SIGNAL}

도 1은 본 발명의 실시 예에 따른 저전압 차동 신호를 이용한 링크 장치를 개략적으로 나타낸 도면이다.

도 2는 본 발명의 실시 예에 따른 저전압 차동 신호를 이용한 링크 장치를 세부적으로 나타낸 도면이다.

도 3은 송신 데이터, EoF 플래그 데이터 및 유효 데이터의 신호 타이밍을 나타낸 도면이다.

본 발명은 저전압 차동 신호를 이용하여 프레임을 송수신할 수 있는 링크 장치에 관한 것이다.

저전압 차동 신호(Low Voltage Differential Signal, LVDS)를 이용한 데이터의 송수신은 기존의 단일 종단형(single-ended) 신호를 이용한 데이터의 송수신 방법보다 잡음에 강하고, pECL(pseudo-ECL) 신호를 이용한 데이터의 송수신 방법보다 신호 종단 처리(signal termination)가 쉽다. 또한 Gbps 이상의 초고속 송수신이 가능하기 때문에 상대적으로 저속인 병렬 데이터를 직렬화해서 고속으로 송신한 후 수신측에서 수신된 직렬 데이터를 다시 병렬화해도 링크의 속도가 송신에서 수신까지 걸리는 시간 지연이 길지 않다. 이러한 특성으로 인하여 LVDS를 이용한 방법은 특히 버스 신호와 같은 병렬 데이터를 직렬화해서 전송할 경우에 적합한 방법이다.

하지만, 전송해야 할 병렬 데이터의 폭(width)이 클 경우, 송신측에서의 직렬화 및 수신측에서의 병렬화 과정에서 걸리는 지연 시간이 늘어나므로, 대부분의 LVDS 디바이스들은 병렬 데이터 폭이 비교적 작은 예를 들면, 8비트 또는 16비트 데이터를 직병렬화 하도록 되어 있다. 이러한 8비트 또는 16비트 데이터를 직병렬화하는 LVDS 디바이스를 이용하여 32비트 또는 그 이상의 데이터 폭을 가지는 버스 신호를 구현하고자 할 경우에는 하나의 병렬 데이터를 8비트 또는 16비트로 나누어 전송해야 하며, 이것은 송수신단에서 개별 병렬 데이터의 경계를 구별해내는 추가적인 로직을 필요로 하며, 직병렬화에 걸리는 시간이 증가하여 전송 지연 시간이 길어지는 문제점이 있다. 또한 스트림(stream) 데이터가 아닌 유한한 길이를 가지는 프레임 데이터를 보내야 할 때 프레임의 처음과 끝을 구별하기 위하여 별도의 제어 데이터를 추가하는 비트 스퍼핑(bit stuffing)과 같은 방법이 필요하고, 이것 또한 추가적인 제어 로직 회로를 필요로 하는 어려움이 있다.

본 발명이 이루고자 하는 기술적 과제는 유한한 길이의 프레임 데이터 또는 폭이 큰 프레임 데이터의 송수신에 적합한 저전압 차동 신호를 이용한 링크 장치를 제공하고자 하는 것이다.

본 발명의 한 특징에 따르면, 병렬 데이터와 직렬 데이터 사이에서 저전압 차동 신호(Low Voltage Differential Signal, LVDS)를 이용하여 데이터를 송수신하는 링크 장치가 제공된다. 이 링크 장치는, 일측으로부터 전달된 제1 병렬 데이터를 직렬화하여 제1 LVDS 신호를 이용하여 타측으로 출력하는 제1 직렬화부 및 상기 타측으로부터 제2 LVDS 신호를 이용하여 수신한 제1 직렬 데이터를 병렬화하여 상기 일측으로 출력하는 제1 병렬화부를 포함하는 상위 직병렬화부; 및 상기 일측으로부터 전달된 제2 병렬 데이터를 직렬화하여 제3 LVDS 신호를 이용하여 상기 타측으로 출력하는 제2 직렬화부 및 상기 타측으로부터 제4 LVDS 신호를 이용하여 수신한 제2 직렬 데이터를 병렬화하여 상기 일측으로 출력하는 제2 병렬화부를 포함하는 하위 직병렬화부를 포함하며, 상기 제1 및 제2 병렬 데이터는 동시에 직렬화되며, 상기 제1 및 제2 직렬 데이터는 동시에 병렬화된다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한 어떤 부분이 어떤 구성요소를 “포함”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이제 본 발명의 실시 예에 따른 저전압 차동 신호를 이용한 링크 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시 예에 따른 저전압 차동 신호를 이용한 링크 장치를 개략적으로 나타낸 도면이다. 도 1에서는 두 개의 링크 장치(100, 20)로 입출력되는 데이터를 도시한 것이다.

도 1에 나타낸 바와 같이 링크 장치 각각(100, 200)은 모두 4 개의 저전압 차동 신호 쌍인 LVDS_0±, LVDS_1±, LVDS_2±, LVDS_3±로 연결되어 있으며, 각각 내부적으로 두 개의 직병렬화부(110, 120, 210, 220)를 포함한다. 이하에서는 두 개의 링크 장치(100, 200)를 각각 제1 및 제2 링크부(100, 200)라 하고, 제1 링크부(100)를 기준으로 입출력되는 데이터를 중심으로 설명한다.

제1 링크부(100)는 상위 직병렬화부(110) 및 하위 직병렬화부(120)를 포함한다. 상위 직병렬화부(110)는 송수신 데이터의 상위 소정 비트의 직병렬화를 담당하며, 하위 직병렬화부(120)는 송수신 데이터의 하위 소정 비트의 직병렬화를 담당한다.

구체적으로, 상위 직병렬화부(110)는 직렬화부(111) 및 병렬화부(112)를 포함하며, 직렬화부(111)는 입력된 상위 소정 비트의 병렬 송신 데이터를 자체 송신 클럭을 이용하여 직렬화(serialization) 한 후 저전압 차동 신호(LVDS_0+, LVDS_0-)로 출력한다. 병렬화부(112)는 저전압 차동 신호(LVDS_1+, LVDS_1-)로 수신되는 상위 소정 비트의 직렬 수신 데이터를 병렬화(deserialization)하여 소정 비트의 병렬 데이터로 출력한다.

하위 직병렬화부(120) 또한 상위 직병렬화부(110)와 마찬가지로 직렬화부(121) 및 병렬화부(122)를 포함하며, 직렬화부(121)는 입력되는 하위 소정 비트의 병렬 송신 데이터를 자체 송신 클럭을 이용하여 직렬화(serialization) 한 후 저전압 차동 신호(LVDS_2+, LVDS_2-)를 이용하여 출력한다. 병렬화부(112)는 저전압 차동 신호(LVDS_3+, LVDS_3-)로 수신되는 하위 소정 비트의 직렬 데이터를 병렬화하여 출력한다.

제2 링크부(200)는 제1 링크부(100)와 마찬가지로 상위 직병렬화부(210) 및 하위 직병렬화부(220)를 포함한다. 상위 직병렬화부(210)는 송수신 데이터의 상위 소정 비트의 직병렬화를 담당하며, 하위 직병렬화부(220)는 송수신 데이터의 하위 소정 비트의 직병렬화를 담당한다.

구체적으로, 상위 직병렬화부(210)는 직렬화부(211) 및 병렬화부(212)를 포함하며, 직렬화부(211)는 입력된 상위 소정 비트의 병렬 송신 데이터를 자체 송신 클럭을 이용하여 직렬화(serialization) 한 후 저전압 차동 신호(LVDS_1+, LVDS_1-)로 출력한다. 병렬화부(212)는 저전압 차동 신호(LVDS_0+, LVDS_0-)로 수신되는 상위 소정 비트의 병렬 송신 데이터를 병렬화하여 출력한다.

하위 직병렬화부(220) 또한 직렬화부(221) 및 병렬화부(222)를 포함하며, 직렬화부(221)는 입력되는 하위 소정 비트의 병렬 송신 데이터를 자체 송신 클럭을 이용하여 직렬화(serialization) 한 후 저전압 차동 신호(LVDS_2+, LVDS_2-)로 출력한다. 병렬화부(222)는 저전압 차동 신호(LVDS_3+, LVDS_3-)로 수신되는 하위 소정 비트의 직렬 데이터를 병렬화하여 출력한다.

즉, 4개의 저전압 차동 신호 쌍(LVDS_0±, LVDS_1±, LVDS_2±, LVDS_3±)으로 연결되는 제1 및 제2 링크부(100, 200)간 32비트의 프레임 데이터 송수신은, 제1 링크부(100)의 상위 직병렬화부(110)의 직렬화부(111)에서 입력된 상위 16비트의 병렬 송신 데이터를 자체 송신 클럭을 이용하여 직렬화한 후 저전압 차동 신호(LVDS_0+, LVDS_0-)로 제2 링크부(200)의 상위 직병렬화부(210)의 병렬화부(212)로 전송한다. 또한 제1 링크부(100)의 하위 직병렬화부(120)의 직렬화부(121) 역시 입력된 하위 16비트의 병렬 송신 데이터를 자체 송신 클럭을 이용하여 직렬화한 후 저전압 차동 신호(LVDS_2+, LVDS_2-)로 제2 링크부(200)의 하위 직병렬화부(220)의 병렬화부(222)로 전송한다. 이와 같은 방법으로 제1 링크부(100)는 입력된 32비트의 병렬 데이터를 상대편 제2 링크부(200)로 전송한다.

그리고, 제1 링크부(100)의 상위 직병렬화부(110)의 병렬화부(112)는 제2 링크부(200)의 상위 직병렬화부(210)의 직렬화부(211)로부터 저전압 차동 신호(LVDS_1+, LVDS_1-)로 수신되는 상위 16비트의 직렬 데이터를 병렬화하여 출력한다. 또한 제1 링크부(100)의 하위 직병렬화부(120)의 병렬화부(122) 역시 제2 링크부(200)의 하위 직병렬화부(220)의 직렬화부(221)로부터 저전압 차동 신호(LVDS_3+, LVDS_3-)로 수신되는 하위 16비트의 직렬 데이터를 병렬화하여 출력한다. 이와 같은 방법으로 제1 링크부(100)는 제2 링크부(200)로부터 송신되는 32비트의 직렬 데이터를 병렬화하여 32비트의 병렬 데이터를 수신한다.

한편, 상위 직병렬화부(110, 210)와 하위 직병렬화부(120, 220)는 같은 종류의 디바이스로써, 다시 도 1을 참조하여, 제1 링크부(100)의 상위 직병렬화부(110) 에 대해서만 좀 더 구체적으로 설명하면, 직렬화부(111)는 자체 송신 클럭을 기준으로 상위 소정 비트의 송신 데이터를 저전압 차동 신호로 전송하나 병렬화부(112a)는 수신되는 저전압 차동 신호로부터 클럭을 복원한 후 복원된 클럭을 기준으로 병렬화된 데이터를 출력한다. 이러한 클럭을 복원하기 위해서는 상대편인 제2 링크부(200)의 상위 직병렬화부(210)의 직렬화부(211)가 일정 시간 동안 특정한 링크 테스트 데이터를 계속 병렬화부(112)로 보내 주어야 한다. 따라서, 직렬화부(211)는 클럭 복원 가능 이전 시점까지는 클럭 복원을 위한 특정 링크 테스트 데이터를 인가해야 하고, 클럭 복원 가능 이후 시점부터는 실제 송신 데이터를 인가해야 한다.

한편, 병렬화부(112)가 클럭 복원 가능 시점 이후에 상대편인 제2 링크부(200)의 직렬화부(211)가 실제 송신 데이터를 인가하기 위해서는 직렬화부(211)가 병렬화부(112)의 클럭 복원 가능 상태를 알아야 한다. 이를 위해 병렬화부(112)가 클럭 복원 가능 상태가 되면 같은 직병렬화부(110) 안에 있는 직렬화부(111)가 클럭 복원용 특정 테스트 데이터가 아닌 상태 전송을 위한 다른 일정한 테스트 데이터를 정해진 시간만큼 제2 링크부(200)의 병렬화부(212)로 전송한다. 이를 수신한 병렬화부(212)가 속해 있는 직병렬화부(210)는 직렬화부(211)를 제어하고 직렬화부(211)는 클럭 복원용 특정 테스트 데이터가 아닌 실제 송신 데이터를 인가하도록 한다. 아래에서는 이러한 상세 제어 신호 및 이 제어 신호에 의해 추가되는 구성부들에 대해 도 2를 참고로 하여 상세하게 설명한다.

도 2는 본 발명의 실시 예에 따른 저전압 차동 신호를 이용한 링크 장치를 세부적으로 나타낸 도면이고, 도 3은 송신 데이터, EoF 플래그 데이터 및 유효 데이터의 신호 타이밍을 나타낸 도면이다. 도 1에서와 마찬가지로 제1 링크부를 기준으로 설명하며 송수신 데이터는 32비트이며 직병렬화기(110, 120, 210, 220) 각각은 18비트의 데이터를 송수신하는 것으로 설명하였다.

도 2에 나타낸 바와 같이, 제1 링크부(100)는 상위 송신 다중화부(131), 하위 송신 다중화부(132), 상위 수신 역다중화부(141), 하위 수신 역다중화부(142), 상위 선입선출부(151), 하위 선입선출부(152), 최종 선입선출부(160) 및 링크 제어부(170)를 더 포함한다.

상위 송신 다중화부(131)는 실제 전송하고자 하는 32비트의 송신 데이터 중 상위 16비트의 송신 데이터 또는 링크 제어부(170)에서 생성되는 테스트 데이터를 상위 직병렬화부(110)의 직렬화부(111)로 출력한다. 이때, 테스트 데이터는 앞서 설명한 클럭 복원을 위한 특정 링크 테스트 데이터 또는 클럭 복원 상태 전송을 위한 다른 일정한 테스트 데이터이다.

하위 송신 다중화부(132)는 실제 전송하고자 하는 32비트의 송신 데이터 중 하위 16비트의 송신 데이터 또는 링크 제어부(170)에서 생성되는 테스트 데이터를 하위 직병렬화부(120)의 직렬화부(121)로 출력한다.

상위 수신 역다중화부(141)는 상위 직병렬화부(110)의 병렬화부(112)로부터 출력되는 병렬 데이터 중 제어 데이터 한 비트와 데이터 16비트를 포함한 17 비트의 데이터를 링크 제어부(170) 또는 상위 선입선출부(151)로 출력한다. 이때, 상위 수신 역다중화부(141)는 17비트의 데이터가 실제 수신 데이터를 포함하고 있는 경 우 이를 상위 선입선출부(151)로 출력하고 17비트의 데이터가 테스트 데이터를 포함하고 있는 경우 이를 링크 제어부(170)로 출력한다.

하위 수신 역다중화부(142)는 하위 직병렬화부(120)의 병렬화부(122)로부터 출력되는 병렬 데이터 중 제어 데이터 한 비트를 제외한 16비트의 데이터를 링크 제어부(170) 또는 하위 선입선출부(152)로 출력한다. 이때, 하위 수신 역다중화부(142)는 상위 수신 역다중화부(141)와 마찬가지로 16비트의 데이터가 실제 수신 데이터를 포함하고 있는 경우 이를 하위 선입선출부(152)로 출력하고 16비트의 데이터가 테스트 데이터를 포함하고 있는 경우 이를 링크 제어부(170)로 출력한다.

상위 선입선출부(151)는 상위 수신 역다중화부(141)로부터 출력되는 제어 데이터 1비트를 포함한 17비트의 데이터를 저장한다.

하위 선입선출부(152)는 하위 수신 역다중화부(142)로부터 출력되는 16비트의 데이터를 저장한다.

최종 선입선출부(160)는 상위 선입선출부(151)의 17비트의 출력과 하위 선입선출부(152)의 16비트의 출력을 받아 제어 데이터 1비트를 포함한 33비트의 데이터를 저장한다.

링크 제어부(170)는 제1 링크부(100)의 모든 부분을 제어하는 핵심적인 부분으로서, 병렬화부(112, 122)의 클럭 복원을 위한 테스트 데이터의 송수신을 제어하고, 프레임 데이터와 쓰레기 값(garbage)들을 구분하고, 상위 선입선출부(151),하위 선입 선출부(152) 및 최종 선입선출부(160)를 제어한다.

좀 더 구체적으로 각 구성부들의 기능을 설명하면 다음과 같다.

상위 송신 다중화부(131)는 송신을 위해 제1 링크부(100)로 입력되는 32비트의 송신 데이터(TxData[31:0])에서 상위 16비트의 송신 데이터(TxData[31:16])와, 링크 제어부(170)에서 나오는 16비트의 테스트 데이터를 다중화하여 링크 제어부(170)의 제어에 따라 16비트의 데이터(TxD[33:18])를 출력한다. 이때, 링크 제어부(170)가 상위 송신 다중화부(131)로 입력하는 16비트의 테스트 데이터는 상위 직병렬화부(110)의 직렬화부(111)와 저전압 차동 신호(LVDS_0+, LVDS_0-)로 연결된 제2 링크부(200)의 상위 직병렬화부(210)의 병렬화부(212)의 클럭 복원용 특정 테스트 데이터 또는 상위 직병렬화부(110)의 병렬화부(122)에서 클럭 복원 가능 상태가 된 경우 이를 제2 링크부(200)로 알리기 위한 테스트 데이터이다.

한편, 링크 제어부(170)에서 출력되는 2비트의 제어 데이터(TxD[35:34]) 중 1비트의 제어 데이터(TxD[35])는 상위 송신 다중화부(131)로부터 출력된 16비트의 데이터(TxD[33:18])가 테스트 데이터인지 실제 송신 데이터인지를 나타내는 유효(Valid) 데이터이고, 1비트의 제어 데이터(TxD[34])는 상위 송신 다중화부(131)로부터 출력된 16비트의 데이터(TxD[33:18]) 및 하위 송신 다중화부(132)로부터 출력된 16비트의 데이터(TxD[15:0])가 프레임의 마지막 데이터임을 나타내는 EoF(End of Frame) 플래그 데이터이다. 도 3과 같이, 실제 송신 데이터일 경우 유효(Valid) 데이터를 설정하여 출력하고 송신 데이터의 마지막에 EoF 플래그 데이터를 설정하여 출력한다. 도 3에서는 프레임의 길이가 7×32비트인 경우를 도시하였다. 상위 송신 다중화부(131)로부터 출력된 16비트의 데이터(TxD[33:18])와 이 2비트의 제어 데이터(TxD[35:34])가 합쳐진 18비트의 입력 데이터(TxD[35:18])가 제1 링크부 (100)의 상위 직병렬화부(110)의 직렬화부(111)로 입력된다. 직렬화부(111)는 이 18비트의 입력 데이터(TxD[35:18])를 직렬화하여 저전압 차동 신호로 제2 링크부(200)의 상위 직병렬화부(210)의 병렬화부(212)로 송신한다.

하위 송신 다중화부(132)는 송신을 위해 제1 링크부(200)로 입력되는 32비트의 송신 데이터(TxData[31:0])에서 하위 16비트의 송신 데이터(TxData[15:0])와, 링크 제어부(170)에서 나오는 16비트의 테스트 데이터를 다중화하여 링크 제어부(170)의 제어에 따라 16비트의 데이터(TxD[15:0])를 출력한다. 이때, 링크 제어부(170)가 하위 송신 다중화부(132)로 입력하는 16비트의 테스트 데이터는 하위 직병렬화부(110)의 직렬화부(111)와 저전압 차동 신호(LVDS_0+, LVDS_0-)로 연결된 제2 링크부(200)의 하위 직병렬화부(220)의 병렬화부(222)의 클럭 복원용 특정 테스트 데이터 또는 하위 직병렬화부(120)의 병렬화부(122)에서 클럭 복원 가능 상태가 된 경우 이를 제2 링크부(200)로 알리기 위한 테스트 데이터이다.

한편, 링크 제어부(170)에서 출력되는 2비트의 제어 데이터(TxD[17:16]) 중 1비트의 제어 데이터(TxD[17])는 하위 송신 다중화부(131)로부터 출력된 16비트의 데이터(TxD[15:0])가 테스트 데이터인지 실제 송신 데이터인지를 나타내는 유효(Valid) 비트이고, 1비트의 제어 데이터(TxD[16])는 제1 링크부(100)의 최종 선입선출부(160)가 수신 데이터로 가득 차 더 이상 수신할 수 없는 상태를 나타내는 풀(full) 플래그 데이터이다. 하위 송신 다중화부(132)로부터 출력된 16비트의 데이터(TxD[15:0])와 이 2비트의 제어 데이터(TxD[17:16])가 합쳐진 18비트의 입력 데이터(TxD[17:0])가 제1 링크부(100)의 하위 직병렬화부(120)의 직렬화부(121)로 입 력된다. 직렬화부(121)는 이 18비트의 입력 데이터(TxD[17:0])를 직렬화하여 저전압 차동 신호(LVDS_2+, LVDS_2-)로 제2 링크부(200)의 하위 직병렬화부(220)의 병렬화부(222)로 송신한다.

상위 수신 역다중화부(141)는 저전압 차동 신호(LVDS_1+, LVDS_1-)로 수신된 데이터를 상위 직병렬화부(110)의 병렬화부(112)에서 병렬화하여 출력된 데이터(RxD[35:18])에서 17비트의 데이터(RxD[34:18])를 역다중화하여 링크 제어부(170)의 제어에 따라 테스트 데이터일 경우 링크 제어부(170)로 출력하고, 실제 수신 데이터일 경우 상위 선입선출부(151)로 출력한다. 이때, 17비트의 데이터(RxD[34:18]) 중 1비트의 제어 데이터(RxD[34])는 수신된 EoF 플래그 데이터이다.

한편, 1비트의 제어 데이터(RxD[35])는 수신된 유효(Valid) 데이터로 링크 제어부(170)로 인가되며, 링크 제어부(170)는 유효(Valid) 데이터가 설정되어져 있을 때만 17비트의 데이터(RxD[34:18])를 상위 선입 선출부(151)로 출력되도록 상위 수신 역다중화부(141)를 제어한다. 이렇게 함으로써, 프레임과 프레임 사이의 쓰레기값(garbage)이 상위 선입선출부(151)에 저장되는 것을 막는다.

하위 수신 역다중화부(142)는 저전압 차동 신호(LVDS_3+, LVDS_3-)로 수신된 데이터를 하위 직병렬화부(120)의 병렬화부(122)에서 병렬화하여 출력된 데이터(RxD[17:0])에서 16비트의 데이터(RxD[15:0])를 역다중화하여 링크 제어부(170)의 제어에 따라 테스트 데이터일 경우 링크 제어부(170)로 출력하고, 실제 수신 데이터일 경우 하위 선입선출부(152)로 출력한다.

한편, 데이터(RxD[17])는 수신된 유효(Valid) 데이터로 링크 제어부(170)로 인가되며, 링크 제어부(170)는 유효(Valid) 데이터가 설정되어져 있을 때만 16비트의 데이터(RxD[15:0])를 하위 선입 선출부(152)로 출력되도록 하위 수신 역다중화부(142)를 제어한다. 이렇게 함으로써, 프레임과 프레임 사이의 쓰레기값(garbage)이 하위 선입선출부(152)에 저장되는 것을 막는다. 그리고 데이터(RxD[16])는 풀 플래그 데이터로 제1 링크부(100)와 저전압 차동 신호로 연결된 제2 링크부(200)의 최종 선입선출부가 더 이상 데이터를 저장할 수 없을 때를 나타내는 신호이다. 이 데이터(RxD[16])는 링크 제어부(170)로 인가되며, 링크 제어부(170)는 풀 플래그 데이터가 설정되어져 있을 경우 이는 제2 링크부(200)의 최종 선입선출부에 대한 풀 플래그 데이터가 클리어 될 때까지 제1 링크부(100)에서 제2 링크부(200)로의 데이터 송신을 중단한다.

최종 선입선출부(160)는 상위 선입선출부(151)로부터 출력되는 17비트의 데이터(RxD[34:18])와 하위 선입선출부(152)로부터 출력되는 16비트의 데이터(RxD[15:0])를 합쳐 33비트의 데이터로 만들어 저장한다. 이때, 최종 선입선출부(160)의 출력은 32비트의 수신 데이터(RxData[31:0])와 1비트의 EoF 플래그 데이터로 출력되며, 32비트의 수신 데이터(RxData[31:0])를 읽어 가는 수신 장치에서는 최종 선입선출부(160)에 데이터가 있으면 EoF 플래그 신호가 설정되어 있을 때까지 계속 읽어오면 한 프레임씩 데이터를 읽어올 수 있다. 또한 최종 선입선출부(160)는 상위 선입선출부(151) 및 하위 선입선출부(152)로부터 출력되는 데이터를 더 이상 저장할 공간이 없을 경우 링크 제어부(170)에게 알리고 링크 제어부(170)는 하위 직병렬화부(120)로 입력되는 풀 플래그 데이터(RxD[16])를 설정하여 제1 링크부 (100)와 저전압 차동 신호로 연결된 상대편 제2 링크부(200)로 더 이상 데이터를 보내지 말 것을 알린다.

이와 같이, 제1 링크부(100)와 연결된 송신 장치에서 제1 링크부(100)로 입력하는 신호에는 32비트의 송신 데이터(TxData[31:0]), EoF 플래그 데이터 및 유효 데이터가 있으며, 제1 링크부(100)와 연결된 수신 장치에서 제1 링크부(100)로부터 수신하느 신호에는 32비트의 수신 데이터(RxData[31:0]) 및 EoF 플래그 데이터가 있다.

한편, 본 발명의 실시 예에서는 32비트의 데이터의 직병렬화에 대해 설명하였으나, 손쉽게 64비트의 데이터의 직병렬화도 가능하다.

이상에서 설명한 본 발명의 실시 예는 장치 및 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상의 실시 예들은 본원 발명을 설명하기 위한 것으로, 본원 발명의 범위는 실시 예들에 한정되지 아니하며, 첨부된 청구 범위에 의거하여 정의되는 본원 발명의 범주 내에서 당업자들에 의하여 변형 또는 수정될 수 있다.

전술한 구성에 의하여, 기존의 단일 종단형 신호를 이용하여 데이터를 송수신하는 방법보다 잡음에 강하고, pELC 신호를 이용하여 데이터를 송수신하는 방법 보다 신호 종단 처리가 쉬어지는 효과를 기대할 수 있다. 그리고 병렬 데이터의 Gbps 이상의 초고속 송수신에 적합하며 유한한 길이를 가지는 데이터 처리 장치를 연결하는 링크 장치에 적합하다.

Claims

병렬 데이터와 직렬 데이터 사이에서 저전압 차동 신호(Low Voltage Differential Signal, LVDS)를 이용하여 데이터를 송수신하는 링크 장치에 있어서,

일측으로부터 전달된 제1 병렬 데이터를 직렬화하여 제1 LVDS 신호를 이용하여 타측으로 출력하는 제1 직렬화부 및 상기 타측으로부터 제2 LVDS 신호를 이용하여 수신한 제1 직렬 데이터를 병렬화하여 상기 일측으로 출력하는 제1 병렬화부를 포함하는 상위 직병렬화부; 및

상기 일측으로부터 전달된 제2 병렬 데이터를 직렬화하여 제3 LVDS 신호를 이용하여 상기 타측으로 출력하는 제2 직렬화부 및 상기 타측으로부터 제4 LVDS 신호를 이용하여 수신한 제2 직렬 데이터를 병렬화하여 상기 일측으로 출력하는 제2 병렬화부를 포함하는 하위 직병렬화부

를 포함하며,

상기 제1 및 제2 병렬 데이터는 동시에 직렬화되며, 상기 제1 및 제2 직렬 데이터는 동시에 병렬화되는 저전압 차동 신호를 이용한 링크 장치.
제1항에 있어서,

상기 제1 및 제2 병렬 데이터와 상기 제1 및 제2 직렬 데이터는 18 비트의 데이터인 저전압 차동 신호를 이용한 링크 장치.
제2항에 있어서,

상기 제1 병렬 데이터는 클럭 복원 관련 테스트 데이터 및 상위 소정 비트의 송신 데이터 중 하나와 제1 제어 데이터를 포함하고,

상기 제2 병렬 데이터는 상기 테스트 데이터 및 하위 소정 비트의 송신 데이터 중 하나와 제2 제어 데이터를 포함하며,

상기 제1 직렬 데이터는 상기 테스트 데이터 및 상위 소정 비트의 수신 데이터 중 하나와 제3 제어 데이터를 포함하고,

상기 제2 직렬 데이터는 상기 테스트 데이터 및 하위 소정 비트의 수신 데이터 중 하나와 제4 제어 데이터를 포함하는 저전압 차동 신호를 이용한 링크 장치.
제3항에 있어서,

상기 각 상위/하위 송신/수신 데이터는 16비트의 데이터인 저전압 차동 신호를 이용한 링크 장치.
제4항에 있어서,

상기 테스트 데이터 또는 상기 상위 소정 비트의 송신 데이터를 상기 제1 직렬화부로 출력하는 상위 송신 다중화부;

상기 테스트 데이터 또는 상기 하위 소정 비트의 송신 데이터를 상기 제2 직렬화부로 출력하는 하위 송신 다중화부;

상기 제1 병렬화부의 출력 데이터 중 상기 상위 소정 비트의 수신 데이터 및 상기 제3 제어 데이터의 일부를 저장하고 출력하는 상위 선입선출부;

상기 제2 병렬화부의 출력 데이터 중 상기 하위 소정 비트의 수신 데이터를 저장하고 출력하는 하위 선입선출부;

상기 상위 소정 비트의 수신 데이터 및 상기 제2 제어 데이터의 일부를 상기 상위 선입선출부로 출력하는 상위 수신 역다중화부;

상기 하위 소정 비트의 수신 데이터를 상기 하위 선입선출부로 출력하는 하위 수신 역다중화부;

상기 상위 선입선출부 및 상기 하위 선입선출부로부터 출력되는 데이터를 저장하고 출력하는 최종 선입선출부; 및

상기 상위/하위 송신 다중화부, 상위/하위 선입선출부, 상위/하위 수신 역다중화부 및 최종 선입선출부를 제어하는 링크 제어부

를 더 포함하는 저전압 차동 신호를 이용한 링크 장치.
제5항에 있어서,

상기 최종 선입선출부에 저장되는 제어 데이터는 프레임의 마지막을 나타내는 EoF(End of Frame) 플래그 데이터인 저전압 차동 신호를 이용한 링크 장치.
제6항에 있어서,

상기 제1 제어 데이터는 상기 상위 송신 다중화부의 출력이 상기 송신 데이터인지를 나타내는 유효 데이터 및 상기 EoF(End of Frame) 플래그 데이터를 포함 하고,

상기 제2 제어 데이터는 상기 제1 병렬화부의 출력이 상기 수신 데이터인지를 나타내는 유효 데이터 및 상기 EoF 플래그 데이터를 포함하며,

상기 제3 제어 데이터는 상기 하위 송신 다중화부의 출력이 상기 송신 데이터인지를 나타내는 유효 데이터 및 상기 최종 선입선출부의 메모리 상태를 알려주는 풀 플래그 데이터를 포함하고,

상기 제4 제어 데이터는 상기 제2 병렬화부의 출력이 상기 수신 데이터인지를 나타내는 유효 데이터 및 상기 타측으로부터 데이터 송신 중단을 알리는 풀 플래그 데이터를 포함하는 저전압 차동 신호를 이용한 링크 장치.
제7항에 있어서,

상기 링크 제어부는 상기 제3 및 제4 데이터의 상기 유효 데이터에 기초하여 상기 상위/하위 선입선출부를 각각 제어하는 저전압 차동 신호를 이용한 링크 장치.
제7항에 있어서,

상기 링크 제어부는 상기 최종 선입선출부의 메모리 상태에 기초하여 상기 타측으로 상기 풀 플래그 데이터를 전송하는 저전압 차동 신호를 이용한 링크 장치.
제3항 내지 제9항 중 어느 한 항에 있어서,

상기 클럭 복원 관련 테스트 데이터는 클럭 복원에 사용되는 클럭 복원용 테스트 데이터 및 클럭 복원 상태를 전송하는 상태 전송용 테스트 데이터를 포함하는 저전압 차동 신호를 이용한 링크 장치.
제10항에 있어서,

상기 링크 제어부는 상기 제1 및 제2 병렬화부의 클럭 복원 상태에 기초하여 상기 상태 전송용 테스트 데이터를 상기 제1 및 제2 직렬화부로 출력하는 저전압 차동 신호를 이용한 링크 장치.
제11항에 있어서,

상기 링크 제어부는 상기 타측으로부터 상기 상태 전송용 테스트 데이터의 수신 여부에 따라 상기 제1 및 제2 직렬화부로 각각 상기 상위 및 하위 소정 비트의 송신 데이터를 출력하는 저전압 차동 신호를 이용한 링크 장치.