KR101387999B1

KR101387999B1 - 데이터 동기 장치

Info

Publication number: KR101387999B1
Application number: KR20130057277A
Authority: KR
Inventors: 김진목; 권혁찬; 이용호; 김기웅
Original assignee: 한국표준과학연구원
Priority date: 2013-05-21
Filing date: 2013-05-21
Publication date: 2014-05-07
Also published as: CN104184787A; US20140348183A1; DE102013220719B4; US9331841B2; DE102013220719A1; CN104184787B

Abstract

본 발명은 데이터 동기 장치에 관한 것이다. 본 발명의 데이터 동기 장치는 직렬 디지털 신호를 로드 신호에 응답하여 병렬 디지털 신호를 생성하는 제 1 직/병렬 변환기, 기준 로드 신호에 근거하여 상기 로드 신호와 겹치지 않는 동기 로드 신호를 생성하는 동기 로드부, 상기 동기 로드 신호에 응답하여 상기 병렬 디지털 신호를 동기 직렬 디지털 신호로 변환하는 병/직렬 변환기, 및 상기 동기 로드 신호의 생성에 따라 상기 병/직렬 변환기에서 직렬 디지털 신호로 로딩되지 못한 데이터 신호를 보상하기 위해 상기 병/직렬 변환기의 출력을 제어하는 스위치부를 포함한다.

Description

데이터 동기 장치{DATA SYNCHRONIZATION APPARATUS}

본 발명은 데이터 처리 시스템에 관한 것으로, 특히 복수의 개별 직렬 데이터 신호를 동기 직렬 데이터 신호로의 불완전한 전환을 방지하는 데이터 동기 장치에 관한 것이다.

일반적으로 의료 기기 등에서 생체 신호를 감지하는 센서들은 복수의 데이터 소스가 된다. 이러한 센서들은 일예로, 심자도(MCG: Magnetocardiography), 뇌자도(MEG: Magnetoencephalography), 심전도(ECG: Electrocardiography, ECG), 뇌전도(EEG: Electroencephalography) 등을 측정하기 위한 센서를 포함한다. 예를 들어, 이러한 센서의 하나로 초전도 양자 간섭계(Superconducting Quantum Interference Device, 이하 'SQUID'라 칭하기로 함) 센서가 있다.

한편, 복수의 데이터 소스를 통해 생성된 디지털 신호를 처리하기 위한 컴퓨터 등은 디지털 신호들 간의 동기를 일치시켜 수신하여야 한다. 생체 신호 감지를 위한 센서들은 여러 개가 사용될 수 있으므로, 복수의 데이터 소스들은 하나의 채널을 형성할 수 있고, 이러한 채널이 복수개가 존재할 경우, 컴퓨터는 복수의 채널들로부터 수신된 디지털 신호들 간의 동기를 맞추어 신호를 처리해야 한다.

이를 위해, 데이터 소스들과 컴퓨터 사이에 데이터 동기 장치를 이용한다. 데이터 동기 장치는 개별 직렬 데이터 소스들로부터 출력된 디지털 신호들의 직/병렬 변환 및 병/직렬 변환을 통해 동직 직렬 디지털 신호를 출력한다. 현재, 데이터 동기 장치에서 직/병렬 변환기와 병/직별 변환기를 동작시키는 로드 신호들 간에는 동기가 일치되어 있지 않다. 즉, 직/병렬 변환기의 동작을 위한 로드 신호와 병/직렬 변환기의 동작을 위한 로드 신호는 상호 간에 중복된 형태로 발생될 수 있다. 이로 인해, 복수의 개별 직렬 디지털 데이터 신호를 동기된 직렬 디지털 데이터 신호로 변환할 때, 불완전환 전환이 발생한다는 문제점이 있었다.

본 발명의 목적은 복수의 개별 직렬 데이터 신호를 동기 직렬 데이터 신호로의 불완전한 전환을 방지할 수 있는 데이터 동기 장치를 제공함에 있다.

본 발명에 따른 데이터 동기 장치는 개별 직렬 디지털 신호들을 로드 신호에 응답하여 병렬 디지털 신호로 생성하고, 상기 로드 신호와 겹치지 않는 동기 로드 신호에 응답하여 상기 병렬 디지털 신호를 동기 직렬 디지털 신호들을 생성하는 신호 변환부, 상기 신호 변환부로 상기 동기 로드 신호의 생성을 위한 기준 로드 신호를 출력하는 클럭/로드 신호 생성기, 상기 동기 직렬 디지털 신호들을 다중화하는 다중화기, 및 상기 다중화된 신호를 병렬 신호로 변환하는 제 1 직/병렬 변환기를 포함한다.

이 실시예에 있어서, 상기 신호 변환부는 상기 개별 직렬 디지털 신호를 상기 로드 신호에 응답하여 상기 병렬 디지털 신호를 생성하는 제 2 직/병렬 변환기, 상기 로드 신호와 겹치지 않도록 상기 기준 로드 신호에 응답하여 상기 동기 로드 신호를 생성하는 동기 로드부, 상기 병렬 디지털 신호를 상기 동기 로드 신호에 응답하여 상기 동기 직렬 디지털 신호로 변환하는 병/직렬 변환기, 및 상기 동기 로드 신호의 생성에 의해 상기 병/직렬 변환기에서 상기 동기 직렬 디지털 신호로 로딩되지 못한 데이터 신호를 보상하기 위해 상기 병/직렬 변환기의 출력을 제어하는 스위치부를 포함한다.

이 실시예에 있어서, 상기 동기 로드부는 상기 로드 신호에 근거하여 상기 직/병렬 변환기의 최소 로드 시간을 보장하기 위한 제 1 출력 신호를 생성하는 로드 신호 처리부, 및 상기 제 1 출력 신호가 존재할 때, 상기 기준 로드 신호에 근거하여 상기 동기 로드 신호의 생성 동작을 차단하는 동기 로드 신호 생성부를 포함한다.

이 실시예에 있어서, 상기 로드 신호 처리부는 입력단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 입력된 상기 로드 신호에 응답하여 상기 제 1 출력 신호를 생성하는 제 1 플립 플롭, 상기 제 1 출력 신호를 반전시켜 출력하는 제 1 인버터, 및 상기 반전된 제 1 출력 신호를 상기 최소 로드 시간 동안 지연시킨 제 1 지연 신호를 상기 제 1 플립 플롭의 클린 단자로 출력하는 제 1 지연기를 포함한다.

이 실시예에 있어서, 상기 동기 로드 신호 생성부는 입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 기준 로드 신호에 응답하여 제 2 출력 신호를 생성하는 제 2 플립 플롭, 상기 제 2 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 2 지연 신호를 출력하는 제 2 지연기, 상기 제 1 출력 신호와 상기 제 2 지연 신호를 논리합 연산하여 출력하는 제 1 오아 게이트, 상기 제 1 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 2 인버터, 상기 제 2 출력 신호를 반전시켜 출력하는 제 3 인버터, 입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 제 2 인버터의 반전 신호에 응답하여 제 3 출력 신호를 생성하는 제 3 플립 플롭, 상기 제 3 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 3 지연 신호를 출력하는 제 2 지연기, 상기 제 1 출력 신호와 상기 제 3 지연 신호를 논리합 연산하여 출력하는 제 2 오아 게이트, 상기 제 2 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 4 인버터, 및 상기 제 3 출력 신호를 반전시켜 상기 동기 로드 신호를 생성하는 제 5 인버터를 포함한다.

이 실시예에 있어서, 상기 스위치부는 미리 설정된 온 전압에 연결되고, 제 1 스위치 제어 신호에 응답하여 상기 온 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 1 스위치, 미리 설정된 오프 전압에 연결되고, 제 2 스위치 제어 신호에 응답하여 상기 오프 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 2 스위치, 및 상기 병/직렬 변환기의 출력 단자에 연결되고, 제 3 스위치 제어 신호에 응답하여 이전에 출력된 직렬 디지털 신호를 상기 병/직렬 변환기의 입력으로 제공하는 제 3 스위치 중 적어도 하나의 스위치를 포함한다.

본 발명의 데이터 동기 장치는 직렬 디지털 신호를 로드 신호에 응답하여 병렬 디지털 신호를 생성하는 제 1 직/병렬 변환기, 기준 로드 신호에 근거하여 상기 로드 신호와 겹치지 않는 동기 로드 신호를 생성하는 동기 로드부, 상기 동기 로드 신호에 응답하여 상기 병렬 디지털 신호를 동기 직렬 디지털 신호로 변환하는 병/직렬 변환기, 및 상기 동기 로드 신호의 생성에 따라 상기 병/직렬 변환기에서 직렬 디지털 신호로 로딩되지 못한 데이터 신호를 보상하기 위해 상기 병/직렬 변환기의 출력을 제어하는 스위치부를 포함한다.

이 실시예에 있어서, 상기 병/직렬 변환기에서 출력된 동기 디지털 신호들을 다중화하여 출력하는 다중화기, 상기 다중화된 신호를 병렬 디지털 신호로 변환하여 출력하는 제 2 직/병렬 변환기를 더 포함한다.

이 실시예에 있어서, 상기 기준 로드 신호를 생성하는 클럭/로드 신호 생성기를 더 포함한다.

본 발명의 데이터 동기 장치는 직/병렬 변환기와 병/직렬 변환기 간의 로드 신호의 생성 동작을 제어함에 따라 개별 직렬 디지털 신호를 동기 직렬 디지털 신호로 변환할 때 발생하는 불완전한 변환을 방지할 수 있다. 또한, 데이터 동기 장치는 동기 직렬 디지털 신호의 획득에 있어 발생되는 불완전한 데이터의 처리에 소요되는 시간을 제거시킴과 동시에 데이터 오류를 발생시키지 않는다.

도 1은 본 발명에 따른 데이터 처리 시스템을 예시적으로 도시한 도면,
도 2는 본 발명에 따른 데이터 동기 장치를 예시적으로 도시한 도면,
도 3은 로드 신호와 기준 로드 신호의 관계를 도시한 도면,
도 4는 본 발명에 따른 신호 변환 모듈의 상세 구조를 예시적으로 도시한 도면,
도 5는 본 발명에 따른 동기 로드부에 의한 로드 신호와 기준 로드 신호의 펄스폭을 예시적으로 도시한 도면,
도 6은 본 발명에 따른 로드 신호와 기준 로드 신호가 겹쳐지지 않을 때의 동기 로드부의 출력 신호들을 도시한 신호 흐름도,
도 7은 본 발명에 따른 로드 신호와 기준 로드 신호가 겹쳐서 발생될 때의 동기 로드부의 출력 신호들을 예시적으로 도시한 신호 흐름도, 및
도 8은 본 발명에 따른 기준 로드 신호와 로드 신호가 겹쳐서 발생될 때의 동기 로드부의 출력 신호들을 예시적으로 도시한 신호 흐름도이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다.

본 발명은 개별 직렬 디지털 신호를 동기 직렬 데이터 신호로 변환에 발생되는 불완전환 전환을 방지하는 데이터 동기 장치를 제공한다. 본 발명에서 제안된 데이터 동기 장치는 다양한 분야에 적용될 수 있으며, 일예로, 생체 신호를 감지하는 복수의 초전도 양자 간섭계(Superconducting Quantum Interference Device, 이하 'SQUID'라 칭하기로 함) 센서들로부터의 출력 신호를 이용한 의료 진단 등에 활용될 수 있다.

도 1은 본 발명에 따른 데이터 처리 시스템을 예시적으로 도시한 도면이다.

도 1을 참조하면, 데이터 처리 시스템(1)은 신호 전송부(100), 광케이블(200), 데이터 동기 장치(300), 데이터 입/출력 카드(400), 및 컴퓨터(500)를 포함한다.

신호 전송부(100)는 일예로, 열 여섯 개의 채널, 즉 열 여섯 개의 신호 전송 모듈들(101-116)로 구성될 수 있다.

신호 전송 모듈들(101-116) 각각은 복수의 센서들에 연결될 수 있다. 여기서, 센서는 일예로, 초전도 양자 간섭계(Superconducting Quantum Interference Device, 이하 'SQUID'라 칭하기로 함) 센서가 될 수 있다.

신호 전송 모듈들(101-116) 각각은 스물 네 개의 센서를 통해 신호를 입력받는 경우를 예시적으로 도시하였으나, 각 신호 전송 모듈에 접속된 센서들의 개수는 다양한 개수와 종류로 구성될 수 있다.

예를 들어, 제 1 신호 전송 모듈(101)은 스물 네 개의 센서들(S1-S24)로부터 스물 네 개의 신호를 수신한다. 나머지 신호 전송 모듈들에서도 제 1 신호 전송 모듈과 같이 스물 네 개의 센서들로부터 스물 네 개의 신호를 수신한다고 가정한다.

신호 전송 모듈들은 센서들을 통해 수신한 신호를 광신호로 변환하여 광케이블(200)을 통해 데이터 동기 장치(300)로 전달한다.

한편, 신호 전송부(100)와 센서들은 차폐실(10) 내부에 위치할 수 있다.

이와 같은, 차폐실(10)은 신호 전송부(100)에서 SQUID 센서 등을 통해 측정 대상(예를 들어, 인체)로부터 안정적으로 심자도(MCG: Magnetocardiography), 뇌자도(MEG: Magnetoencephalography), 심전도(ECG: Electrocardiography, ECG), 뇌전도(EEG: Electroencephalography) 등을 측정할 수 있는 공간을 제공한다. 차폐실(10)은 차폐실(100)은 자기 차폐실(Magnetically Shielded Room, MSR) 또는 전자기파 차폐실(Radio-Frequency Shielded Room, RFSR) 일 수 있다.

광케이블(200)은 신호 전송부(100)와 데이터 동기 장치(300)를 연결한다. 광케이블(200)은 복수의 광선로(OL)들로 구성된다.

데이터 동기 장치(300)는 클럭/로드 신호 생성기(310), 신호 동기부(320), 다중화기(330), 및 제 N 직/병렬 변환기(340)를 포함한다.

클럭/로드 신호 생성기(310)는 데이터 동기 장치(300)의 동작을 위한 클럭 신호와 기준 로드 신호를 생성한다. 클럭/로드 신호 생성기(310)는 클럭 신호를 신호 동기부(320)와 다중화기(330)로 출력할 수 있다. 클럭/로드 신호 생성기(310)는 기준 로드 신호를 신호 동기부(320)로 제공한다.

신호 동기부(320)는 신호 전송 모듈들(101-116)에 대응되는 개별 직렬 디지털 신호들을 수신한다. 신호 동기부(320)는 개별 직렬 디지털 신호들을 병렬 디지털 신호들로 변환하고, 병렬 디지털 신호들을 동기 직렬 디지털 신호들로 변환하여 출력한다. 동기 직렬 디지털 신호들의 생성 시, 신호 동기부(320)는 클럭/로드 신호 생성기(310)에서 생성된 기준 로드 신호에 근거하여 동기 로드 신호를 생성한다. 신호 동기부(320)는 동기 로드 신호에 근거하여 병렬 디지털 신호들을 동기 직렬 디지털 신호들로 변환한다. 신호 동기부(320)는 동기 직렬 디지털 신호들을 다중화기(330)로 출력한다.

다중화기(330)는 동기 직렬 디지털 신호들을 하나의 직렬 디지털 신호로 다중화하여 제 N 직/병렬 변환기(340)로 출력한다.

제 N 직/병렬 변환기(340)는 다중화된 직렬 디지털 신호를 병렬 디지털 신호로 변환하여 데이터 입/출력 카드(400)로 출력한다.

데이터 입/출력 카드(400)는 컴퓨터(500)에 연결되고, 신호의 데이터 입/출력 제어를 통해 컴퓨터(500)의 데이터 입/출력을 제어한다. 데이터 입/출력 카드(400)는 컴퓨터(500)에 포함될 수도 있다.

컴퓨터(500)는 데이터 입/출력 카드(400)를 통해 수신한 병렬 디지털 신호를 신호 전송 모듈에 따라 구분하여 뇌자도/심자도 신호 및 뇌전도/심전도 신호를 추출할 수 있다. 또한, 컴퓨터(500)는 수집된 뇌자도/심자도 신호 및 뇌전도/심전도 신호를 분석하거나, 구비된 디스플레이 기기 등을 통해 출력할 수 있다.

본 발명에서 제안된 신호 동기부(320)는 내부에서 생성된 기준 로드 신호에 근거하여 동기 로드 신호를 생성한다. 여기서, 생성된 동기 로드 신호는 신호 전송 모듈들(101-116) 각각으로부터 전송된 개별 로드 신호와 중복되지 않도록 생성된다. 여기서, 개별 로드 신호는 개별 직렬 디지털 신호로부터 병렬 디지털 신호로의 변환에 이용된다.

따라서, 신호 동기부(320)는 신호 전송 모듈들(101-116) 각각에서 생성된 개별 로드 신호, 즉 로드 신호와 중복되지 않는 동기 로드 신호를 생성함에 따라 직/병렬 변환 및 병/직렬 변환에 따른 데이터의 불완전환 변환을 방지할 수 있다.

추가로, 신호 동기부(320)는 동기 로드 신호 생성에 따라 병/직렬 변환되지 못한 디지털 신호들을 보상할 수 있는 보상 직렬 디지털 신호를 출력하도록 제어할 수 있다.

도 2는 본 발명에 따른 데이터 동기 장치를 예시적으로 도시한 도면이다.

도 2를 참조하면, 데이터 동기 장치(300)는 클럭/로드 신호 생성기(310), 신호 동기부(320), 다중화기(330), 및 제 2 직렬 병렬 변환기(340)를 포함한다.

클럭/로드 신호 생성기(310)는 클럭 신호(CL-N)와 기준 로드 신호(LD-N)를 생성한다. 클럭/로드 신호 생성기(310)는 내부에 기준 로드 신호(LD-N)의 생성을 위한 카운터 등을 포함할 수 있다. 클럭/로드 신호 생성기(310)는 생성된 클럭 신호(CL)를 신호 동기부(320)와 다중화기(330)로 출력한다. 또한, 클럭/로드 신호 생성기(310)는 기준 로드 신호를 신호 동기부(320)로 출력한다.

신호 동기부(320)는 신호 변환 모듈들(320-1, 320-2,...,320-16)을 포함한다. 여기서, 신호 변환 모듈들(320-1, 320-2,...,320-16)은 신호 전송 모듈들(101-116)의 개수에 대응되는 개수로 구성될 수 있다.

예를 들어, 신호 변환 모듈(320-1)은 직/병렬 변환기(321), 병/직렬 변환기(322), 동기 로드부(323), 및 스위치부(324)를 포함한다.

직/병렬 변환기(321)는 제 1 신호 전송 모듈(101)에서 생성된 직렬 디지털 신호(SI1), 클럭 신호(CL-1), 및 로드 신호(LD-1)를 입력받는다. 직/병렬 변환기(321)는 제 1 신호 전송 모듈(101)과 제 1 광선로(OL1)를 통해 연결되어 있고, 제 1 광선로(OL1)를 통해 직렬 디지털 신호(SI1), 클럭 신호(CL-1), 로드 신호(LD-1)를 수신한다. 이를 위해, 제 1 신호 전송 모듈(101)은 내부에서 독립된 클럭 신호(CL-1)와 로드 신호(LD-1)를 생성한다.

직/병렬 변환기(321)는 로드 신호(LD-1)에 응답하여 직렬 디지털 신호(SI1)를 병렬 디지털 신호로 변환한다. 직/병렬 변환기(321)는 변환된 병렬 디지털 신호를 병/직렬 변환기(322)로 출력한다.

병/직렬 변환기(322)는 병렬 디지털 신호, 기준 클럭 신호(CL-N), 동기 로드 신호(LD-N1)를 입력받는다. 병/직렬 변환기(322)는 입력된 병렬 디지털 신호를 동기 로드 신호(LD-N1)에 응답하여 동기 직렬 디지털 신호(SO1)로 변환하여 다중화기(330)로 출력한다.

여기서, 직/병렬 변환기(321)와 병/직렬 변환기(322)는 일예로, 32비트(bit)의 직렬 디지털 신호(SI1)를 처리하기 위한 32비트 직/병렬 변환기와 32비트 병/직렬 변환기가 사용되었다. 따라서, 직/병렬 변환기(321)가 제 1 광선로(OL1)로부터 수신한 직렬 디지털 신호는 32비트의 직렬 디지털 신호이다. 일예로, 32비트의 직렬 디지털 신호는 8비트의 어드레스 신호와 24비트(해상도)의 센서 신호로 구성될 수 있다.

하지만, 직/병렬 변환기(321)와 병/직렬 변환기(322)는 24비트 직/병렬 변환기와 24비트의 직/병렬 변환기(일예로, 8비트 어드레스 신호와 16비트의 센서 신호를 포함한 24비트의 직렬 디지털 신호를 이용하는 직/병렬 변환기)가 사용될 수도 있으며, 시스템 특성에 따라 24비트와 32비트뿐만 아니라 다양한 비트의 디지털 신호를 처리할 수 있는 직/병렬 변환기와 병/직렬 변환기가 사용될 수 있다.

동기 로드부(323)는 로드 신호(LD-1)와 기준 로드 신호(LD-N)를 입력받는다. 동기 로드부(323)는 로드 신호(LD-1)에서 요구되는 최소 시간폭을 보장한다. 또한, 동기 로드부(323)는 로드 신호(LD-1)와 충돌하지 않는 동기 로드 신호(LD-N1)를 생성한다. 동기 로드부(323)는 동기 로드 신호(LD-N1)를 병/직렬 변환기(322)로 출력한다. 즉, 직/병렬 변환기(321)에서 병렬 디지털 신호로 전환할 때, 동기 로드부(323)는 직/병렬 변환기로(321)부터 병/직렬 변환기(322)로 불완전한 병렬 디지털 신호를 출력하지 않도록 제어된 동기 로드 신호(LD-N1)를 출력한다.

한편, 기준 클럭 신호(CL-N)와 동기 로드 신호(LD-N1)는 클럭 신호(CL-1)와 로드 신호(LD-1) 대비 N배 빠르게 동작하여 직렬 디지털 신호(SI1)가 입력된 이후 다음 직렬 디지털 데이터 신호(SI1)가 입력될 때까지 병/직렬 변환기(322)에서 동기 직렬 디지털 신호(SO1)를 N개를 반복하여 출력하도록 한다.

스위치부(324)는 동기 로드 신호(LD-N1)의 생성에 따라 병/직렬 변환기(322)에서 직렬 디지털 신호로 로딩되지 못한 데이터 신호를 보상하기 위해 상기 병렬/직렬 변환기(321)의 출력을 제어한다. 즉, 스위치부(324)는 기준 로드 신호(LD-N)가 발생했지만, 동기 로드부(323)에 의해 기준 로드 신호(LD-N)에 대응되는 동기 로드 신호(LD-N1)가 전달되지 못할 수 있다. 이때, 스위치부(324)는 미리 설정된 임의의 값(일예로, 하이 신호(5V) 또는 로우 신호(0V))을 병/직렬 변환기(322)로 출력할 수 있다. 또는 스위치부(324)는 병/직렬 변환기(322)에서 이전에 출력된 동기 직렬 디지털 신호(SO1)를 병/직렬 변환기(322)로 재입력할 수 있다.

나머지 신호 변환 모듈들(320-2,...320-16)에서도 신호 변환 모듈(320-1)과 같이 각각 직/병렬 변환기, 병/직렬 변환기, 동기 로드부, 및 스위치부를 포함하고 있으며, 상세 동작은 신호 변환 모듈(320-1)의 설명을 참조하기로 한다.

따라서, 신호 변환 모듈들(320-2,...,320-16)은 신호 전송 모듈들(102,...,116) 각각으로부터 생성된 로드 신호들(LD-2,...,LD-16)과 기준 로드 신호(LD-N)에 근거하여 생성된 동기 로드 신호(LD-N2,...,LD-N16)를 생성한다.

다중화기(330)는 신호 변환 모듈들 각각으로부터 동기 직렬 디지털 신호들(SO1,..., SO16)을 입력받는다. 다중화기(330)는 동기 직렬 디지털 신호들을 순차적으로 동일한 직렬 디지털 신호 N개(일예로, 16개) 중 한 개씩 선택하여 광선로들(OL1-OL16)마다 한 개의 디지털 신호가 출력되도록 한다. 이와 같이, 다중화기(330)는 모든 광선로들의 동기 직렬 디지털 신호들을 전송한다.

제 N 직/병렬 변환기(340)는 다중화기(330)로부터 출력되는 동기 직렬 디지털 신호들을 입력받는다. 제 N 직/병렬 변환기(340)는 동기 직렬 디지털 신호들을 병렬 변환하여 데이터 입출력 카드(400)로 출력한다.

이와 같이, 본 발명은 신호 전송 모듈들(101-116)로부터 입력된 로드 신호들(LD-1, LD-2,..., LD-16)과 기준 로드 신호(LD-N) 간의 충돌으로 인한 데이터의 불완전한 전환을 방지할 수 있다.

도 3은 로드 신호와 기준 로드 신호의 관계를 도시한 도면이다.

도 3을 참조하면, 로드 신호(LD-1)와 기준 로드 신호(LD-N)가 도시되어 있다. 여기서, 로드 신호(LD-1)의 펄스폭(

)이 도시되고, 펄스폭(

)은 직렬 신호를 병렬 신호로 로드하기 위한 최소 시간이다. 또한, 기준 로드 신호(LD-N)의 펄스폭(

)이 도시되고, 펄스폭(

)은 병렬 신호를 직렬 신호로 로드하기 위한 최소 시간이다. 이와 같은 최소 시간은 디지털 장치의 속도에 따라 결정될 수 있고, 수 나노초(ns)에서 수십 나노초를 갖는다.

예를 들어, 직/병렬 변환기(321)에서 로드 신호(LD-1)를 이용하여 직/병렬 변환을 하고, 병/직렬 변환기(322)에서 기준 로드 신호(LD-N)를 이용하여 병/직렬 변환을 수행하는 경우를 고려한다.

(a)에서 로드 신호(LD-1)가 기준 로드 신호(LD-N)에 앞서 발생하고 있으며, 로드 신호(LD-1)가 기준 로드 신호(LD-N) 사이에는

의 시간 간격이 존재한다. 즉, 로드 신호(LD-1)와 기준 로드 신호(LD-N)는 서로 겹치지 않는다.

(b)에서 기준 로드 신호(LD-N)가 로드 신호(LD-1)에 앞서 발생하고 있으며, 기준 로드 신호(LD-N)와 로드 신호(LD-1) 사이에는

이와 같이,

의 시간 간격은 로드 신호(LD-1)와 기준 로드 신호(LD-N)가 겹치지 않는 것을 나타낸다.

하지만, 로드 신호(LD-1)는 신호 전송 모듈(101)에서 생성되고, 기준 로드 신호(LD-N)는 데이터 동기 장치(300)에서 생성됨에 따라 상호 간에 동기되어 있지 않다. 이로 인해, 데이터의 전송 회수가 증가하면, 로드 신호(LD-1)와 기준 로드 신호(LD-N)는 서로 겹치게 된다.

(c)에서 로드 신호(LD-1)가 기준 로드 신호(LD-N)에 앞서 발생하고 있으나, 로드 신호(LD-1)가 기준 로드 신호(LD-N) 사이에는

의 시간 간격이 존재한다. 즉, 로드 신호(LD-1)와 기준 로드 신호(LD-N)는 서로 겹치게 된다.

(d)에서 기준 로드 신호(LD-N)가 로드 신호(LD-1)에 앞서 발생하고 있으나, 기준 로드 신호(LD-N)와 로드 신호(LD-1) 사이에는

이와 같이,

의 시간 간격은 로드 신호(LD-1)와 기준 로드 신호(LD-N)가 서로 겹치는 것을 나타낸다.

결국, (a)와 (b)에서 도시된 로드 신호(LD-1)와 기준 로드 신호(LD-N)를 이용하면, 직/병렬 변환기(321)와 병/직렬 변환기(322)에서 디지털 신호의 불완전한 변환은 발생하지 않는다.

하지만, (c)에서 로드 신호(LD-1)를 입력받은 직/병렬 변환기(321)가 직렬 디지털 신호를 병렬 디지털 신호로 완전히 변환하지 못한 상태에서, 병/직렬 변환기(322)가 기준 로드 신호(LD-N)에 의해 동작한다. 이때, 병/직렬 변환기(322)는 전체 데이터 중에서 일부 데이터만을 전송하거나 잘못된 데이터를 전송한다.

또한, (d)에서 기준 로드 신호(LD-N)를 입력받은 병/직렬 변환기(322)가 병렬 디지털 신호를 모두 입력받지 못한 상태에서, 직/병렬 변환기(321)가 로드 신호(LD-1)에 의해 동작한다. 이때, 병/직렬 변환기(322)는 이전 데이터와 섞인 병렬 디지털 데이터나 잘못된 데이터를 입력받게 된다.

이와 같이, (c)와 (d)에서 도시된 로드 신호(LD-1)와 기준 로드 신호(LD-N)를 이용하면, 직/병렬 변환기(321)와 병/직렬 변환기(322)에서 디지털 신호의 불완전한 변환이 발생한다. 이에 따라, 불완전환 변환이 발생된 디지털 신호를 수신한 컴퓨터(500)는 잘못된 데이터를 분석하게 된다. 또한, 컴퓨터(500) 내부에서 잘못된 데이터의 오류 정정을 위한 소프트웨어를 구성할 수 있지만, 소프트웨어를 이용한 데이터 처리 동작은 데이터 처리를 위한 시간을 필요로 하기 때문에, 실시간 데이터 처리가 어렵고 데이터 처리에 부담이 된다.

이로 인해, 본 발명의 데이터 동기 장치(300)는 내부에 로드 신호(LD-1)와 중복되지 않는 동기 로드 신호(LD-N1)를 생성하는 동기 로드부(323)를 포함한다. 또한, 병/직렬 변환기(322)는 기준 로드 신호(LD-N) 대신에 동기 로드 신호(LD-N1)를 이용하여 병/직렬 변환을 수행한다.

도 4는 본 발명에 따른 신호 변환 모듈의 상세 구조를 예시적으로 도시한 도면이다.

도 4를 참조하면, 신호 변환 모듈(320-1)은 직/병렬 변환기(321), 병/직렬 변환기(322), 동기 로드부(323), 및 스위치부(324)를 포함한다.

직/병렬 변환기(321)는 32비트의 출력단자들(DO0,...,DO31)을 갖고, 병/직렬 변환기(322)는 32비트의 입력에 대응되는 입력단자들(DI0,...,DI31)을 구비한다.

여기서, 동기 로드부(323)는 로드 신호 처리부(3231)와 동기 로드 신호 생성부(3232)를 포함한다.

로드 신호 처리부(3231)는 제 1 플립플롭(F/F1), 제 1 인버터(IN1), 및 제 1 지연기(DL1)를 포함한다.

제 1 플립플롭(F/F1)의 입력단자(D)로 온(ON) 전압(일예로, 5V)이 입력되고, 클럭단자(CK)로 로드 신호(LD-1)가 입력된다. 또한, 제 1 플립 플롭(F/F1)의 출력단자(Q)는 제 1 인버터(IN1)로 신호를 출력한다. 제 1 플립 플롭(F/F1)의 클리어단자(CL)는 제 1 지연기(DL1)의 출력에 연결된다.

제 1 인버터(IN1)는 제 1 플립 플롭(F/F1)의 출력단자(Q)로부터 입력되는 신호를 반전시켜 제 1 지연기(DL1)로 출력한다.

제 1 지연기(DL1)는 인버터의 출력 신호를 시간 지연시켜 출력하고, 낫(NOT) 게이트 또는 버퍼(buffer) 게이트 등을 복수개 직렬로 연결하여 사용할 수 있다. 이때, 시간 지연은 직/병렬 변환기(321)의 최소 로드 시간(

)을 보장할 수 있도록 조절된다. 제 1 지연기(DL1)는 지연된 신호를 이용하여 제 1 플립 플롭(F/F1)의 클린 상태를 제어할 수 있다.

로드 신호 처리부(3231)의 동작을 살펴보면 다음과 같다.

로드 신호(LD-1)가 제 1 플립 플롭(F/F1)의 클럭 단자로 입력(오프(OFF) 전압에서 온(ON) 전압으로 변환)되면, 입력단자를 통해 입력된 온 전압이 출력 단자(Q)로 출력된다. 그러나, 제 1 인버터(IN1)에 의해 온 전압은 오프 전압으로 반전되고, 제 1 지연기(DL1)에 설정된 지연 시간(

)이 경과한 이후에 클리어 단자(CL)로 입력되어 제 1 플립 플롭(F/F1)의 동작을 클린 상태로 만든다.

이를 통해, 로드 신호 처리부(3231)는 로드 신호에 의한 직/병렬 변환기(321)의 최소 로드 시간을 보장할 수 있도록 조정된 조정 로드 신호를 동기 로드 신호 생성부(3232)로 출력한다.

동기 로드 신호 생성부(3232)는 병/직렬 변환기(322)에서 불완전한 병렬 데이터 신호가 동기 직렬 신호로 변환되는 경우를 방지하기 위한 동기 로드 신호(LD-N1)를 생성한다.

동기 로드 신호 생성부(3232)는 제 2 플립 플롭(F/F2), 제 2 지연기(DL2), 제 1 오아 게이트(OR1), 제 2 인버터(IN2), 제 3 인버터(IN3), 제 3 플립/플롭(F/F3), 제 3 지연기(DL3), 제 2 오아 게이트(OR2), 제 4 인버터(IN4), 및 제 5 인버터(IN5)를 포함한다.

제 2 플립 플롭(F/F2)은 입력단자(D)로 온(ON) 전압(일예로, 5V)이 입력되고, 클럭단자(CK)로 기준 로드 신호(LD-N)가 입력된다. 또한, 제 2 플립 플롭(F/F2)의 출력단자(Q)는 제 2 지연기(DL2)와 제 3 인버터(IN3)로 신호를 출력한다. 제 2 플립 플롭(F/F2)의 클리어단자(CL)는 제 2 인버터(IN2)의 출력에 연결된다.

제 2 지연기(DL2)는 제 2 플리 플롭(F/F2)의 출력 단자(Q)로부터의 출력 신호를 지연시켜 출력하고, NOT 게이트 또는 버퍼 게이트를 복수개 직렬 연결하여 만든다. 이때, 시간 지연은 병/직렬 변환기(322)의 최소 로드 시간(

)을 보장할 수 있도록 조절된다.

제 1 오아 게이트(OR1)는 제 2 지연기(DL2)의 출력과 제 2 플립 플롭(F/F2)의 출력을 논리합 연산하여 제 2 인버터(IN2)로 출력한다.

제 2 인버터(IN2)는 제 1 오아 게이트(OR1)의 출력을 반전시켜 제 2 플립 플롭(F/F2)의 클린 상태를 제어할 수 있다.

제 3 인버터(IN3)는 제 2 플리 플롭(F/F2)의 출력 단자(Q)로부터의 출력 신호를 반전시켜 제 3 플립 플롭(F/F3)의 클럭 단자(CK)로 입력한다.

제 3 플립 플롭(F/F3)은 입력단자(D)로 온(ON) 전압(일예로, 5V)이 입력되고, 클럭단자(CK)로 제 2 인버터(IN2)의 출력 신호가 입력된다. 또한, 제 3 플립 플롭(F/F3)의 출력단자(Q)는 제 3 지연기(DL3)와 제 5 인버터(IN5)로 신호를 출력한다. 제 3 플립 플롭(F/F3)의 클리어단자(CL)는 제 4 인버터(IN4)의 출력에 연결된다.

제 3 지연기(DL3)는 제 3 플리 플롭(F/F3)의 출력 단자(Q)로부터의 출력 신호를 지연시켜 출력하고, 낫 게이트 또는 버퍼 게이트를 복수개 직렬 연결하여 만든다. 이때, 시간 지연은 병/직렬 변환기(322)의 최소 로드 시간(

)을 보장할 수 있도록 조절된다.

제 2 오아 게이트(OR2)는 제 3 지연기(DL3)의 출력과 제 3 플립 플롭(F/F3)의 출력을 논리합 연산하여 제 4 인버터(IN4)로 출력한다.

제 4 인버터(IN4)는 제 2 오아 게이트(OR2)의 출력을 반전시켜 제 3 플립 플롭(F/F3)의 클린 상태를 제어할 수 있다.

제 5 인버터(IN5)는 제 3 플리 플롭(F/F3)의 출력 단자(Q)로부터의 출력 신호를 반전(동기 로드 신호(LD-N1))시켜 병/직렬 변환기(322)의 로드 단자(Load)로 출력한다.

여기서, 동기 로드 신호 생성부(3232)의 동작은 하기의 도 5 내지 도 8을 참조하여 상세히 설명하기로 한다.

한편, 제 1 플립 플롭(F/F1) 내지 제 3 플립 플롭(F/F3)은 디형(D-type)의 플립 플롭으로 구성될 수 있다. 또한, 제 1 지연기(DL1) 내지 제 3 지연기(DL3)는 로드 신호(DL-1)와 동기 로드 신호(DL-N1)가 로드를 위한 최소 시간이 보장되는 경우, 존재하지 않을 수도 있다.

스위치부(324)는 제 1 스위치(3241), 제 2 스위치(3242), 및 제 3 스위치(3243)를 포함할 수 있다.

제 1 스위치(3241)는 병/직렬 변환기(322)의 출력 단자에 연결된다. 따라서, 제 1 스위치(3241)는 제 1 스위치 제어 신호에 의해 온 동작 시 이전에 출력된 동기 직렬 디지털 신호를 병/직렬 변환기(322)로 입력한다.

제 1 스위치(3241)를 이용하여 병/직렬 변환기(322)에서 이전에 출력된 신호가 컴퓨터로 전달되면, 컴퓨터(500)는 별도의 동작을 수행할 필요가 없다. 즉, 컴퓨터(500)는 이전에 출력된 신호를 정상 데이터로 간주하여 처리한다.

제 2 스위치(3242)는 온 전압 발생기 등으로부터 출력되는 온 전압(일예로, 5V)에 연결된다. 제 2 스위치(3242)는 제 2 스위치 제어 신호에 의해 온 동작 시 온 전압을 병/직렬 변환기(322)로 입력한다.

제 3 스위치(3243)는 오프 전압 발생기 등으로부터 출력되는 오프 전압(일예로, 0V(GND))에 연결된다. 제 3 스위치(3243)는 제 3 스위치 제어 신호에 의해 온 동작 시 오프 전압을 병/직렬 변환기(322)로 입력한다.

여기서, 제 2 스위치(3242)와 제 3 스위치(3243)를 이용하여 병/직렬 변환기에 출력된 신호(디지털 신호 '1'로 모두 구성된 신호 또는 디지털 신호 '0'으로 모두 구성된 신호)가 컴퓨터(500)로 전달되면, 컴퓨터(500)는 오류 신호로 판단하여 소프트웨어적으로 제거 또는 보상을 통해 데이터 분석을 할 수 있다.

제 1 스위치(3241) 내지 제 3 스위치(3243)는 세 개 중 적어도 하나 이상이 포함될 수 있으며, 내부의 제어 장치 등에서 생성된 스위치 제어 신호들(제 1 내지 제 3 스위치 제어 신호) 각각에 응답하여 동작할 수 있다.

도 5는 본 발명에 따른 동기 로드부에 의한 로드 신호와 기준 로드 신호의 펄스폭을 도시한 도면이다.

도 5를 참조하면, (a)에서, 로드 신호(LD-1)가 도시된다.

(b)에서, 동기 로드부(323)에서 제 1 지연기(DL1)에 의해 펄스폭이 조절된 로드 신호(LD-1)가 도시된다.

(c)에서, 기준 로드 신호(LD-N)가 도시된다.

(d)에서, 로드 신호 처리부(3231)에서 제 2 지연기(DL2)에 의해 펄스폭이 조절된 동기 로드 신호(LD-N)가 도시된다.

하기의 도 6 내지 도 8에서 동기 로드부(323)를 기준으로 동작 설명을 한다.

도 6은 본 발명에 따른 로드 신호와 기준 로드 신호가 겹쳐지지 않을 때의 동기 로드부의 출력 신호들을 예시적으로 도시한 신호 흐름도이다.

도 6을 참조하면, 로드 신호(LD-1)가 발생한 이후에 기준 로드 신호(LD-N)가 발생될 때,

의 시간 간격이 존재한다. 즉, 로드 신호(LD-1)와 기준 로드 신호(LD-N)는 겹치지 않는다.

(a)와 (b)는 제 2 플립 플롭(F/F2)의 입력 신호와 출력 신호이다.

제 2 플립 플롭(F/F2)은 기준 로드 신호(LD-N)를 입력받는다. 기준 로드 신호(LD-N)가 오프 전압에서 온 전압으로 변화하면, 제 2 플립 플롭(F/F2)은 입력단자(D)를 통해 입력된 온 전압을 제 2 지연기(DL2)로 출력한다.

제 2 지연기(DL2)는 제 2 플립 플롭(F/F2)의 온 전압을 일정 시간 지연시켜, 제 1 오아 게이트(OR)로 출력한다.

제 1 오아 게이트(OR1)는 온 전압을 제 2 인버터(IN2)로 출력한다.

제 2 인버터(IN2)는 온 전압을 반전시켜, 제 2 플립 플롭(F/F2)을 클린 상태로 만든다. 따라서, 펄스폭이 조절된 신호가 제 2 플립 플롭(F/F2)을 통해 출력된다.

(c)와 (d)는 제 3 플립 플롭(F/F3)의 입력 신호와 출력 신호이다.

제 2 플립 플롭(F/F2)의 출력 신호는 제 3 인버터(IN3)로 출력된다. 제 3 인버터(IN3)에서 반전된 신호는 제 3 플립 플롭(F/F3)으로 입력된다.

제 3 플립 플롭(F/F3)은 제 2 플립 플롭(F/F2)의 출력 신호가 오프 전압에서 온 전압으로 변화하는 시점((c)에서 화살표로 도시)에 동작한다. 제 3 플립 플롭(F/F3)은 상승 전압 신호((c)의 화살표)에 의해 입력단자(D)를 통해 입력된 온 전압이 제 3 플립 플롭(F/F3)을 통해 출력한다.

제 3 시간 지연기(DL3)는 제 3 플립 플롭(F/F3)으로부터 온 전압의 출력 신호를 시간 지연하여 제 2 오아 게이트(OR2)로 출력한다.

제 2 오아 게이트(OR2)는 온 전압의 출력 신호에 응답하여 온 전압을 제 4 인버터(IN4)로 출력한다.

제 4 인버터(IN4)는 온 전압을 반전시켜 제 3 플립 플롭(F/F3)을 클린 상태로 만든다. 따라서, 펄스폭이 조절된 신호가 제 3 플립 플롭(F/F3)을 통해 출력된다.

일예로, 제 2 시간 지연기(DL2)와 제 3 시간 지연기(DL3)는 직/병렬 변환기(321)의 병렬 디지털 신호로 변환하기 위한 최소 시간을 가질 수 있다. 또한, 제 2 시간 지연기(DL2)와 제 3 시간 지연기(DL3)는 동일한 시간 지연을 가질 수 있다.

(e)는 동기 로드 신호(LD-N1)이다.

제 5 인버터(IN5)는 제 3 플립 플롭(F/F3)으로부터 온 전압의 출력 신호를 반전하여 동기 로드 신호(LD-N1)를 생성한다.

여기서, 제 5 인버터(IN5)는 병/직렬 변환기(322)가 하강 전압 신호를 요구할 경우에 포함될 수 있다. 만약, 병/직렬 변환기(322)가 상승 전압 신호를 요구할 경우 제 5 인버터(IN5)는 동기 로드 신호 생성부(3232)에 포함되지 않는다.

즉, 본 발명에서 복수의 신호 변환 모듈들(320-1,...,320-16)은 모두 동일한 구조로 구성되고, 기준 로드 신호(LD-N)에 의해 모두 동일한 시각에 동기 로드 신호(LD-N1,...,LD-N16)를 생성한다. 따라서, 다중화기(330)로 출력되는 동기 직렬 데이터 신호들은 동기를 획득할 수 있다.

도 7은 본 발명에 따른 로드 신호와 기준 로드 신호가 겹쳐서 발생될 때의 동기 로드부의 출력 신호들을 예시적으로 도시한 신호 흐름도이다.

도 7을 참조하면, 로드 신호(LD-1)가 발생한 이후에 기준 로드 신호(LD-N)가 발생될 때,

의 시간 간격이 존재한다. 즉, 로드 신호(LD-1)와 기준 로드 신호(LD-N)는 서로 겹친다.

제 2 플립 플롭(F/F2)은 기준 로드 신호(LD-N)를 입력받는다. 기준 로드 신호(LD-N)가 오프 전압에서 온 전압으로 변화할 때, 제 2 플립 플롭(F/F2)은 입력단자(D)를 통해 입력된 온 전압을 출력하지 않는다.

이는, 제 1 플립 플롭(F/F1)에 입력된 로드 신호의 출력으로 인해 제 1 오아 게이트(OR1)로 온 전압이 입력되기 때문이다. 이때, 제 1 오아 게이트(OR1)는 온 전압을 제 2 인버터(IN2)로 출력한다. 제 2 인버터(IN2)는 온 전압을 반전시켜, 제 2 플립 플롭(F/F2)을 클린 상태로 만든다. 따라서, 제 2 플립 플롭(F/F2)은 동작하지 않으므로 입력단자(D)를 통해 입력된 온 전압을 출력하지 않는다.

즉, 제 2 플립 플롭(F/F2)의 출력 신호가 존재하지 않음으로 제 2 플립 플롭(F/F2)의 출력 신호는 점선으로 표시하였다.

제 2 플립 플롭(F/F2)은 오프 전압을 제 2 지연기(DL2)로 출력하고, 오프 상태를 유지한다.

제 2 플립 플롭(F/F2)의 출력 신호는 제 3 인버터(IN3)로 출력된다. 제 3 인버터(IN3)에서 반전된 온 신호는 제 3 플립 플롭(F/F3)으로 입력된다.

하지만, 제 3 플립 플롭(F/F3)은 제 2 플립 플롭(F/F2)으로부터의 출력 신호가 변화가 없으므로, 동작하지 않는다.

또한, 제 1 플립 플롭(F/F1)에 입력된 로드 신호(LD-1)의 출력으로 인해 제 2 오아 게이트(OR2)로 온 전압이 입력된다. 이에 따라, 제 2 오아 게이트(OR2)는 온 전압을 제 4 인버터(IN4)로 출력한다. 제 4 인버터(IN4)는 온 전압을 반전시켜, 제 3 플립 플롭(F/F3)을 클린 상태로 만들기 때문에, 제 3 플립 플롭(F/F3)은 동작하지 않는다.

따라서, 제 3 플립 플롭(F/F3)은 오프 전압의 출력 신호를 출력한다.

(e)는 동기 로드 신호(LD-N1)이다.

제 5 인버터(IN5)는 제 3 플립 플롭(F/F3)으로부터 오프 전압의 출력 신호를 반전하여 동기 로드 신호(LD-N1)를 생성한다. 즉, 제 2 플립 플롭(F/F2)과 제 3 플립 플롭(F/F3)의 오프 상태로 인해 동기 로드 신호(LD-N1)는 온 전압을 유지한다.

따라서, 온 전압의 동기 로드 신호(LD-N1)를 입력받은 병/직렬 변환기(322)는 입력된 병렬 디지털 신호를 동기 직렬 디지털 신호로 변환하지 않는다.

도 8은 본 발명에 따른 기준 로드 신호와 로드 신호가 겹쳐서 발생될 때의 동기 로드부의 출력 신호들을 예시적으로 도시한 신호 흐름도이다.

도 8을 참조하면, 기준 로드 신호(LD-N)가 발생한 이후에 로드 신호(LD-1)가 발생될 때,

제 2 플립 플롭(F/F2)은 기준 로드 신호(LD-N)를 입력받는다. 기준 로드 신호(LD-N)가 오프 전압에서 온 전압으로 변화할 때, 제 2 플립 플롭(F/F2)은 입력단자(D)를 통해 입력된 온 전압을 출력한다. 제 2 지연기(DL2)는 제 2 플립 플롭(F/F2)의 온 전압을 일정 시간 지연시켜, 제 1 오아 게이트(OR)로 출력한다.

하지만, 온 전압을 일정 시간 지연시켜, 제 1 오아 게이트(OR)로 출력한다. 하지만, 로드 신호(LD-1)에 의해 동작한 제 1 플립 플롭(F/F1)에서 출력된 온 전압이 제 1 오아 게이트(OR1)로 입력된다.

제 2 인버터(IN2)는 온 전압을 반전시켜, 제 2 플립 플롭(F/F2)을 클린 상태로 만든다. 따라서, 제 2 플립 플롭(F/F2)은 병/직렬 변환기(322)의 로드를 위한 최소 시간보다 짧은 펄스 신호를 생성한다.

제 2 플립 플롭(F/F2)으로부터의 출력 신호가 오프 전압에서 온 전압으로 변화((c)에서 화살표로 표시)할 때, 제 3 플립 플롭(F/F3)은 동작한다.

하지만, 제 1 플립 플롭(F/F1)에 입력된 로드 신호(LD-1)의 출력으로 인해 제 2 오아 게이트(OR2)로 온 전압이 입력된다. 이에 따라, 제 2 오아 게이트(OR2)는 온 전압을 제 4 인버터(IN4)로 출력한다. 제 4 인버터(IN4)는 온 전압을 반전시켜, 제 3 플립 플롭(F/F3)을 클린 상태로 만들기 때문에, 제 3 플립 플롭(F/F3)은 동작하지 않는다.

(e)는 동기 로드 신호(LD-N1)이다.

제 5 인버터(IN5)는 제 3 플립 플롭(F/F3)으로부터 오프 전압의 출력 신호를 반전하여 동기 로드 신호(LD-N1)를 생성한다. 즉, 제 3 플립 플롭(F/F3)의 오프 상태로 인해 동기 로드 신호(LD-N1)는 온 전압을 유지한다.

이와 같이, 도 7과 도 8에서와 같이 병/직렬 변환기(322)에서 동기 직렬 디지털 신호로의 변환 동작을 수행하지 않을 때, 스위치부(324)의 스위치들(3241, 3242, 3243) 중 하나를 동작하기 위한 스위치 제어 신호가 제어 회로(미도시) 등을 통해 생성될 수 있다.

본 발명에서 제안된 데이터 동기 장치는 자기 차폐실 등과 같이 SQUID 센서 등을 활용한 의료 진단 장비에서 복수개의 채널 또는 광선로를 통해 수신된 개별 직렬 디지털 신호들을 동기 직렬 디지털 신호로의 변환에 활용될 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

1: 데이터 처리 시스템 10: 차폐실
100: 신호 전송부 200: 광케이블
300: 데이터 동기 장치 400: 데이터 입/출력 카드
500: 컴퓨터 101~116: 신호 전송 모듈들
310: 클럭/로드 신호 생성기 320: 신호 동기부
330: 다중화기 340: 제 N 직/병렬 변환기
320-1~320-16: 신호 변환 모듈들 321: 직/병렬 변환기
322: 병/직렬 변환기 323: 동기 로드부
324: 스위치부 3231: 로드 신호 처리부
3232: 동기 로드 신호 생성부 3241~3243: 스위치들

Claims

개별 직렬 디지털 신호들을 로드 신호에 응답하여 병렬 디지털 신호로 생성하고, 상기 로드 신호와 겹치지 않는 동기 로드 신호에 응답하여 상기 병렬 디지털 신호로부터 동기 직렬 디지털 신호들을 생성하는 신호 변환부;
상기 신호 변환부로 상기 동기 로드 신호의 생성을 위한 기준 로드 신호를 출력하는 클럭/로드 신호 생성기;
상기 동기 직렬 디지털 신호들을 다중화하는 다중화기; 및
상기 다중화된 신호를 병렬 신호로 변환하는 제 1 직/병렬 변환기를 포함하는 데이터 동기 장치.
제 1 항에 있어서,
상기 신호 변환부는
상기 개별 직렬 디지털 신호를 상기 로드 신호에 응답하여 상기 병렬 디지털 신호를 생성하는 제 2 직/병렬 변환기;
상기 로드 신호와 겹치지 않도록 상기 기준 로드 신호에 응답하여 상기 동기 로드 신호를 생성하는 동기 로드부;
상기 병렬 디지털 신호를 상기 동기 로드 신호에 응답하여 상기 동기 직렬 디지털 신호로 변환하는 병/직렬 변환기; 및
상기 동기 로드 신호의 생성에 의해 상기 병/직렬 변환기에서 상기 동기 직렬 디지털 신호로 로딩되지 못한 데이터 신호를 보상하기 위해 상기 병/직렬 변환기의 출력을 제어하는 스위치부를 포함하는 데이터 동기 장치.
제 2 항에 있어서,
상기 동기 로드부는
상기 로드 신호에 근거하여 상기 제 2 직/병렬 변환기의 최소 로드 시간을 보장하기 위한 제 1 출력 신호를 생성하는 로드 신호 처리부; 및
상기 제 1 출력 신호가 존재할 때, 상기 기준 로드 신호에 근거하여 상기 동기 로드 신호의 생성 동작을 차단하는 동기 로드 신호 생성부를 포함하는 데이터 동기 장치.
제 3 항에 있어서,
상기 로드 신호 처리부는
입력단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 입력된 상기 로드 신호에 응답하여 상기 제 1 출력 신호를 생성하는 제 1 플립 플롭;
상기 제 1 출력 신호를 반전시켜 출력하는 제 1 인버터; 및
상기 반전된 제 1 출력 신호를 상기 최소 로드 시간 동안 지연시킨 제 1 지연 신호를 상기 제 1 플립 플롭의 클린 단자로 출력하는 제 1 지연기를 포함하는 데이터 동기 장치.
제 4 항에 있어서,
상기 동기 로드 신호 생성부는
입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 기준 로드 신호에 응답하여 제 2 출력 신호를 생성하는 제 2 플립 플롭;
상기 제 2 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 2 지연 신호를 출력하는 제 2 지연기;
상기 제 1 출력 신호와 상기 제 2 지연 신호를 논리합 연산하여 출력하는 제 1 오아 게이트;
상기 제 1 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 2 인버터;
상기 제 2 출력 신호를 반전시켜 출력하는 제 3 인버터;
입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 제 2 인버터의 반전 신호에 응답하여 제 3 출력 신호를 생성하는 제 3 플립 플롭;
상기 제 3 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 3 지연 신호를 출력하는 제 2 지연기;
상기 제 1 출력 신호와 상기 제 3 지연 신호를 논리합 연산하여 출력하는 제 2 오아 게이트;
상기 제 2 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 4 인버터; 및
상기 제 3 출력 신호를 반전시켜 상기 동기 로드 신호를 생성하는 제 5 인버터를 포함하는 데이터 동기 장치.
제 2 항에 있어서,
상기 스위치부는
미리 설정된 온 전압에 연결되고, 제 1 스위치 제어 신호에 응답하여 상기 온 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 1 스위치;
미리 설정된 오프 전압에 연결되고, 제 2 스위치 제어 신호에 응답하여 상기 오프 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 2 스위치; 및
상기 병/직렬 변환기의 출력 단자에 연결되고, 제 3 스위치 제어 신호에 응답하여 이전에 출력된 직렬 디지털 신호를 상기 병/직렬 변환기의 입력으로 제공하는 제 3 스위치 중 적어도 하나의 스위치를 포함하는 데이터 동기 장치.
직렬 디지털 신호를 로드 신호에 응답하여 병렬 디지털 신호를 생성하는 제 1 직/병렬 변환기;
기준 로드 신호에 근거하여 상기 로드 신호와 겹치지 않는 동기 로드 신호를 생성하는 동기 로드부;
상기 동기 로드 신호에 응답하여 상기 병렬 디지털 신호를 동기 직렬 디지털 신호로 변환하는 병/직렬 변환기; 및
상기 동기 로드 신호의 생성에 따라 상기 병/직렬 변환기에서 직렬 디지털 신호로 로딩되지 못한 데이터 신호를 보상하기 위해 상기 병/직렬 변환기의 출력을 제어하는 스위치부를 포함하는 데이터 동기 장치.
제 7 항에 있어서,
상기 병/직렬 변환기에서 출력된 동기 디지털 신호들을 다중화하여 출력하는 다중화기;
상기 다중화된 신호를 병렬 디지털 신호로 변환하여 출력하는 제 2 직/병렬 변환기를 더 포함하는 데이터 동기 장치.
제 7 항에 있어서,
상기 기준 로드 신호를 생성하는 클럭/로드 신호 생성기를 더 포함하는 데이터 동기 장치.
제 7 항에 있어서,
상기 동기 로드부는
상기 로드 신호에 근거하여 상기 제 1 직/병렬 변환기의 최소 로드 시간을 보장하기 위한 제 1 출력 신호를 생성하는 로드 신호 처리부; 및
상기 제 1 출력 신호가 존재할 때, 상기 기준 로드 신호에 근거하여 상기 동기 로드 신호의 생성 동작을 차단하는 동기 로드 신호 생성부를 포함하는 데이터 동기 장치.
제 10 항에 있어서,
상기 로드 신호 처리부는
입력단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 입력된 상기 로드 신호에 응답하여 상기 제 1 출력 신호를 생성하는 제 1 플립 플롭;
상기 제 1 출력 신호를 반전시켜 출력하는 제 1 인버터; 및
상기 반전된 제 1 출력 신호를 상기 최소 로드 시간 동안 지연시킨 제 1 지연 신호를 상기 제 1 플립 플롭의 클린 단자로 출력하는 제 1 지연기를 포함하는 데이터 동기 장치.
제 11 항에 있어서,
상기 동기 로드 신호 생성부는
입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 기준 로드 신호에 응답하여 제 2 출력 신호를 생성하는 제 2 플립 플롭;
상기 제 2 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 2 지연 신호를 출력하는 제 2 지연기;
상기 제 1 출력 신호와 상기 제 2 지연 신호를 논리합 연산하여 출력하는 제 1 오아 게이트;
상기 제 1 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 2 인버터;
상기 제 2 출력 신호를 반전시켜 출력하는 제 3 인버터;
입력 단자를 통해 온 전압을 입력받고, 클럭 단자를 통해 상기 제 2 인버터의 반전 신호에 응답하여 제 3 출력 신호를 생성하는 제 3 플립 플롭;
상기 제 3 출력 신호를 상기 병/직렬 변환기의 최소 로드 시간 동안 지연시킨 제 3 지연 신호를 출력하는 제 2 지연기;
상기 제 1 출력 신호와 상기 제 3 지연 신호를 논리합 연산하여 출력하는 제 2 오아 게이트;
상기 제 2 오아 게이트의 출력을 반전시켜 상기 제 2 플립 플롭의 클린 단자로 출력하는 제 4 인버터; 및
상기 제 3 출력 신호를 반전시켜 상기 동기 로드 신호를 생성하는 제 5 인버터를 포함하는 데이터 동기 장치.
제 7 항에 있어서,
상기 스위치부는
미리 설정된 온 전압에 연결되고, 제 1 스위치 제어 신호에 응답하여 상기 온 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 1 스위치;
미리 설정된 오프 전압에 연결되고, 제 2 스위치 제어 신호에 응답하여 상기 오프 전압을 상기 병/직렬 변환기의 입력으로 제공하는 제 2 스위치; 및
상기 병/직렬 변환기의 출력 단자에 연결되고, 제 3 스위치 제어 신호에 응답하여 이전에 출력된 직렬 디지털 신호를 상기 병/직렬 변환기의 입력으로 제공하는 제 3 스위치 중 적어도 하나의 스위치를 포함하는 데이터 동기 장치.