JP2005078523A - シリアル転送装置 - Google Patents

Abstract

【課題】 高速転送を実現するためにシステムクロックの逓倍器（ＰＬＬ）が必須で、面積増大を招くとともに、超高速クロックを供給するためのクロックラインの増強が必要であり、物理設計を非常に困難なものとしているとともに、消費電力の増大を招いている。
【解決手段】 シリアルデータ転送をクロックに同期させるのでなく、シリアル転送装置自身が有する遅延時間を利用し、遅延時間毎にデータを転送させる。また、シリアルデータ受信に関してもデータ送信と同様にシリアル受信装置自身が有する遅延時間を利用し、遅延時間毎にデータを取り込むことで、シリアル転送用の高速クロックを生成する逓倍器（ＰＬＬ）の必要性をなくすことができる。加えて、クロックを用いないことから、従来技術に比べて、ゲート規模を小さくすることができる。
【選択図】 図１

Description

本発明は、システムＬＳＩ内部の回路間でのシリアルデータ転送を高速に行うためのシリアル転送装置に関するものである。

近年、システムＬＳＩが大規模化し、内蔵する機能が増大するのに伴い、システムＬＳＩ内部の回路間でのデータ転送に使用する回路および配線が増大してきている。この中でも特に配線に関しては、実際にシステムＬＳＩの内部を接続しているため、システムＬＳＩ内の配線リソースの多くを占めることになり、システムＬＳＩのサイズの増大すなわちコストの上昇を引き起している。

そこで、システムＬＳＩ内部の回路間の接続をシリアル接続する方法が提案されている。そのような従来のシリアル転送装置を図１７（ａ）に示す。これは、送信用のデータバス９０、フリップフロップ９１ａ〜９１ｅ、セレクタ９２ａ〜９２ｄ、出力バッファ９３、逓倍器（ＰＬＬ）９４などから構成され、図１７（ｂ）に示すように動作する。すなわち、逓倍器９４によりシステムクロックＣＬＫを逓倍して高速の送信イネーブル信号Ｓsenを生成し、フリップフロップ９１ａ〜９１ｄのクロック入力に印加する。データセット信号ＤＳが“Ｌ”のアサート状態にあるとき、セレクタ９２ａ〜９２ｄは“Ｌ”入力を選択して送信用のデータバス９０上の各ビットＡ３〜Ａ０を出力している。ただし、最終段の転送ゲート９１ｅが閉じているため、出力バッファ９３からは“Ｌ”の連続信号が出力されることになる。

データセット信号ＤＳが“Ｈ”になるとシリアル転送モードに移行し、フリップフロップ９１ａ〜９１ｄとセレクタ９２ａ〜９２ｄがシリアル接続される。また、転送ゲート９１ｅに対する転送クロックＳtrを“Ｌ”から“Ｈ”に立ち上げる。これにより、逓倍器９４からの送信イネーブル信号Ｓsenが立ち上がるたびに各ビットの値が転送ゲート９１ｅおよび出力バッファ９３からシリアルに出力される（例えば、特許文献１参照）。
特開平５−２７４２６０号公報（第２−３頁、第１−２図）

上記の従来技術は、シリアル転送をクロック信号で実現している。したがって、高速転送を実現するためには、本来システムに必要なクロックより数倍から数十倍も高速なクロックを必要とし、逓倍器（ＰＬＬ）によるクロック生成が必須となっている。しかし、逓倍器を搭載するために、面積増大を招くとともに、超高速クロックを供給するためのクロックラインの増強が必要であり、物理設計を非常に困難なものとしている。

また、データ転送のパフォーマンスを落とさないためには、高速クロックを常に使用する必要があり、消費電力が増大するという課題があった。

本発明は、上記の課題を解決するために次のような手段を講じる。その基本的考え方は、データのシリアル転送をクロックに同期させるのでなく、シリアル送信回路自身が有する遅延作用を利用してシリアル転送を行うことにある。

第１の解決手段として、本発明によるシリアル転送装置は、シリアル送信回路部に該当するものであって、複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、最終段のセレクタの出力には転送ゲートが接続され、送信イネーブル信号のネゲート状態で前記複数のセレクタに前記データバス上のデータをセットし、前記送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリアル接続し、前記セットされたデータを隣接するセレクタ間に存在する遅延時間による遅延作用を利用してシリアルに転送することを特徴とするものである。上記の転送ゲートとしては、同様のセレクタを用いてもよい。セレクタ間に増幅用のバッファを挿入してもよい。

送信イネーブル信号がネゲート状態にあるとき、各セレクタの入力はデータバスの対応する各ビットラインに接続された状態にあり、各セレクタの出力にはデータバス上のデータがセットされている。ただし、次段のセレクタの入力とは切り離されているとともに、最終段のセレクタは転送ゲートの出力オフの状態のために、データ転送は起きないで、セットされたデータはその場に保持されている。このデータセット状態で、送信イネーブル信号をアサートすると、複数のセレクタおよび最終段のセレクタの出力側の転送ゲートがシリアル接続された状態に切り替わる。保持されていたデータは、次段のセレクタの出力側に転送することになる。このとき、転送用のクロックを用いてシリアル転送を行うのではなく、シリアル送信回路自身が有する遅延作用を利用してシリアル転送を行う。１ビット分の転送にかかる時間は、隣接するセレクタ間に存在する遅延時間（セレクタ間遅延時間）に対応したものとなる。

第２の解決手段として、本発明によるシリアル転送装置は、シリアル送信回路部に該当するものであって、複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、最終段のセレクタの出力には転送ゲートが接続され、データセット信号のアサート状態で前記複数のセレクタを介して、前記複数のデータ保持回路に前記データバス上のデータをセットし、前記データセット信号をネゲートすることにより前記各データ保持回路を前記複数のセレクタを介してシリアル接続しかつ前記転送ゲートもシリアル接続するとともに、送信イネーブル信号を前記データ保持回路に印加することにより、前記セットされたデータを隣接するセレクタ間に存在する遅延時間による遅延作用を利用してシリアルに転送することを特徴とするものである。

データセット信号がアサート状態にあるとき、各セレクタの入力はデータバスの対応する各ビットラインに接続された状態にあり、各セレクタの出力側のデータ保持回路にはデータバス上のデータがセットされている。ただし、次段のセレクタの入力とは切り離されているとともに、最終段のセレクタの出力側の転送ゲートは出力オフの状態のために、データ転送は起きない状態であり、セットされたデータはその場に保持されている。このデータセット状態で、データセット信号をネゲートするとともに、送信イネーブル信号をアサートすると、複数のセレクタおよび転送ゲートがシリアル接続された状態に切り替わる。また、送信イネーブル信号をアサートしてデータ保持回路に印加すると、データ保持回路はスルー状態となり、前段のセレクタを介してその前段のデータ保持回路のデータを取り込んで、さらに送り出す。この場合に、転送用のクロックを用いてシリアル転送を行うのではなく、シリアル送信回路自身が有する遅延作用を利用してシリアル転送を行う。１ビット分のデータ転送に要する時間は、隣接するセレクタ間に存在する遅延時間（セレクタ間遅延時間）に対応したものとなる。ラッチを追加することにより、第１の解決手段より安定したシリアル転送が可能となる。

第３の解決手段として、本発明によるシリアル転送装置は、シリアル送信回路部に該当するものであって、上記の第１の解決手段において、さらに、第１の解決手段のシリアル転送装置と同様の構成の第２のシリアル送信回路を有し、前記送信イネーブル信号のネゲート状態で前記第２のシリアル送信回路の複数のセレクタに前記データバス上のデータに代えて論理が固定された転送期間を示すデータをセットし、前記送信イネーブル信号をアサートすることにより前記第２のシリアル送信回路の複数のセレクタおよび転送ゲートをシリアル接続し、前記セットされた転送期間を示す同一論理が連続したデータを受信イネーブル信号として隣接するセレクタ間に存在する遅延時間による遅延作用を利用して転送することを特徴とするものである。

また、第３の解決手段の別態様は、上記の第２の解決手段において、さらに、第２の解決手段のシリアル送信回路と同様の構成の第２のシリアル送信回路を有し、前記データセット信号のアサート状態で前記第２のシリアル送信回路の複数のセレクタに前記データバス上のデータに代えて論理が固定された転送期間を示すデータをセットし、前記データセット信号をネゲートするとともに前記送信イネーブル信号をアサートすることにより前記第２のシリアル送信回路の複数のセレクタおよび転送ゲートをシリアル接続し、前記セットされた転送期間を示す同一論理が連続したデータを受信イネーブル信号として隣接するセレクタ間に存在する遅延時間による遅延作用を利用して転送することを特徴とするものである。ここで、論理の固定とは、すべてのセレクタが“０”を選択するか、あるいは、すべてのセレクタが“１”を選択するということである。

また、第３の解決手段のさらに別態様は、上記の第１の解決手段において、さらに、第１の解決手段のシリアル転送装置と同様の構成の第２のシリアル送信回路を有し、前記送信イネーブル信号のネゲート状態で前記第２のシリアル送信回路の複数のセレクタに前記データバス上のデータに代えて転送期間にわたって論理が前記並び順で交互となるデータをセットし、前記送信イネーブル信号をアサートすることにより前記第２のシリアル送信回路の複数のセレクタおよび転送ゲートをシリアル接続し、前記セットされた論理が交互のデータを受信イネーブル信号として隣接するセレクタ間に存在する遅延時間による遅延作用を利用して転送することを特徴とするものである。

また、第３の解決手段のさらに別態様は、上記の第２の解決手段において、さらに、第２の解決手段のシリアル転送装置と同様の構成の第２のシリアル送信回路を有し、前記データセット信号のアサート状態で前記第２のシリアル送信回路の複数のセレクタに前記データバス上のデータに代えて転送期間にわたって論理が前記並び順で交互となるデータをセットし、前記データセット信号をネゲートするとともに前記送信イネーブル信号をアサートすることにより前記第２のシリアル送信回路の複数のセレクタおよび転送ゲートをシリアル接続し、前記セットされた論理が交互のデータを受信イネーブル信号として隣接するセレクタ間に存在する遅延時間による遅延作用を利用して転送することを特徴とするものである。

これによれば、データバス上にあったデータをシリアル転送する際に、これと同期して、受信側でシリアル／パラレル変換するのに必要な受信イネーブル信号を生成出力することができる。さらに、この受信イネーブル信号の生成においても、クロックを用いるのではなく、第２のシリアル送信回路自身が有する遅延作用を利用して生成することができる。

なお、同一論理が連続した受信イネーブル信号は、シリアル受信回路がセレクタのシリアル接続またはセレクタおよびデータ保持回路のシリアル接続で構成されている場合に適しており、論理が交互となっているクロック形式の受信イネーブル信号は、シリアル受信回路がフリップフロップのシリアル接続で構成されている場合に適している。

以上はシリアル送信回路部に関する記述であったが、本発明はシリアル受信回路部について次のように展開可能である。その基本的考え方は、受信したシリアル転送データをパラレルデータに変換する前の受信データのシリアル転送において、これもクロックに同期させるのでなく、シリアル受信回路自身が有する遅延作用を利用してシリアル転送を行うことにある。

第１の解決手段として、本発明によるシリアル転送装置は、シリアル受信回路部に該当するものであって、複数のデータ保持回路は隣接間にセレクタをシリアル接続しており、前記複数のデータ保持回路のうち初段のデータ保持回路は受信したシリアル転送データを入力し、前記複数のセレクタの各一方の入力が論理を固定され、前記複数のデータ保持回路の出力は受信用のデータバスの各ラインに転送ビットの並び順に個別的に接続され、前記シリアル転送データと同期して受信する受信イネーブル信号を前記複数のセレクタおよび前記複数のデータ保持回路に印加するように構成し、前記受信イネーブル信号のネゲート状態で前記複数のセレクタが前記論理固定のデータを選択して次段のデータ保持回路にセットし、前記受信イネーブル信号がアサート状態になると前記複数のセレクタを前記各データ保持回路を介してシリアル接続するとともに、初段のデータ保持回路で受信したシリアル転送データを隣接するセレクタ間に存在する遅延時間による遅延作用を利用して順次に後段のデータ保持回路にシリアルに転送し、さらに、前記各データ保持回路から受信用のデータバスの各ラインに出力してパラレルデータに変換することを特徴とするものである。

送信側からシリアル転送データと受信イネーブル信号とが同期して送信され、これらをシリアル受信回路で受信する。受信イネーブル信号が未着でネゲート状態にあるときは、各セレクタは論理固定のデータを選択する。つまり、すべてのセレクタが“０”を選択するか、あるいは、すべてのセレクタが“１”を選択する。シリアル転送データの受信開始とともに受信イネーブル信号を受信すると、各セレクタは前段のデータ保持回路の出力を選択する状態に切り替わる。また、各データ保持回路はデータをスルーする状態となる。初段のデータ保持回路に入力されたデータは、順次、セレクタを介して次段のデータ保持回路に転送される。このようにして複数のデータ保持回路に保持されたシリアル転送データを一斉に出力すれば、シリアル／パラレル変換が行われ、シリアル転送データの受信が実現する。このとき、転送用のクロックを用いてシリアル転送を行うのではなく、シリアル受信回路自身が有する遅延作用を利用してシリアル転送を行う。データ保持回路間のシリアル転送に要する時間は、隣接するセレクタ間に存在する遅延時間（セレクタ間遅延時間）に対応したものとなる。

第２の解決手段として、本発明によるシリアル転送装置は、シリアル受信回路部に該当するものであって、複数のフリップフロップ型のデータ保持回路がシリアル接続されており、前記複数のデータ保持回路のうち初段のデータ保持回路は受信したシリアル転送データを入力し、前記複数のデータ保持回路の出力は受信用のデータバスの各ラインに転送ビットの並び順に個別的に接続され、前記シリアル転送データと同期して受信する論理が交互のクロック形式の受信イネーブル信号を前記複数のデータ保持回路に印加するように構成し、前記受信イネーブル信号が論理を交互することにより初段のデータ保持回路で受信したシリアル転送データを論理が交互の受信イネーブル信号の立ち上がりを利用して順次に後段のデータ保持回路にシリアルに転送し、さらに、前記各データ保持回路から受信用のデータバスの各ラインに出力してパラレルデータに変換することを特徴とするものである。

上記の第１の解決手段のシリアル受信回路部と比較して、データ保持回路としてフリップフロップ型のものを用いることと、それに合わせて受信イネーブル信号として論理が交互（“０”，“１”，“０”，“１”…または“１”，“０”，“１”，“０”…）のクロック形式のものを用いていることに特徴がある。この場合も上記と同様に、受信データのパラレル変換前のシリアル転送は、転送用のクロックを用いて行うのではなく、論理が交互の受信イネーブル回路が有する遅延作用を利用してシリアル転送を行う。受信イネーブル信号として論理が交互するクロック形式のものを必要とする反面、セレクタが不要化され、回路構成の簡素化の利点がある。

第３の解決手段として、本発明によるシリアル転送装置は、シリアル受信回路部に該当するものであって、上記第２の解決手段において、前記複数のフリップフロップ型のデータ保持回路は、並び順で１つ置きにシリアル接続されており、第２のシリアル接続のデータ保持回路群に対しては、第１のシリアル接続のデータ保持回路群に対して印加する前記受信イネーブル信号の論理反転の送信イネーブル信号を印加するように構成してある。

これも、データ保持回路としてフリップフロップ型のものを用い、それに合わせて受信イネーブル信号として論理が交互となるクロック形式のものを用いている。データ保持回路を１つ置きとしているので、受信イネーブル信号の周期は第２の解決手段の２倍であり、時間的マージンが増える。

上記のフリップフロップ型のデータ保持回路を有するシリアル受信回路において、さらに、データ転送の終了を検知する手段を有することが好ましい。それは、データ転送数をカウントするカウント手段であり、このカウント手段は、複数のデータ保持回路のシリアル接続で構成され、前記受信イネーブル信号をクロックとしてデータ転送数をカウントするものである。このカウント手段によるカウントアップ信号により前記シリアル転送での一斉の出力のトリガーとする。

受信し、順次シリアルに転送したデータの全ビットが受信用のデータバスの各ラインに出力された段階で、一斉に出力することにより、シリアル／パラレル変換が行われるが、この変換のタイミングを上記のカウント手段で決定する。

複数のシリアル受信回路にシリアル転送を行う場合には、シリアル送信回路を次のように構成することが好ましい。すなわち、前記第２のシリアル送信回路を、シリアル転送データのデータ長を異にする複数種類のデータ転送に共有のものとする。そして、前記データ長を管理するデータ長管理手段を備え、前記第２のシリアル送信回路を構成するセレクタ群にセットする論理を前記データ長管理手段の出力で調整するように構成する。

転送データのデータ長を異にするというのは、例えば、３２ビットで転送する場合と１６ビットで転送する場合などのことである。

第２のシリアル送信回路は、シリアル転送データと同期して送信すべき受信イネーブル信号を生成するものであるが、受信イネーブル信号の有効時間幅はデータ長に対応したものとする必要がある。データ長を異にするデータ転送のそれぞれに第２のシリアル送信回路を設けるとなると、回路構成の複雑化を招来する。そこで、第２のシリアル送信回路を共用にする。第２のシリアル送信回路を構成しているセレクタ群にセットする論理（値）をデータ長管理手段によって調整するのである。これにより、回路構成の複雑化を回避しながら、データ長変化に対応することができる。

複数のシリアル受信回路にシリアル転送を行う場合に、シリアル送信回路の好ましい別の態様として次のものがある。すなわち、前記シリアル送信回路の出力段と前記第２のシリアル送信回路の出力段とにそれぞれ遅延時間を異にする複数の遅延手段を有し、転送先の切り替えに伴って前記遅延手段を選択するように構成する。

同じシリアル送信回路から複数のシリアル受信回路にシリアル転送を行う場合、シリアル受信回路までの経路長などの差のために、シリアル受信回路ごとに遅延量が異なってしまい、安定したシリアル転送が難しくなる。そこで、遅延時間を異にする複数の遅延手段をパラレルに設け、転送先の切り替えに伴って遅延手段を切り替えるようにする。複数の遅延手段は、シリアル転送データの出力を行うシリアル送信回路にも受信イネーブル信号を出力する第２のシリアル送信回路にも設ける。シリアル送信回路の遅延手段と第２のシリアル送信回路の遅延手段の双方またはいずれか一方を切り替えるようにする。

シリアル受信回路部では、受信したシリアル転送データをパラレルデータに変換して出力する必要がある。シリアル転送データは順次に受信するものであるから、全ビットが貯まるまで一定の時間がかかる。データが意味をもつためには、メインのデータバスへ出力するのは、全ビットが貯まってからでないといけない。つまり、メインのデータバスに対して受信用のデータバスを設け、両データバスを転送ゲートを介して接続しておく。受信用のデータバスでシリアル転送データを受信し、そのシリアル転送データの転送完了を待って、転送ゲートを開いて、転送完了したシリアルデータを一斉にメインのデータバスに出力することでパラレルデータに変換する。

シリアル転送完了信号を利用し、そのアサートのタイミングで転送ゲートを開くのが原則である。しかし、送信側と受信側との間の遅延等のために、システムクロックとシリアル転送完了信号との間にずれが生じることがある。そのずれの状態で転送ゲートを開くと、正しい受信ができなくなるおそれがある。

そこで、受信用のデータバスからメインのデータバスへ受信データの一斉のパラレル出力を行う転送ゲートに対してシリアル転送完了信号を送出するのに、システムクロックの１クロック分以上遅らせてシリアル転送完了信号を送出する遅延手段を設けるのがよい。これによれば、データ受信を正確に行うことができる。

また、前記複数のデータ保持回路のうちの最終段のデータ保持回路をデータ先頭検出手段とし、シリアル転送データの先頭にデータ先頭を識別するためのヘッダービットを付加し、前記ヘッダービット前記データ先頭検出手段で検出した直後に他のデータ保持回路をリセットするように構成している。シリアル転送データの非転送状態でのデータバス状態が“Ｌ”の連続データのときはヘッダービットを“Ｈ”とし、“Ｈ”の連続データのときはヘッダービットを“Ｌ”とする。

これによれば、データ先頭のヘッダービットを利用してシリアルデータ転送の終了を認識でき、簡単な回路構成でデータ受信を正確に行うことができる。

本発明によれば、シリアル送信回路自身が有する遅延作用を利用してシリアル転送を行うのであり、転送用のクロックを用いてシリアル転送を行うものではないので、従来必要としたシリアル転送用の高速クロックを生成するための逓倍器を必要としないですみ、面積増大を抑制することができる。また、高速クロックを必要とせず、クロックラインを削減でき、これも面積抑制に寄与する。高速クロックを用いないので、消費電力の抑制にも寄与する。

本発明を実施することで、ゲート規模が小さく、且つ半導体素子の配線リソースを削減できるため、半導体素子のサイズを小さくすることが可能となり、安価なＬＳＩを実現できるものである。

以下、本発明にかかわるシリアル転送装置の実施の形態を図面に基づいて詳細に説明する。実施の形態１から実施の形態６までは、シリアル転送装置のシリアル送信回路部に関するものである。

（実施の形態１）
図１（ａ）は本発明の実施の形態１のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図である。図１（ａ）において、１０はシリアル送信回路、１は複数ビットラインの送信用のデータバス、２はフリップフロップ、３は出力バッファ、４ａ〜４ｅはセレクタ、４ｆは転送ゲートとしてのセレクタ、５ａ〜５ｅは増幅用のバッファ、ＣＬＫはシステムＬＳＩにおける基本のクロックであるシステムクロック、Ｓｉは転送開始指令信号、Ｓsenは送信イネーブル信号、Ｓoutはシリアル転送データである。複数のセレクタ４ａ〜４ｆと複数のバッファ５ａ〜５ｅとが交互に並ぶ状態でシリアルに接続されている。送信用のデータバス１の各ビットＢ０〜Ｂ４がセレクタ４ａ〜４ｅの“Ｈ”入力に接続され、セレクタ４ａ〜４ｅの各出力がそれぞれバッファ５ａ〜５ｅを介して次段のセレクタ４ｂ〜４ｆの“Ｌ”入力に接続されている。送信用のデータバス１の各ビットは、転送ビットの並び順にセレクタ４ａ〜４ｅに接続されている。初段のセレクタ４ａの“Ｌ”入力はグランドの“Ｌ”に接続され、転送ゲートとしてのセレクタ４ｆの“Ｈ”入力もグランドの“Ｌ”に接続され、セレクタ４ｆの出力は出力バッファ３に接続されている。バッファ５ａ〜５ｅの各出力がそれぞれ次段のセレクタ４ｂ〜４ｆの“Ｌ”入力に接続されている。転送ゲートとしてのセレクタ４ｆを除いてセレクタ４ａ〜４ｅの総数は、送信用のデータバス１のビットＢ０〜Ｂ４の総数と同じである。これらのセレクタ４ａ〜４ｆがそれぞれの間にバッファ５ａ〜５ｅを介在する状態でシリアルに接続されている。フリップフロップ２は、転送開始指令信号Ｓｉの入力に伴ってシステムクロックＣＬＫに同期して送信イネーブル信号Ｓsenを生成出力するもので、送信イネーブル信号Ｓsenはセレクタ４ａ〜４ｆのそれぞれの選択制御入力に与えられている。転送開始指令信号Ｓｉ、送信イネーブル信号Ｓsenはアクティブロウである。

セレクタ４ａ〜４ｆは、送信イネーブル信号Ｓsenが論理“Ｈ”のときは上側の“Ｈ”入力の信号を選択して出力し、送信イネーブル信号Ｓsenが論理“Ｌ”のときは下側の入力を選択して出力する。すなわち、送信イネーブル信号Ｓsenが“Ｈ”のとき、セレクタ４ａ〜４ｅは送信用のデータバス１側を選択するとともに、セレクタ４ｆはグランドの“Ｌ”を選択し、送信イネーブル信号Ｓsenが“Ｌ”のとき、セレクタ４ａはグランドの“Ｌ”を選択するとともに、セレクタ４ｂ〜４ｆは前段のバッファ５ａ〜５ｅの出力を選択する。

次に、以上のように構成された本実施の形態のシリアル転送装置におけるシリアル送信回路の動作を図１（ｂ）のタイミングチャートに基づいて説明する。

送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態では、セレクタ４ａ〜４ｅは送信用のデータバス１の各ビットＢ０〜Ｂ４を選択し、転送ゲートとしてのセレクタ４ｆはグランドの“Ｌ”を選択している。そして、セレクタ４ａ〜４ｅの出力がバッファ５ａ〜５ｅを介して次段のセレクタ４ｂ〜４ｆへ伝播されている。しかし、転送ゲートとしてのセレクタ４ｆにおいては、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態の期間は、グランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＢ０〜Ｂ４の値がどのようなものであれ、それには無関係に必ず“Ｌ”の連続データとなっている。

次に、フリップフロップ２にアクティブロウの転送開始指令信号Ｓｉが入力され、システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となる。これによってシリアル転送モードに移行することになる。その結果、セレクタ４ａ〜４ｅは、それまで送信用のデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｆをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各セレクタ４ａ〜４ｅの出力およびバッファ５ａ〜５ｅの出力には、まだそれぞれ接続されているビットＢ０〜Ｂ４の値が保持されている。

以下、シリアル転送モードの動作を説明する。セレクタとセレクタとの間には、１つのバッファの遅延を含む遅延が存在し、この遅延時間をセレクタ間遅延時間τ₁とする。

送信イネーブル信号Ｓsenのアサート後、セレクタ間遅延時間τ₁が経過したタイミングＴ₁において、初段のセレクタ４ａ・バッファ５ａの出力にあったビットＢ０の値は次段のセレクタ４ｂ・バッファ５ｂの出力へ転送され、セレクタ４ｂ・バッファ５ｂの出力にあったビットＢ１の値は次段のセレクタ４ｃ・バッファ５ｃの出力へ転送され、セレクタ４ｃ・バッファ５ｃの出力にあったビットＢ２の値は次段のセレクタ４ｄ・バッファ５ｄの出力へ転送され、セレクタ４ｄ・バッファ５ｄの出力にあったビットＢ３の値は次段のセレクタ４ｅ・バッファ５ｅの出力へ転送され、セレクタ４ｅ・バッファ５ｅの出力にあったビットＢ４の値はセレクタ４ｆへ転送され、さらに出力バッファ３を介してビットＢ４の値がシリアル転送データＳoutの１ビット目として出力される。このシリアル転送において、転送ゲートとしてのセレクタ４ｆでは、直前でグランドの“Ｌ”を選択していたところ、セレクタ４ｅ・バッファ５ｅの出力にあったビットＢ４が転送されてきて、シリアル転送データＳoutの１ビット目として出力される。ただし、この出力は、出力バッファ３の遅延時間τ_bだけ遅れる（以下同様）。この期間では、初段のセレクタ４ａはグランドの“Ｌ”を選択し、その出力は“Ｌ”となる。

タイミングＴ₁からさらにセレクタ間遅延時間τ₁が経過したタイミングＴ₂において、セレクタ４ｂの出力のビットＢ０の値は次段のセレクタ４ｃの出力へ転送され、セレクタ４ｃの出力のビットＢ１の値は次段のセレクタ４ｄの出力へ転送され、セレクタ４ｄの出力のビットＢ２の値は次段のセレクタ４ｅの出力へ転送され、セレクタ４ｅの出力のビットＢ３の値はセレクタ４ｆの出力へ転送され、さらに出力バッファ３を介してビットＢ３の値が出力され、シリアル転送データＳoutはビットＢ４からビットＢ３へと転送データが変化する。この期間でも、初段のセレクタ４ａはグランドの“Ｌ”を選択し、セレクタ４ａ，４ｂの出力は“Ｌ”レベルとなる。

タイミングＴ₂からさらにセレクタ間遅延時間τ₁が経過したタイミングＴ₃において、ビットＢ０の値はセレクタ４ｄの出力へ転送され、ビットＢ１の値はセレクタ４ｅの出力へ転送され、Ｂ２の値はセレクタ４ｆの出力へ転送され、さらに出力バッファ３を介してビットＢ２の値が出力され、シリアル転送データＳoutはビットＢ３からビットＢ２へと転送データが変化する。この期間でも、初段のセレクタ４ａはグランドの“Ｌ”を選択し、セレクタ４ａ〜４ｃの出力は“Ｌ”レベルとなる。

タイミングＴ₃からさらにセレクタ間遅延時間τ₁が経過したタイミングＴ₄において、ビットＢ０の値はセレクタ４ｅの出力へ転送され、ビットＢ１の値はセレクタ４ｆの出力へ転送され、シリアル転送データＳoutはビットＢ２からビットＢ１へと転送データが変化する。この期間でも、初段のセレクタ４ａはグランドの“Ｌ”を選択し、セレクタ４ａ〜４ｄの出力は“Ｌ”レベルとなる。

タイミングＴ₄からさらにセレクタ間遅延時間τ₁が経過したタイミングＴ₅において、ビットＢ０の値はセレクタ４ｆの出力へ転送され、シリアル転送データＳoutはビットＢ１からビットＢ０へと転送データが変化する。この期間でも、初段のセレクタ４ａはグランドの“Ｌ”を選択し、セレクタ４ａ〜４ｅの出力は“Ｌ”レベルとなる。

以上のタイミングＴ₁からＴ５にかけて、シリアル転送データＳoutは、Ｂ４，Ｂ３，Ｂ２，Ｂ１，Ｂ０のように推移する。

さらに時間が経過すると、セレクタ４ｆの出力は“Ｌ”レベルとなり、以降、次の転送開始指令信号Ｓｉの入力があるまで、“Ｌ”の連続データとなる。すなわち、当初、セレクタ４ａに存在したビットＢ０がシリアル転送データＳoutの最終データとして転送が終了すると、最終的に“Ｌ”の連続データの出力に切り替わり、シリアル転送が完了する。

このようにセレクタ４ａ〜４ｆがシリアル接続されたことに伴うデータのシリアル転送は、セレクタ間遅延時間τ₁による遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。

その後、再び転送開始指令信号Ｓｉが“Ｈ”に変化すると、セレクタ４ａ〜４ｅは送信用のデータバス１側を選択し、それに伴って、セレクタ４ａ〜４ｅには新たに送信用のデータバス１上に新たにセットされたビットＢ０′〜Ｂ４′の値が取り込まれる。

上記において、セレクタ間遅延時間τ₁はシステムクロックＣＬＫの周期に比べて充分に短いものであり、実質的に高速なシリアル転送を実現している。

上記において、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のときに転送ゲートとしてのセレクタ４ｆが選択するのが“Ｌ”であり、これに合わせて、送信イネーブル信号Ｓsenが“Ｌ”のアサート状態のときに初段のセレクタ４ａが選択するのを“Ｌ”としている。このようにするのは、データ転送を行わない期間のシリアル転送データＳoutを“Ｌ”の連続データとするためである。すなわち、データ列を固定化している。非転送期間で誤ったデータを転送させないためである。

なお、固定のデータ列としては“Ｈ”の連続データでもよく、その場合には、送信イネーブル信号Ｓsenがネゲート状態のときに転送ゲートとしてのセレクタ４ｆが選択するのを“Ｈ”とし、これに合わせて、送信イネーブル信号Ｓsenがアサート状態のときに初段のセレクタ４ａが選択するのを“Ｈ”とすればよい。また、転送開始指令信号Ｓｉや送信イネーブル信号Ｓsenについても、これをアクティブロウに代えて、アクティブハイとしてもよい。

以上のように、本実施の形態によれば、シリアルデータ転送をクロックに同期させるのでなく、セレクタ間遅延時間を利用し、遅延時間毎にデータを転送させるようにしているので、従来技術で必要としていたシリアル転送用の高速クロックを生成する逓倍器（ＰＬＬ）については、その必要性をなくすことができる。加えて、クロックを用いないことから、従来技術に比べて、ゲート規模を小さくすることができる。このように、ゲート規模が小さく半導体素子のサイズを小さくできるとともに、半導体素子の配線リソースが削減されるため、ＬＳＩを安価に実現することができる。

（実施の形態２）
本発明の実施の形態２のシリアル転送装置は、実施の形態１の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。

図２（ａ）は本発明の実施の形態２のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図である。図２（ａ）において、１０はシリアル送信回路、１は複数ビットラインの送信用のデータバス、３は出力バッファ、４ａ〜４ｄはセレクタ、４ｅは転送ゲートとしてのセレクタ、６ａ〜６ｅはデータ保持回路としてのラッチ、ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。複数のセレクタ４ａ〜４ｅと複数のラッチ６ａ〜６ｅとが交互に並ぶ状態でシリアルに接続されている。送信用のデータバス１の各ビットＣ０〜Ｃ３がセレクタ４ａ〜４ｄの“Ｈ”入力に接続され、セレクタ４ａ〜４ｄの各出力がそれぞれラッチ６ａ〜６ｄを介して次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続されている。送信用のデータバス１の各ビットは、転送ビットの並び順にセレクタ４ａ〜４ｄに接続されている。初段のセレクタ４ａの“Ｌ”入力および転送ゲートとしてのセレクタ４ｅの“Ｈ”入力はグランドの“Ｌ”に接続され、セレクタ４ｅの出力はラッチ６ｅを介して出力バッファ３に接続されている。ラッチ６ａ〜６ｄの各出力がそれぞれ次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続され、最終段のラッチ６ｅの出力が出力バッファ３に接続されている。転送ゲートとしてのセレクタ４ｅを除いてセレクタ４ａ〜４ｄの総数は、送信用のデータバス１のビットＣ０〜Ｃ４の総数と同じである。これらのセレクタ４ａ〜４ｅがそれぞれの間にラッチ６ａ〜６ｄを介在する状態でシリアルに接続されている。アクティブロウの送信イネーブル信号Ｓsen′がラッチ６ａ〜６ｅのゲート入力のそれぞれに与えられている。

セレクタ４ａ〜４ｅは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。すなわち、データセット信号ＤＳがアサート状態のとき、セレクタ４ａ〜４ｄは送信用のデータバス１側を選択するとともに、転送ゲートとしてのセレクタ４ｅはグランドの“Ｌ”を選択し、データセット信号ＤＳがネゲート状態のとき、初段のセレクタ４ａはグランドの“Ｌ”を選択するとともに、セレクタ４ｂ〜４ｅは前段のラッチ６ａ〜６ｄの出力を選択する。

次に、以上のように構成された本実施の形態のシリアル転送装置におけるシリアル送信回路の動作を図２（ｂ）のタイミングチャートに基づいて説明する。

データセット信号ＤＳが“Ｈ”のアサート状態では、セレクタ４ａ〜４ｄは送信用のデータバス１の各ビットＣ０〜Ｃ３を選択している。そして、セレクタ４ａ〜４ｄの出力すなわち送信用のデータバス１の各ビットＣ０〜Ｃ３がラッチ６ａ〜６ｄに保持されている。しかし、転送ゲートとしてのセレクタ４ｅにおいては、データセット信号ＤＳが“Ｈ”のアサート状態の期間は、グランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＣ０〜Ｃ３の値がどのようなものであれ、それには無関係に必ず“Ｌ”の連続データとなっている。

次に、データセット信号ＤＳを“Ｌ”のネゲート状態に遷移させ、次いで送信イネーブル信号Ｓsen′を“Ｌ”のアサート状態に遷移させると、シリアル転送モードに移行する。その結果、セレクタ４ａ〜４ｄは、それまで送信用のデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各ラッチ６ａ〜６ｄの出力には、まだそれぞれ接続されているビットＣ０〜Ｃ３の値が保持されている。

以下、シリアル転送モードの動作を説明する。セレクタとセレクタとの間には、１つのセレクタおよび１つのラッチの遅延を含む遅延が存在し、この遅延時間をセレクタ間遅延時間τ₂とする。

送信イネーブル信号Ｓsen′のアサート後、セレクタ間遅延時間τ₂が経過したタイミングＴ₁において、初段のラッチ６ａに保持されていたビットＣ０の値は次段のセレクタ４ｂを介して次段のラッチ６ｂへ転送され、ラッチ６ｂに保持されていたビットＣ１の値は次段のセレクタ４ｃを介して次段のラッチ６ｃへ転送され、ラッチ６ｃに保持されていたビットＣ２の値は次段のセレクタ４ｄを介して次段のラッチ６ｄへ転送され、ラッチ６ｄに保持されていたビットＣ３の値は転送ゲートとしてのセレクタ４ｅを介して次段のラッチ６ｅへ転送され、ラッチ６ｅに保持されていた値“Ｌ”は出力バッファ３を介して、シリアル転送データＳoutの１ビット目として出力される。ただし、この出力は、出力バッファ３の遅延時間だけ遅れる（以下同様）。この期間では、初段のセレクタ４ａはグランドの“Ｌ”を選択し、その出力は“Ｌ”となる。

タイミングＴ₁からさらにセレクタ間遅延時間τ₂が経過したタイミングＴ₂において、ラッチ６ｂの出力のビットＣ０の値は次段のラッチ６ｃへ転送され、ラッチ６ｃの出力のビットＣ１の値は次段のラッチ６ｄへ転送され、ラッチ６ｄの出力のビットＣ２の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ２の値が出力され、シリアル転送データＳoutはビットＣ３からビットＣ２へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ，４ｂの出力は“Ｌ”レベルとなる。

タイミングＴ₂からさらにセレクタ間遅延時間τ₂が経過したタイミングＴ₃において、ビットＣ０の値はラッチ６ｄへ転送され、ラッチ６ｄの出力のビットＣ１の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ１の値が出力され、シリアル転送データＳoutはビットＣ２からビットＣ１へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｃの出力は“Ｌ”レベルとなる。

タイミングＴ₃からさらにセレクタ間遅延時間τ₂が経過したタイミングＴ₄において、ビットＣ０の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ０の値が出力され、シリアル転送データＳoutはビットＣ１からビットＣ０へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｄの出力は“Ｌ”レベルとなる。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｄの出力は“Ｌ”レベルとなる。

さらに時間が経過すると、最終段のラッチ６ｅの出力は“Ｌ”レベルとなり、以降、次のデータセット信号ＤＳの立ち上がりがあるまで、“Ｌ”の連続データとなる。すなわち、当初、ラッチ６ａに存在したビットＣ０がシリアル転送データＳoutの最終データとして転送が終了すると、最終的に“Ｌ”の連続データの出力に切り替わり、シリアル転送が完了する。

このようにセレクタ４ａ〜４ｅがシリアル接続されたことに伴うデータのシリアル転送は、セレクタ間遅延時間τ₂よる遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。

その後、再びデータセット信号ＤＳが“Ｈ”に変化すると、ラッチ６ａ〜６ｄは送信用のデータバス１側を選択し、それに伴って、ラッチ６ａ〜６ｄには新たに送信用のデータバス１上に新たにセットされたビットＣ０′〜Ｃ３′の値が取り込まれる。

上記において、セレクタ間遅延時間τ₂はシステムクロックＣＬＫの周期に比べて充分に短いものであり、実質的に高速なシリアル転送を実現している。

上記において、データセット信号ＤＳが“Ｈ”のアサート状態のときに転送ゲートとしてのセレクタ４ｅが選択するのが“Ｌ”であり、これに合わせて、データセット信号ＤＳが“Ｌ”のときに初段のセレクタ４ａが選択するのを“Ｌ”としている。このようにするのは、データ転送を行わない期間のシリアル転送データＳoutを“Ｌ”の連続データに固定化するためと、非転送期間で誤ったデータを転送させないためである。

なお、固定のデータ列としては“Ｈ”の連続データでもよく、その場合には、データセット信号ＤＳがアサート状態のときに転送ゲートとしてのセレクタ４ｅが選択するのを“Ｈ”とし、これに合わせて、送信イネーブル信号Ｓsen′がアサート状態のときに初段のセレクタ４ａが選択するのを“Ｈ”とすればよい。また、データセット信号ＤＳや送信イネーブル信号Ｓsen′についても、これらをアクティブロウに代えて、アクティブハイとしてもよい。

以上のように、本実施の形態によれば、シリアルデータ転送をクロックに同期させるのでなく、セレクタ間遅延時間を利用し、遅延時間毎にデータを転送させるようにしているので、従来技術で必要としていたシリアル転送用の高速クロックを生成する逓倍器（ＰＬＬ）については、その必要性をなくすことができる。加えて、クロックを用いないことから、従来技術に比べて、ゲート規模を小さくすることができる。このように、ゲート規模が小さく半導体素子のサイズを小さくできるとともに、半導体素子の配線リソースが削減されるため、ＬＳＩを安価に実現することができる。

（実施の形態３）
本発明の実施の形態３のシリアル転送装置は、受信側に対してシリアル転送データとともに送信し、受信側がシリアル転送を行うのに必要となる受信イネーブル信号を生成する機能を併せ有している。

図３（ａ）は本発明の実施の形態３のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図である。図３（ａ）において、１０はシリアル送信回路、２０は第２のシリアル送信回路、１は複数ビットラインのデータバス、２はフリップフロップ、３は出力バッファ、４ａ〜４ｅはセレクタ、４ｆは転送ゲートとしてのセレクタ、７ａ〜７ｅは第２のシリアル送信回路２０を構成するセレクタ、７ｆは転送ゲートとしてのセレクタ、８は出力バッファ、ＣＬＫはシステムＬＳＩにおける基本のクロックであるシステムクロック、Ｓｉは転送開始指令信号、Ｓsenは送信イネーブル信号である。シリアル送信回路１０における複数のセレクタ４ａ〜４ｆがシリアルに接続されている。また、第２のシリアル送信回路２０における複数のセレクタ７ａ〜７ｆもシリアルに接続されている。

まず、シリアル送信回路１０の複数のセレクタ４ａ〜４ｆについて説明する。このブロックは、実施の形態１（図１）と比べて、バッファ５ａ〜５ｅが省略されている点を除いて、基本的に同様の構成となっている。送信用のデータバス１の各ビットＤ０〜Ｄ４がセレクタ４ａ〜４ｅの“Ｈ”入力に接続され、セレクタ４ａ〜４ｅの各出力がそれぞれ次段のセレクタ４ｂ〜４ｆの“Ｌ”入力に接続されている。送信用のデータバス１の各ビットは、転送ビットの並び順にセレクタ４ａ〜４ｅに接続されている。初段のセレクタ４ａの“Ｌ”入力および転送ゲートとしてのセレクタ４ｆの“Ｈ”入力はグランドの“Ｌ”に接続され、セレクタ４ｆの出力は出力バッファ３に接続されている。転送ゲートとしてのセレクタ４ｆを除いてセレクタ４ａ〜４ｅの総数は、送信用のデータバス１のビットＤ０〜Ｄ４の総数と同じである。フリップフロップ２から出力されるアクティブロウの送信イネーブル信号Ｓsenがセレクタ４ａ〜４ｆのそれぞれの選択制御入力に与えられている。

セレクタ４ａ〜４ｆは、送信イネーブル信号Ｓsenが“Ｈ”のときは上側の“Ｈ”入力の信号を選択して出力し、送信イネーブル信号Ｓsenが“Ｌ”のときは下側の“Ｌ”入力の信号を選択して出力する。すなわち、送信イネーブル信号Ｓsenが“Ｈ”のとき、セレクタ４ａ〜４ｅは送信用のデータバス１側を選択するとともに、セレクタ４ｆはグランドの“Ｌ”を選択し、送信イネーブル信号Ｓsenが“Ｌ”のとき、セレクタ４ａはグランドの“Ｌ”を選択するとともに、セレクタ４ｂ〜４ｆは前段のセレクタ４ａ〜４ｅの出力を選択する。

次に、第２のシリアル送信回路２０の複数のセレクタ７ａ〜７ｆについて説明する。セレクタ７ａ〜７ｅの“Ｈ”入力には電源電位の“Ｈ”が接続され、セレクタ７ａ〜７ｅの各出力がそれぞれ次段のセレクタ７ｂ〜７ｆの“Ｌ”入力に接続されている。初段のセレクタ７ａの“Ｌ”入力および転送ゲートとしてのセレクタ７ｆの“Ｈ”入力はグランドの“Ｌ”に接続され、セレクタ７ｆの出力は出力バッファ８に接続されている。セレクタ７ａ〜７ｆの総数は、シリアル送信回路１０の複数のセレクタ４ａ〜４ｆの総数と同じになっている。フリップフロップ２からの送信イネーブル信号Ｓsenがセレクタ７ａ〜７ｆのそれぞれにも与えられている。

セレクタ７ａ〜７ｆは、送信イネーブル信号Ｓsenが“Ｈ”のときは上側の“Ｈ”入力の信号を選択して出力し、送信イネーブル信号Ｓsenが“Ｌ”のときは下側の“Ｌ”入力の信号を選択して出力する。すなわち、送信イネーブル信号Ｓsenが“Ｈ”のとき、セレクタ７ａ〜７ｅは電源電位の“Ｈ”を選択するとともに、転送ゲートとしてのセレクタ７ｆはグランドの“Ｌ”を選択し、送信イネーブル信号Ｓsenが“Ｌ”のとき、セレクタ７ａはグランドの“Ｌ”を選択するとともに、セレクタ７ｂ〜７ｆは前段のセレクタ７ａ〜７ｅの出力を選択する。

次に、以上のように構成された本実施の形態のシリアル転送装置におけるシリアル送信回路の動作を図３（ｂ）のタイミングチャートに基づいて説明する。

シリアル送信回路１０の動作は基本的に実施の形態１の場合と同様である。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態では、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＤ０〜Ｄ４の値がどのようなものであれ、それには無関係に必ず“Ｌ”の連続データとなる。一方、第２のシリアル送信回路２０では、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態にあるとき、セレクタ７ａ〜７ｆはいずれも電源電位の“Ｈ”を選択している。

次に、送信イネーブル信号Ｓsenが“Ｌ”のアサート状態に遷移する。これによってシリアル転送モードに移行することになるが、シリアル送信回路１０の動作は基本的に実施の形態１の場合と同様である。時間の経過に従って、出力バッファ３からシリアル転送データＳoutがＤ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０の順でシリアルに出力される。このシリアル転送は、セレクタ間遅延時間τ₃による遅延作用に基づいて行われる。図３（ｂ）では、セレクタ４ｄ，４ｅの出力状態は省略されている。

以下、シリアル転送モードにおける第２のシリアル送信回路２０の動作を説明する。図３（ｂ）では、セレクタ７ａ〜７ｆのうち初段のセレクタ７ａの出力と受信イネーブル信号Ｓrenのみが示されている。

送信イネーブル信号Ｓsenのアサートの直前までは、セレクタ７ａ〜７ｅは電源電位の“Ｈ”を選択しているため、セレクタ７ａ〜７ｅの出力はすべて“Ｈ”となっている。ただし、転送ゲートとしてのセレクタ７ｆがグランドの“Ｌ”を選択しているため、受信イネーブル信号Ｓrenとしては“Ｌ”の連続データとなっている。

送信イネーブル信号Ｓsenのアサート後、セレクタ間遅延時間τ₃が経過したタイミングＴ₁において、初段のセレクタ７ａの出力にあった“Ｈ”は次段のセレクタ７ｂの出力へ転送され、セレクタ７ｂの出力にあった“Ｈ”は次段のセレクタ７ｃの出力へ転送され、セレクタ７ｃの出力にあった“Ｈ”は次段のセレクタ７ｄの出力へ転送され、セレクタ７ｄの出力にあった“Ｈ”は次段のセレクタ７ｅの出力へ転送され、セレクタ７ｅの出力にあった“Ｈ”はセレクタ７ｆへ転送され、さらに出力バッファ８を介して“Ｈ”が受信イネーブル信号Ｓrenとして出力される。このシリアル転送において、転送ゲートとしてのセレクタ７ｆでは、直前でグランドの“Ｌ”を選択していたところ、セレクタ７ｅの出力にあった“Ｈ”が転送されてきて、受信イネーブル信号Ｓrenとして“Ｈ”を出力する。この期間では、初段のセレクタ７ａはグランドの“Ｌ”を選択し、その出力は“Ｌ”となる。

タイミングＴ₁からさらにセレクタ間遅延時間τ₃が経過したタイミングＴ₂において、セレクタ７ａの出力にあった“Ｌ”は次段のセレクタ７ｂの出力へ転送され、セレクタ７ｂ〜７ｅの出力にあった“Ｈ”はそれぞれ次段のセレクタ７ｃ〜７ｆの出力へ転送され、受信イネーブル信号Ｓrenは引き続き“Ｈ”を出力する。

タイミングＴ₂からさらにセレクタ間遅延時間τ₃が経過したタイミングＴ₃において、セレクタ７ａ〜７ｂの出力にあった“Ｌ”は次段のセレクタ７ｂ〜７ｃの出力へ転送され、セレクタ７ｃ〜７ｅの出力にあった“Ｈ”はそれぞれ次段のセレクタ７ｄ〜７ｆの出力へ転送され、受信イネーブル信号Ｓrenは引き続き“Ｈ”を出力する。

タイミングＴ₃からさらにセレクタ間遅延時間τ₃が経過したタイミングＴ₄において、セレクタ７ａ〜７ｃの出力にあった“Ｌ”は次段のセレクタ７ｂ〜７ｄの出力へ転送され、セレクタ７ｄ〜７ｅの出力にあった“Ｈ”はそれぞれ次段のセレクタ７ｅ〜７ｆの出力へ転送され、受信イネーブル信号Ｓrenは引き続き“Ｈ”を出力する。

タイミングＴ₄からさらにセレクタ間遅延時間τ₃が経過したタイミングＴ₅において、セレクタ７ａ〜７ｄの出力にあった“Ｌ”は次段のセレクタ７ｂ〜７ｅの出力へ転送され、セレクタ７ｅの出力にあった“Ｈ”は次段のセレクタ７ｆの出力へ転送され、受信イネーブル信号Ｓrenは引き続き“Ｈ”を出力する。

タイミングＴ₅からさらにセレクタ間遅延時間τ₃が経過したタイミングＴ₆において、セレクタ７ａ〜７ｅの出力にあった“Ｌ”は次段のセレクタ７ｂ〜７ｆの出力へ転送され、受信イネーブル信号Ｓrenは“Ｈ”から“Ｌ”へ遷移する。ただし、この出力は、出力バッファ８の遅延時間だけ遅れる。以降、次の転送開始指令信号Ｓｉの入力があるまで、受信イネーブル信号Ｓrenは“Ｌ”の連続データとなる。

このようにセレクタ７ａ〜７ｆがシリアル接続されたことに伴う“Ｈ”のシリアル転送は、シリアル送信回路１０でのデータ列Ｄ０〜Ｄ４のシリアル転送と同様に、セレクタ間遅延時間τ₃による遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。

以上の結果、受信イネーブル信号Ｓrenは、出力バッファ８の遅延時間をτ_bとして、タイミングＴ₁＋τ_bで立ち上がり、タイミングＴ₆＋τ_bで立ち下がる所定幅の信号となる。この受信イネーブル信号Ｓrenの“Ｈ”期間は、出力バッファ８からシリアルデータＤ０〜Ｄ４が出力されている期間に正確に対応している。

上記において、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のときに転送ゲートとしてのセレクタ７ｆが選択するのが“Ｌ”であり、これに合わせて、送信イネーブル信号Ｓsenが“Ｌ”のアサート状態のときに初段のセレクタ７ａが選択するのを“Ｌ”としている。このようにするのは、データ転送を行わない期間の受信イネーブル信号Ｓrenを“Ｌ”の連続データに固定化するためと、非転送期間で誤ったデータを転送させないためである。

なお、受信イネーブル信号Ｓrenについて、固定のデータ列としては“Ｌ”の連続データでもよく、その場合には、送信イネーブル信号Ｓsenがネゲート状態のときに転送ゲートとしてのセレクタ７ｆが選択するのを“Ｈ”とし、これに合わせて、送信イネーブル信号Ｓsenがアサート状態のときに初段のセレクタ７ａが選択するのを“Ｈ”とすればよい。この場合に、シリアル送信回路１０のセレクタ４ａ，４ｆの論理と第２のシリアル送信回路２０のセレクタ７ａ，７ｆの論理が互いに逆になっていてもよい。セレクタ７ａ，７ｆについて、送信イネーブル信号Ｓsenがアサート状態のときに“Ｈ”を選択するように構成するときは、ネゲート状態のときに選択される上側の端子にはグランドの“Ｌ”を印加するものとする。送信イネーブル信号Ｓsenについて、これをアクティブハイに代えて、アクティブロウとしてもよい。

以上のように、本実施の形態によれば、上述の実施の形態１の場合の作用効果に加えて、シリアルデータＤ０〜Ｄ４が出力されている期間に正確に対応した受信イネーブル信号Ｓrenを同期生成して出力することができる。この受信イネーブル信号ＳrenをシリアルデータＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。

（実施の形態４）
本発明の実施の形態４のシリアル転送装置は、実施の形態３の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。

図４（ａ）は本発明の実施の形態４のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図である。シリアル送信回路１０は、図２に示す実施の形態２の場合と同様のものになっている。ただし、データ転送数が１ビット増えており、セレクタは４ａから４ｆまであり、ラッチは６ａから６ｆまである。

第２のシリアル送信回路２０は、次のように構成されている。すなわち、複数のセレクタ７ａ〜７ｆと複数のラッチ９ａ〜９ｆとが交互に並ぶ状態でシリアルに接続されている。電源電位の“Ｈ”がセレクタ７ａ〜７ｅの“Ｈ”入力に接続され、セレクタ７ａ〜７ｅの各出力がそれぞれラッチ９ａ〜９ｅを介して次段のセレクタ７ｂ〜７ｆの“Ｌ”入力に接続されている。初段のセレクタ７ａの“Ｌ”入力および転送ゲートとしてのセレクタ７ｆの“Ｈ”入力はグランドの“Ｌ”に接続され、セレクタ７ｆの出力はラッチ９ｆを介して出力バッファ８に接続されている。ラッチ９ａ〜９ｅの各出力がそれぞれ次段のセレクタ７ｂ〜７ｆの“Ｌ”入力に接続され、最終段のラッチ９ｆの出力が出力バッファ８に接続されている。セレクタ７ａ〜７ｆの総数は、シリアル送信回路１０のセレクタ４ａ〜４ｆと同数である。これらのセレクタ７ａ〜７ｆがそれぞれの間にラッチ９ａ〜９ｅを介在する状態でシリアルに接続されている。アクティブロウの送信イネーブル信号Ｓsen′がラッチ９ａ〜９ｆのゲート入力のそれぞれに与えられている。

セレクタ７ａ〜７ｆは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。すなわち、データセット信号ＤＳがアサート状態のとき、セレクタ７ａ〜７ｅは電源電位の“Ｈ”を選択するとともに、転送ゲートとしてのセレクタ７ｆはグランドの“Ｌ”を選択し、データセット信号ＤＳがネゲート状態のとき、初段のセレクタ７ａはグランドの“Ｌ”を選択するとともに、セレクタ７ｂ〜７ｆは前段のラッチ９ａ〜９ｅの出力を選択する。

次に、以上のように構成された本実施の形態のシリアル転送装置におけるシリアル送信回路の動作は図４（ｂ）のタイミングチャートに示すとおりである。これと図３（ｂ）との比較対照で明かなように、シリアル送信回路１０の動作は基本的に実施の形態１の場合と同様である。また、第２のシリアル送信回路２０の動作は基本的に実施の形態３の場合と同様である。

このようにセレクタ７ａ〜７ｆおよびラッチ９ａ〜９ｆがシリアル接続されたことに伴う“Ｈ”のシリアル転送は、シリアル送信回路１０でのデータ列Ｄ０〜Ｄ４のシリアル転送と同様に、セレクタ間遅延時間τ₄による遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、第２のシリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。

以上のように、本実施の形態によれば、上述の実施の形態２の場合の作用効果に加えて、シリアルデータＤ０〜Ｄ４が出力されている期間に正確に対応した受信イネーブル信号Ｓrenを同期生成して出力することができる。この受信イネーブル信号ＳrenをシリアルデータＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。

（実施の形態５）
本発明の実施の形態５のシリアル転送装置は、実施の形態３の変形の態様であって、受信イネーブル信号Ｓren′として、連続“Ｈ”のものに代えて、論理が“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”の交互となるクロック形式の受信イネーブル信号Ｓren′を生成するものである。

図５（ａ）は本発明の実施の形態５のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図である。シリアル送信回路１０は、図３に示す実施の形態３の場合と同様のものになっている。

第２のシリアル送信回路２０は、次のように構成されている。すなわち、第１の１つ置きのセレクタ７ａ，７ｃ，７ｅの“Ｈ”入力には電源電位の“Ｈ”が接続され、第２の１つ置きのセレクタ７ｂ，７ｄ，７ｆの“Ｈ”入力にはグランドの“Ｌ”が接続されている。セレクタ７ａ〜７ｅの各出力はそれぞれ次段のセレクタ７ｂ〜７ｆの“Ｌ”入力に接続されている。初段のセレクタ７ａの“Ｌ”入力はグランドの“Ｌ”に接続され、転送ゲートとしてのセレクタ７ｆの出力は出力バッファ８に接続されている。

セレクタ７ａ〜７ｆは、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のときは上側の“Ｈ”入力の信号を選択して出力し、送信イネーブル信号Ｓsenが“Ｌ”のアサート状態のときは下側の“Ｌ”入力の信号を選択して出力する。すなわち、送信イネーブル信号Ｓsenがネゲート状態のとき、第１の１つ置きのセレクタ７ａ，７ｃ，７ｅは電源電位の“Ｈ”を選択し、かつ第２の１つ置きのセレクタ７ｂ，７ｄ，７ｆはグランドの“Ｌ”を選択し、送信イネーブル信号Ｓsenがアサート状態のとき、初段のセレクタ７ａはグランドの“Ｌ”を選択するとともに、セレクタ７ｂ〜７ｆは前段のセレクタ７ａ〜７ｅの出力を選択する。

次に、以上のように構成された本実施の形態のシリアル転送装置におけるシリアル送信回路の動作を図５（ｂ）のタイミングチャートに基づいて説明する。

シリアル送信回路１０の動作は、実施の形態３（図３）の場合と同様であるので、説明を省略する。ここでは、下段の複数のセレクタ７ａ〜７ｆからなる第２のシリアル送信回路２０の動作について説明する。

送信イネーブル信号Ｓsenのアサート後、セレクタ間遅延時間τ₃が経過したタイミングＴ₁の直前においては、初段のセレクタ７ａの出力は電源電位の“Ｈ”に保持され、２番目のセレクタ７ｂの出力はグランドの“Ｌ”に保持され、３番目のセレクタ７ｃの出力は電源電位の“Ｈ”に保持され、４番目のセレクタ７ｄの出力はグランドの“Ｌ”に保持され、５番目のセレクタ７ｅの出力は電源電位の“Ｈ”に保持され、転送ゲートとしてのセレクタ４ｆの出力はグランドの“Ｌ”に保持されている。すなわち、論理が“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”の交互となっている。転送ゲートとしてのセレクタ４ｆの出力が“Ｌ”であるので、出力バッファ８から出力される受信イネーブル信号Ｓren′も“Ｌ”に保持されている。

送信イネーブル信号Ｓsenがアサートされ、シリアル転送モードに移行すると、タイミングＴ₁において、セレクタ７ｅの“Ｈ”が転送ゲートとしてのセレクタ７ｆを介して出力バッファ８より、受信イネーブル信号Ｓren′として出力される。ただし、出力バッファ８の遅延時間τ_bだけ遅れる。これと並行して、初段のセレクタ７ａの出力にあった“Ｈ”は次段のセレクタ７ｂの出力へ転送され、セレクタ７ｂの出力にあった“Ｌ”は次段のセレクタ７ｃの出力へ転送され、セレクタ７ｃの出力にあった“Ｈ”は次段のセレクタ７ｄの出力へ転送され、セレクタ７ｄの出力にあった“Ｌ”は次段のセレクタ７ｅの出力へ転送され、セレクタ７ｅの出力にあった“Ｈ”は転送ゲートとしてのセレクタ７ｆへ転送される。また、初段のセレクタ７ａはグランドの“Ｌ”を選択し、その出力は“Ｌ”に遷移する。このタイミングＴ₁でのシリアル転送においては、転送ゲートとしてのセレクタ７ｆは、直前で“Ｌ”を選択していたところ、セレクタ７ｅの出力にあった“Ｈ”が転送され、受信イネーブル信号Ｓren′を“Ｈ”にする。

タイミングＴ₁からさらにセレクタ間遅延時間τ₃が経過したタイミングＴ₂において、遅延によるシリアル転送が引き続いて行われ、セレクタ７ｂ，７ｃ，７ｄ，７ｅ，７ｆの出力はそれぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”に遷移する。これに並行して、初段のセレクタ７ａは引き続き“Ｌ”である。受信イネーブル信号Ｓren′は、“Ｈ”から“Ｌ”に遷移する。

以下、同様の動作を繰り返すことにより、受信イネーブル信号Ｓren′は、セレクタ間遅延時間τ₃の時間間隔で“Ｈ”，“Ｌ”を繰り返す信号となり、出力バッファ３からのシリアルデータＤ０〜Ｄ４の出力に正確に同期している。

これ以降は、受信イネーブル信号Ｓren′は“Ｌ”を保つ。すなわち、次の送信イネーブル信号Ｓsenがアサートされるまで、“Ｌ”の連続データとなる。これにより、シリアル転送が完了する。

以上のように、本実施の形態によれば、上述の実施の形態３の場合の作用効果に加えて、シリアルデータＤ０〜Ｄ４の出力状態に正確に対応し、かつ論理が交互になるクロック形式の受信イネーブル信号Ｓren′を同期生成して出力することができる。

（実施の形態６）
本発明の実施の形態６のシリアル転送装置は、実施の形態４の変形の態様であって、受信イネーブル信号Ｓren′として、連続“Ｈ”のものに代えて、論理が“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”の交互となるクロック形式の受信イネーブル信号Ｓren′を生成するものである。

図６（ａ）は本発明の実施の形態６のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図である。シリアル送信回路１０は、図４に示す実施の形態４の場合と同様のものになっている。

第２のシリアル送信回路２０は、次のように構成されている。すなわち、第１の１つ置きのセレクタ７ａ，７ｃ，７ｅの“Ｈ”入力には電源電位の“Ｈ”が接続され、第２の１つ置きのセレクタ７ｂ，７ｄ，７ｆの“Ｈ”入力にはグランドの“Ｌ”が接続されている。セレクタ７ａ〜７ｅの各出力はそれぞれ次段のセレクタ７ｂ〜７ｆの“Ｌ”入力に接続されている。初段のセレクタ７ａの“Ｌ”入力はグランドの“Ｌ”に接続され、転送ゲートとしてのセレクタ７ｆの出力は出力バッファ８に接続されている。

セレクタ７ａ〜７ｆは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。すなわち、データセット信号ＤＳがアサート状態のとき、第１の１つ置きのセレクタ７ａ，７ｃ，７ｅは電源電位の“Ｈ”を選択し、かつ第２の１つ置きのセレクタ７ｂ，７ｄ，７ｆはグランドの“Ｌ”を選択し、データセット信号ＤＳがネゲート状態のとき、初段のセレクタ７ａはグランドの“Ｌ”を選択するとともに、セレクタ７ｂ〜７ｆは前段のセレクタ７ａ〜７ｅの出力を選択する。

本実施の形態によれば、受信イネーブル信号Ｓren′は、セレクタ間遅延時間τ₃の時間間隔で“Ｈ”，“Ｌ”を繰り返す信号となり、出力バッファ３からのシリアルデータＤ０〜Ｄ４の出力に正確に同期している。

以上のように、本実施の形態によれば、上述の実施の形態４の場合の作用効果に加えて、シリアルデータＤ０〜Ｄ４の出力状態に正確に対応し、かつ論理が交互になるクロック形式の受信イネーブル信号Ｓren′を同期生成して出力することができる。

以上は、シリアル転送装置におけるシリアル送信回路部の構成についての実施の形態の説明であったが、以下ではシリアル受信回路部の構成についての実施の形態を説明する。実施の形態７から実施の形態１０まではシリアル転送装置におけるシリアル受信回路部に関するものである。シリアル受信回路部は、シリアル送信回路部から送信されてくるシリアルデータを受信しパラレルデータに変換するものである。

（実施の形態７）
図７（ａ）は本発明の実施の形態７のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図である。図７（ａ）において、３０はシリアル受信回路、１１はシリアル転送データＳoutの入力バッファ、１２ａ〜１２ｄはデータ保持回路としてのラッチ、１３ａ〜１３ｃはセレクタ、１４は受信イネーブル信号Ｓrenの入力バッファ、１５は受信用のデータバス、１６は転送ゲートとしてのフリップフロップ群、１７はメインのデータバスである。

シリアル転送データＳoutの入力バッファ１１の出力は初段のラッチ１２ａのデータ入力に接続され、ラッチ１２ａのデータ出力は初段のセレクタ１３ａの“Ｈ”入力（下側）に接続されている。初段のセレクタ１３ａの出力はラッチ１２ｂのデータ入力に接続され、ラッチ１２ｂのデータ出力はセレクタ１３ｂの“Ｈ”入力に接続されている。セレクタ１３ｂの出力はラッチ１２ｃのデータ入力に接続され、ラッチ１２ｃのデータ出力はセレクタ１３ｃの“Ｈ”入力に接続されている。セレクタ１３ｃの出力はラッチ１２ｄのデータ入力に接続されている。ラッチ１２ａ〜１２ｄの各データ出力は受信用のデータバス１５の各ビットラインに接続されている。受信イネーブル信号Ｓrenの入力バッファ１４の出力はラッチ１２ａ〜１２ｄのクロック入力に接続されている。セレクタ１３ａ〜１３ｃの“Ｌ”入力はグランドの“Ｌ”に接続されている。セレクタ１３ａ〜１３ｃの選択端子は受信イネーブル信号Ｓrenに接続されている。受信用のデータバス１５の各ビットラインは転送ゲートとしてのフリップフロップ群１６を介してメインのデータバス１７に接続されている。セレクタ間遅延時間については、送信側と受信側とで同じとする。

次に、以上のように構成された本実施の形態のシリアル受信回路３０の動作を図７（ｂ）のタイミングチャートに従って説明する。

シリアル転送データＳoutが受信イネーブル信号Ｓrenとともに送信されてくる。シリアル転送データＳoutを４ビットのＰ０〜Ｐ３とする。

受信直前までの状態では、受信イネーブル信号Ｓrenは“Ｌ”であり、セレクタ１３ａ〜１３ｃは“Ｌ”入力にグランドの“Ｌ”を選択しており、ラッチ１２ａ〜１２ｄの出力のデータ列はすべて“Ｌ”となっている。

受信イネーブル信号Ｓrenがアサートすると、シリアル受信モードに入り、セレクタ１３ａ〜１３ｃは“Ｈ”入力を選択する状態に切り替わる。次いで、入力バッファ１４の遅延時間だけ遅れたタイミングＴ₁₁で“Ｈ”の受信イネーブル信号Ｓrenがラッチ１２ａ〜１２ｄのクロック入力に入力し、これに同期して初段のラッチ１２ａに先頭のビットＰ０の値が入力され、ビットＰ０の値がラッチ１２ａの出力に現れる。これと並行して、ラッチ１２ｂ〜１２ｄの出力には引き続き“Ｌ”が現れる。すなわち、受信用のデータバス１５の４ビットの値はＰ０，“Ｌ”，“Ｌ”，“Ｌ”となる。隣接するセレクタ間にある遅延時間をセレクタ間遅延時間τ₄とする。

タイミングＴ₁₁からさらにセレクタ間遅延時間τ₄が経過したタイミングＴ₁₂において、ラッチ１２ａの出力のビットＰ０の値はセレクタ１３ａを介して次段のラッチ１２ｂへ転送され、ラッチ１２ａの出力に次のビットＰ１の値が現れる。これと並行して、ラッチ１２ｃ〜１２ｄの出力には引き続き“Ｌ”が現れる。すなわち、受信用のデータバス１５の４ビットの値はＰ１，Ｐ０，“Ｌ”，“Ｌ”となる。

タイミングＴ₁₂からさらにセレクタ間遅延時間τ₄が経過したタイミングＴ₁₃において、ラッチ１２ｂの出力のビットＰ０の値はセレクタ１３ｂを介して次段のラッチ１２ｃへ転送され、ラッチ１２ａの出力のビットＰ１の値はセレクタ１３ａを介して次段のラッチ１２ｂへ転送され、ラッチ１２ａの出力に次のビットＰ２の値が現れる。これと並行して、ラッチ１２ｄの出力には引き続き“Ｌ”が現れる。すなわち、受信用のデータバス１５の４ビットの値はＰ２，Ｐ１，Ｐ０，“Ｌ”となる。

タイミングＴ₁₃からさらにセレクタ間遅延時間τ₄が経過したタイミングＴ₁₄において、ラッチ１２ｄの出力にビットＰ０の値が現れ、ラッチ１２ｃの出力にビットＰ１の値が現れ、ラッチ１２ｂの出力にビットＰ２の値が現れ、ラッチ１２ａの出力にビットＰ３の値が現れる。すなわち、受信用のデータバス１５の４ビットの値はＰ３，Ｐ２，Ｐ１，Ｐ０となる。

次に、タイミングＴ₁₅において、受信イネーブル信号Ｓrenが“Ｌ”のネゲート状態に切り替わり、セレクタ１３ａ〜１３ｃはグランドの“Ｌ”を選択する状態に戻るとともに、少し遅れてラッチ１２ａ〜１２ｄのクロック入力が“Ｌ”の固定され、ラッチ１２ａ〜１２ｄの出力はＰ３，Ｐ２，Ｐ１，Ｐ０に保持される。

このようにラッチ１２ａ〜１２ｄとセレクタ１３ａ〜１３ｃがシリアル接続されたことに伴うデータのシリアル転送は、セレクタ間遅延時間τ₄による遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。

次いで、転送ゲートとしてのフリップフロップ群１６のクロック入力をアサートすると、受信用のデータバス１５上のデータ列Ｐ３，Ｐ２，Ｐ１，Ｐ０がメインのデータバス１７に出力される。すなわち、受信データのシリアル／パラレル変換が行われる。

上記において、受信イネーブル信号Ｓrenが“Ｌ”のネゲート状態のときにセレクタ１３ａ〜１３ｃが選択するのがグランドの“Ｌ”としている。このようにするのは、データ転送を行わない期間のパラレルデータを全ビット“Ｌ”データに固定化するためである。

なお、非転送期間の全ビット固定のデータとしては“Ｈ”データでもよく、その場合には、受信イネーブル信号Ｓrenがネゲート状態のときにセレクタ１３ａ〜１３ｃが選択するのを電源電位の“Ｈ”とすればよい。このこととは別に、受信イネーブル信号Ｓrenを、アクティブハイに代えて、アクティブロウとしてもよい。

以上のように、本実施の形態によれば、受信直後のシリアルデータ転送をクロックに同期させるのでなく、セレクタ間遅延時間を利用し、遅延時間毎にデータを転送させるようにしているので、従来技術で必要としていたシリアル転送用の高速クロックを生成する逓倍器（ＰＬＬ）については、その必要性をなくすことができる。加えて、クロックを用いないことから、従来技術に比べて、ゲート規模を小さくすることができる。このように、ゲート規模が小さく半導体素子のサイズを小さくできるとともに、半導体素子の配線リソースが削減されるため、ＬＳＩを安価に実現することができる。

（実施の形態８）
本発明の実施の形態８は、受信イネーブル信号として“Ｈ”，“Ｌ”を交互に繰り返すクロック形式の受信イネーブル信号Ｓren′を用いる構成となっている。

図８（ａ）は本発明の実施の形態８のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図である。図７に示す実施の形態７と相違する点を中心に説明すると、ラッチ１２ａ〜１２ｄとセレクタ１３ａ〜１３ｃの組み合わせに代えて、フリップフロップ１８ａ〜１８ｄを用いている。フリップフロップはデータ保持回路の一例である。

シリアル転送データＳoutの入力バッファ１１の出力は初段のフリップフロップ１８ａのデータ入力に接続され、フリップフロップ１８ａ〜１８ｄはシリアルに接続されている。フリップフロップ１８ａ〜１８ｄの各データ出力は受信用のデータバス１５の各ビットラインに接続されている。“Ｈ”，“Ｌ”を交互に繰り返すクロック形式の受信イネーブル信号Ｓren′の入力バッファ１４の出力はフリップフロップ１８ａ〜１８ｄのクロック入力に接続されている。受信用のデータバス１５の各ビットラインは転送ゲートとしてのフリップフロップ群１６を介してメインのデータバス１７に接続されている。

次に、以上のように構成された本実施の形態のシリアル受信回路３０の動作を図８（ｂ）のタイミングチャートに従って説明する。

シリアル転送データＳoutが受信イネーブル信号Ｓren′とともに送信されてくる。シリアル転送データＳoutを４ビットのＰ０〜Ｐ３とする。

受信直前までの状態では、受信イネーブル信号Ｓren′は“Ｌ”固定であり、フリップフロップ１８ａ〜１８ｄの出力のデータ列はすべて“Ｌ”となっている。

受信イネーブル信号Ｓren′がアサートすると、シリアル受信モードに入る。受信イネーブル信号Ｓren′の立ち上がりに同期して、入力バッファ１４の遅延時間だけ遅れたタイミングＴ₁₁で初段のフリップフロップ１８ａに先頭のビットＰ０の値が入力され、ビットＰ０の値がフリップフロップ１８ａの出力に現れる。これと並行して、フリップフロップ１８ｂ〜１８ｄの出力には引き続き“Ｌ”が現れる。すなわち、受信用のデータバス１５の４ビットの値はＰ０，“Ｌ”，“Ｌ”，“Ｌ”となる。隣接するセレクタ間にある遅延時間をセレクタ間遅延時間τ₅とする。

タイミングＴ₁₁からさらに論理が交互の受信イネーブル信号の立ち上がり時間τ₅が経過したタイミングＴ₁₂において、フリップフロップ１８ａの出力のビットＰ０の値は次段のフリップフロップ１８ｂへ転送され、フリップフロップ１８ａの出力に次のビットＰ１の値が現れる。これと並行して、フリップフロップ１８ｃ〜１８ｄの出力には引き続き“Ｌ”が現れる。すなわち、受信用のデータバス１５の４ビットの値はＰ１，Ｐ０，“Ｌ”，“Ｌ”となる。

タイミングＴ₁₂からさらに論理が交互の受信イネーブル信号の立ち上がり時間τ₅が経過したタイミングＴ₁₃において、フリップフロップ１８ｂの出力のビットＰ０の値は次段のフリップフロップ１８ｃへ転送され、フリップフロップ１８ａの出力のビットＰ１の値は次段のフリップフロップ１８ｂへ転送され、フリップフロップ１８ａの出力に次のビットＰ２の値が現れる。これと並行して、フリップフロップ１８ｄの出力には引き続き“Ｌ”が現れる。すなわち、受信用のデータバス１５の４ビットの値はＰ２，Ｐ１，Ｐ０，“Ｌ”となる。

タイミングＴ₁₃からさらに論理が交互の受信イネーブル信号の立ち上がり時間τ₅が経過したタイミングＴ₁₄において、フリップフロップ１８ｄの出力にビットＰ０の値が現れ、フリップフロップ１８ｃの出力にビットＰ１の値が現れ、フリップフロップ１８ｂの出力にビットＰ２の値が現れ、フリップフロップ１８ａの出力にビットＰ３の値が現れる。すなわち、受信用のデータバス１５の４ビットの値はＰ３，Ｐ２，Ｐ１，Ｐ０となる。

次に、タイミングＴ₁₅において、受信イネーブル信号Ｓren′がネゲート状態に切り替わって“Ｌ”固定となり、フリップフロップ１８ａ〜１８ｄの出力はＰ３，Ｐ２，Ｐ１，Ｐ０に保持される。

このように送信側から受け取った受信イネーブル信号Ｓren′をシリアル転送のためのクロック信号として利用しているので、シリアル受信回路３０自体としては、シリアル転送用の高速クロックを生成する逓倍器（ＰＬＬ）の必要性をなくすことができる。

次いで、転送ゲートとしてのフリップフロップ群１６のクロック入力をアサートすると、受信用のデータバス１５上のデータ列Ｐ３，Ｐ２，Ｐ１，Ｐ０がメインのデータバス１７に出力される。すなわち、受信データのシリアル／パラレル変換が行われる。

以上のように、本実施の形態によれば、実施の形態７の場合と同様の作用効果が発揮される。

（実施の形態９）
本発明の実施の形態９は、上記の実施の形態８の変形に相当するものである。図９（ａ）は本発明の実施の形態９のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図である。実施の形態８の場合のフリップフロップ１８ａ〜１８ｄが２つに分けられている。フリップフロップ１８ａとフリップフロップ１８ｃをシリアル接続するとともに、フリップフロップ１８ｂとフリップフロップ１８ｄをシリアル接続している。“Ｈ”，“Ｌ”を交互に繰り返すクロック形式の受信イネーブル信号Ｓren′の入力バッファ１４に対して論理が反転した反転入力バッファ１４ａの出力が接続されている。反転入力バッファ１４ａの遅延時間は入力バッファ１４の遅延時間と同じになっている。フリップフロップ１８ｂ，１８ｃには受信イネーブル信号Ｓren′の入力バッファ１４の出力が接続され、フリップフロップ１８ａ，１８ｃには反転入力バッファ１４ａの出力が接続されている。受信用のデータバス１５に対するフリップフロップ１８ａ〜１８ｄの接続は、１８ａ，１８ｂ，１８ｃ，１８ｄの順になっている。これは、転送ビットの並び順である。逆にいうと、転送ビットの並び順の１つ置きに対応させてフリップフロップをシリアル接続している。

次に、以上のように構成された本実施の形態のシリアル受信回路３０の動作を図９（ｂ）のタイミングチャートに従って説明する。

シリアル転送データＳoutが受信イネーブル信号Ｓren′とともに送信されてくる。シリアル転送データＳoutを４ビットのＰ０〜Ｐ３とする。

受信直前までの状態では、受信イネーブル信号Ｓren′は“Ｌ”固定であり、フリップフロップ１８ａ〜１８ｄの出力のデータ列はすべて“Ｌ”となっている。

受信イネーブル信号Ｓren′がアサートすると、シリアル受信モードに入る。受信イネーブル信号Ｓren′の立ち上がりに同期して、タイミングＴ₁₁でフリップフロップ１８ｂに先頭のビットＰ０の値が入力され、ビットＰ０の値がフリップフロップ１８ｂの出力に現れる。これと並行して、フリップフロップ１８ａ，１８ｃ，１８ｄの出力には引き続き“Ｌ”が現れる。すなわち、受信用のデータバス１５の４ビットの値は“Ｌ”，Ｐ０，“Ｌ”，“Ｌ”となる。

次のタイミングＴ₁₂において、受信イネーブル信号Ｓren′の立ち下がりでフリップフロップ１８ａのクロック入力がアサートされ、フリップフロップ１８ａの出力にビットＰ１の値が現れる。受信用のデータバス１５の４ビットの値はＰ１，Ｐ０，“Ｌ”，“Ｌ”となる。

次のタイミングＴ₁₃において、受信イネーブル信号Ｓren′の立ち上がりで、フリップフロップ１８ｂの出力にビットＰ２の値が現れ、フリップフロップ１８ｄの出力にビットＰ０の値が現れる。受信用のデータバス１５の４ビットの値はＰ１，Ｐ２，“Ｌ”，Ｐ０となる。

次のタイミングＴ₁₄において、受信イネーブル信号Ｓren′の立ち下がりでフリップフロップ１８ａのクロック入力がアサートされ、フリップフロップ１８ａの出力にビットＰ３の値が現れ、フリップフロップ１８ｃの出力にビットＰ１の値が現れる。受信用のデータバス１５の４ビットの値はＰ３，Ｐ２，Ｐ１，Ｐ０となる。

このように送信側から受け取った受信イネーブル信号Ｓren′をシリアル転送のためのクロック信号として利用しているので、シリアル受信回路３０自体としては、シリアル転送用の高速クロックを生成する逓倍器（ＰＬＬ）の必要性をなくすことができる。

次いで、転送ゲートとしてのフリップフロップ群１６のクロック入力をアサートすると、受信用のデータバス１５上のデータ列Ｐ３，Ｐ２，Ｐ１，Ｐ０がメインのデータバス１７に出力される。すなわち、受信データのシリアル／パラレル変換が行われる。

以上のように、本実施の形態によれば、実施の形態８の場合と同様の作用効果が発揮される。加えて、フリップフロップを１つ置きとしているので、受信イネーブル信号Ｓren′の周期は実施の形態８の場合の２倍であり、時間的マージンが増える。

（実施の形態１０）
本発明の実施の形態１０は、パラレル変換のためにシリアル転送終了直後のデータ出力タイミングを得るためのカウンタ回路を備え、そのカウンタ回路を受信イネーブル信号で駆動するように構成したものである。

図１０（ａ）は本発明の実施の形態１０のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図である。これは、図８に示す実施の形態８の構成に、カウンタ回路４０を追加したものに相当する。カウンタ回路４０は、フリップフロップ１９ａ〜１９ｅをシリアル接続し、最終段出力を初段入力に帰還して、リングカウンタとしたものである。フリップフロップ１９ａ〜１９ｅの数はシリアル受信回路３０のフリップフロップ１８ａ〜１８ｅと同数となっている。カウンタ回路４０のフリップフロップ１９ａ〜１９ｅに対しても受信イネーブル信号Ｓren′の入力バッファ１４の出力をクロック入力している。アクティブロウのリセット信号ＲＳＴをフリップフロップ１９ａ〜１９ｄのリセット入力に入力し、最終段のフリップフロップ１９ｅのセット入力にもリセット信号ＲＳＴを入力している。最終段のフリップフロップ１９ｅの出力はバッファ２１を介して転送ゲートとしてのフリップフロップ群１６のクロック入力に接続されている。

次に、以上のように構成された本実施の形態のシリアル転送装置の動作を図１０（ｂ）のタイミングチャートに従って説明する。

シリアル転送データＳoutを受信し、パラレルデータに変換して出力する動作については、基本的に実施の形態８の場合と同様である。

シリアル転送データＳoutの受信前の任意の段階で、リセット信号ＲＳＴをアサートする。これにより、最終段のフリップフロップ１９ｅには“Ｈ”がセットされ、それ以外のフリップフロップ１９ａ〜１９ｄには“Ｌ”がセットされる。すなわち、フリップフロップ１９ａ〜１９ｅのセット状態は、“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｈ”となる。

受信イネーブル信号Ｓren′の１回目の立ち上がりにより、最終段のフリップフロップ１９ｅの出力が“Ｈ”から“Ｌ”に切り替わるとともに、初段のフリップフロップ１９ａには最終段のフリップフロップ１９ｅの直前の“Ｈ”がセットされる。他のフリップフロップ１９ｂ〜１９ｄは“Ｌ”を保つ。すなわち、フリップフロップ１９ａ〜１９ｅのセット状態は、“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”となる。最終段のフリップフロップ１９ｅの出力であるカウントアップ信号Ｓcntが“Ｈ”から反転して“Ｌ”となるので、転送ゲートとしてのフリップフロップ群１６はＯＦＦ状態となる。

受信イネーブル信号Ｓren′の２回目の立ち上がりにより、２段目のフリップフロップ１９ｂに、初段のフリップフロップ１９ａの直前の“Ｈ”がセットされる。他のフリップフロップ１９ａ，１９ｃ〜１９ｅは“Ｌ”となる。すなわち、フリップフロップ１９ａ〜１９ｅのセット状態は、“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”，“Ｌ”となる。転送ゲートとしてのフリップフロップ群１６はＯＦＦ状態を保つ。

受信イネーブル信号Ｓren′の３回目の立ち上がりにより、３段目のフリップフロップ１９ｃに、２段目のフリップフロップ１９ｂの直前の“Ｈ”がセットされる。他のフリップフロップ１９ａ，１９ｂ，１９ｄ〜１９ｅは“Ｌ”となる。すなわち、フリップフロップ１９ａ〜１９ｅのセット状態は、“Ｌ”，“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”となる。転送ゲートとしてのフリップフロップ群１６はＯＦＦ状態を保つ。

受信イネーブル信号Ｓren′の４回目の立ち上がりにより、４段目のフリップフロップ１９ｄに、３段目のフリップフロップ１９ｃの直前の“Ｈ”がセットされる。他のフリップフロップ１９ａ〜１９ｃ，１９ｅは“Ｌ”となる。すなわち、フリップフロップ１９ａ〜１９ｅのセット状態は、“Ｌ”，“Ｌ”，“Ｌ”，“Ｈ”，“Ｌ”となる。転送ゲートとしてのフリップフロップ群１６はＯＦＦ状態を保つ。

受信イネーブル信号Ｓren′の５回目の立ち上がりにより、最終段のフリップフロップ１９ｅに、４段目のフリップフロップ１９ｄの直前の“Ｈ”がセットされる。他のフリップフロップ１９ａ〜１９ｄは“Ｌ”となる。すなわち、フリップフロップ１９ａ〜１９ｅのセット状態は、“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｈ”となる。最終段のフリップフロップ１９ｅの出力であるカウントアップ信号Ｓcntが“Ｈ”になり、アサートすることで、シリアル転送の終了を検出することができる。

最終段のフリップフロップ１９ｅの出力のカウントアップ信号Ｓcntが“Ｈ”になったので、受信用のデータバス１５における転送ゲートとしてのフリップフロップ群１６にクロック入力が与えられ、受信用のデータバス１５上のシリアル転送データＳoutであるＰ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４がメインのデータバス１７に送信され、シリアル／パラレル変換が実行され、シリアル転送データＳoutの受信が行われる。なお、バッファ２１の遅延により、出力を安定化している。

（実施の形態１１）
以下では、バスマスタ回路と複数のバススレーブ回路との間のシリアル転送を伴う送受信の構成について説明する。

図１１（ａ）に示すように、上記で説明したいずれかのシリアル送信回路部とシリアル受信回路部を１つずつ持つバスマスタ回路１００と、バスマスタ回路１００と同様の構成を持つ複数のバススレーブ回路２００があり、バスマスタ回路１００のシリアル送信回路部は複数のバススレーブ回路２００の各シリアル受信回路部に対して並列に接続され、複数のバススレーブ回路２００のシリアル送信回路部はＯＲ回路４１を介してバスマスタ回路１００のシリアル受信回路部に接続されている。複数のバススレーブ回路２００は、それぞれの受信可能なデータ長が互いに異なっている。例えば、図１１（ｂ）の場合は、バススレーブ回路２００（ａ）は８bit、バススレーブ回路２００（ｂ）は１６bit、バススレーブ回路２００（ｃ）は３２bitとなっている。もっとも、受信可能なビット数については、何bitであってもかまわない。

このように受信可能なビット数を異にする複数のバススレーブ回路２００に共有されるバスマスタ回路１００においては、それぞれの受信可能なビット数に合わせて送信イネーブル信号Ｓsenを生成する必要がある。本発明の実施の形態１１は、このような要請に応えるものである。受信可能なデータ長を管理するデータ長管理手段を備える。

図１２（ａ）は、図３に対応したものであり、“Ｈ”が連続する形態の受信イネーブル信号Ｓrenを生成するものである。図１２（ｂ）は図５に対応したものであり、“Ｈ”，“Ｌ”を交互に繰り返すクロック形式の受信イネーブル信号Ｓren′を生成するものである。

Ｘ１〜Ｘ８は図３に示す第２のシリアル送信回路２０と同様の構成の８ビット分のセレクタ、Ｙ１〜Ｙ８も同様の８ビット分のセレクタ、Ｚ１〜Ｚ１６も同様の１６ビット分のセレクタ、Ｙ０はセレクタＹ１〜Ｙ８の機能をオン／オフする制御セレクタ、Ｚ０はセレクタＺ１〜Ｚ１６の機能をオン／オフする制御セレクタである。５１は転送ゲートとしてのセレクタ、５２はデータ長管理手段としてのデータ長制御レジスタ、５３はデータ長制御レジスタ５２と制御セレクタＹ０，Ｚ０を接続するフリップフロップである。セレクタＸ１〜Ｘ８、セレクタＹ１〜Ｙ８、セレクタＺ１〜Ｚ１６はそれぞれ個数省略形で図示されている。

８ビット分のセレクタＸ１〜Ｘ８は、その“Ｈ”入力が電源電位の“Ｈ”に接続され、“Ｌ”入力は前段のセレクタＸ２〜Ｘ８，Ｂ１に接続されている。このセレクタＸ１〜Ｘ８は、８ビットデータの転送のときの受信イネーブル信号Ｓrenを生成するためのものである。

８ビット分のセレクタＹ１〜Ｙ８は、その“Ｈ”入力が制御セレクタＹ０の出力に接続され、“Ｌ”入力は前段のセレクタＹ２〜Ｂ８，Ｃ１に接続されている。このセレクタＹ１〜Ｙ８は、セレクタＸ１〜Ｘ８とともに機能し、合わせて１６ビットデータの転送のときの受信イネーブル信号Ｓrenを生成するためのものである。

１６ビット分のセレクタＺ１〜Ｚ１６は、その“Ｈ”入力が制御セレクタＺ０の出力に接続され、“Ｌ”入力は前段のセレクタＺ２〜Ｚ１５およびグランドの“Ｌ”に接続されている。このセレクタＺ１〜Ｚ１６は、セレクタＸ１〜Ｘ８、セレクタＹ１〜Ｙ８とともに機能し、合わせて３２ビットデータの転送のときの受信イネーブル信号Ｓrenを生成するためのものである。

次に、以上のように構成された本実施の形態の動作を説明する。

データ長制御レジスタ５２には、８ビットデータ転送の場合と１６ビットデータ転送の場合と３２ビットデータ転送の場合を識別するコードがあらかじめセットされている。フリップフロップ５３は、システムクロックＣＬＫに同期してデータ長制御レジスタ５２からのデータ長制御信号を順次に制御セレクタＹ０，Ｚ０に出力する。

まず、８ビットデータ転送の場合を説明する。、ビットデータ転送の場合、フリップフロップ５３は制御セレクタＹ０，Ｚ０に対して“Ｌ”を出力する。その結果、制御セレクタＹ０，Ｚ０はともに“Ｌ”入力を選択し、グランドの“Ｌ”を出力する状態になっている。送信イネーブル信号Ｓsenがネゲート状態のときは、セレクタＸ１〜Ｘ８は“Ｈ”入力を選択し、電源電位の“Ｈ”を出力する。また、セレクタＹ１〜Ｙ８およびセレクタＺ１〜Ｚ１６はそれぞれ制御セレクタＹ０，Ｚ０からの“Ｌ”を出力する。しかし、送信イネーブル信号Ｓsenがネゲート状態のときは、転送ゲートとしてのセレクタ５１がグランドの“Ｌ”を出力するため、出力バッファ８は“Ｌ”の連続信号を出力する。

送信イネーブル信号Ｓsenがアサート状態になると、すべてのセレクタＸ１〜Ｘ８，Ｙ１〜Ｙ８，Ｚ１〜Ｚ１６がシリアル接続され、セレクタ間遅延時間による遅延作用に基づいてシリアル転送が行われる。すべてのセレクタＸ１〜Ｘ８，Ｙ１〜Ｙ８，Ｚ１〜Ｚ１６の出力状態は、セレクタＸ１〜Ｘ８のすべてが“Ｈ”、セレクタＹ１〜Ｙ８のすべておよびセレクタＺ１〜Ｚ１６のすべてが“Ｌ”である。最終段のセレクタＺ１６はグランドの“Ｌ”を出力する。これが、セレクタ間遅延時間の１サイクル経過ごとに、転送ゲートとしてのセレクタ５１を介して出力バッファ８から受信イネーブル信号Ｓrenとして順次に出力されていく。最初は、１ビット目の“Ｈ”が出力される。次のサイクルでも引き続き“Ｈ”が出力される。これが８サイクル目まで続く。９サイクル目からは“Ｌ”が続く。その結果、最初の８サイクル分だけ“Ｈ”が連続する受信イネーブル信号Ｓrenが生成出力されることになる。

次に、１６ビットデータ転送の場合を説明する。１６ビットデータ転送の場合、フリップフロップ５３は制御セレクタＹ０に対して“Ｈ”を出力し、制御セレクタＺ０に対しては“Ｌ”を出力する。その結果、制御セレクタＹ０は“Ｈ”入力の電源電位の“Ｈ”を出力する状態になる。制御セレクタＺ０は“Ｌ”入力のグランドの“Ｌ”を出力する状態である。送信イネーブル信号Ｓsenがネゲート状態のときは、セレクタＸ１〜Ｘ８は“Ｈ”入力を選択し、電源電位の“Ｈ”を出力する。また、セレクタＹ１〜Ｙ８は制御セレクタＹ０からの“Ｈ”を出力する。セレクタＺ１〜Ｚ１６は制御セレクタＺ０からの“Ｌ”を出力する。しかし、送信イネーブル信号Ｓsenがネゲート状態のときは、転送ゲートとしてのセレクタ５１がグランドの“Ｌ”を出力するため、出力バッファ８は“Ｌ”の連続信号を出力する。

送信イネーブル信号Ｓsenがアサート状態になると、すべてのセレクタＸ１〜Ｘ８，Ｙ１〜Ｙ８，Ｚ１〜Ｚ１６がシリアル接続され、セレクタ間遅延時間による遅延作用に基づいてシリアル転送が行われる。すべてのセレクタＸ１〜Ｘ８，Ｙ１〜Ｙ８，Ｚ１〜Ｚ１６の出力状態は、セレクタＸ１〜Ｘ８およびセレクタＹ１〜Ｙ８のすべてが“Ｈ”、セレクタＺ１〜Ｚ１６のすべてが“Ｌ”である。これが、セレクタ間遅延時間の１サイクル経過ごとに、転送ゲートとしてのセレクタ５１を介して出力バッファ８から受信イネーブル信号Ｓrenとして順次に出力されていく。最初は、１ビット目の“Ｈ”が出力される。次のサイクルでも引き続き“Ｈ”が出力される。これが１６サイクル目まで続く。１７サイクル目からは“Ｌ”が続く。その結果、最初の１６サイクル分だけ“Ｈ”が連続する受信イネーブル信号Ｓrenが生成出力されることになる。

次に、３２ビットデータ転送の場合を説明する。３２ビットデータ転送の場合、フリップフロップ５３は制御セレクタＹ０および制御セレクタＺ０に対して“Ｈ”を出力する。その結果、制御セレクタＹ０，Ｚ０はともに“Ｈ”入力の電源電位の“Ｈ”を出力する状態になる。

送信イネーブル信号Ｓsenがアサート状態になると、すべてのセレクタＸ１〜Ｘ８，Ｙ１〜Ｙ８，Ｚ１〜Ｚ１６がシリアル接続され、セレクタ間遅延時間による遅延作用に基づいてシリアル転送が行われる。すべてのセレクタＸ１〜Ｘ８，Ｙ１〜Ｙ８，Ｚ１〜Ｚ１６の出力状態は、セレクタＸ１〜Ｘ８およびセレクタＹ１〜Ｙ８およびセレクタＺ１〜Ｚ１５のすべてが“Ｈ”である。最終段のセレクタＺ１６はグランドの“Ｌ”を出力する。したがって、３２サイクル分にわたり“Ｈ”が連続する受信イネーブル信号Ｓrenが生成出力されることになる。

なお、上記において、セレクタに代えて、図４のようなセレクタとラッチの組み合わせとしてもよい。

次に、図１２（ｂ）の回路構成について説明する。これは、“Ｈ”，“Ｌ”を交互に繰り返すクロック形式の受信イネーブル信号Ｓren′を生成出力するものとなっている。シリアル送信回路部Ｘ１０は図５（ａ）に示す第２のシリアル送信回路２０と同様に、電源電位の“Ｈ”に接続されたセレクタとグランドの“Ｌ”に接続されたセレクタとが交互となっている。そのセレクタ数は８である。シリアル送信回路部Ｙ１０も同様の構成となっている。シリアル送信回路部Ｚ１０はセレクタ数が１６であり、その他は上記同様である。

出力バッファ８とシリアル送信回路部Ｘ１０との間に転送ゲートとしてのセレクタ５４が介挿され、シリアル送信回路部Ｘ１０とシリアル送信回路部Ｙ１０との間に転送ゲートとしてのセレクタ５５が介挿され、シリアル送信回路部Ｙ１０とシリアル送信回路部Ｚ１０との間に転送ゲートとしてのセレクタ５６が介挿されている。セレクタ５５は制御セレクタＹ０によって制御され、セレクタ５６は制御セレクタＺ０によって制御されるように構成されている。

データ長制御レジスタ５２が“Ｌ”，“Ｌ”を出力して８ビットデータ転送を指示するときは、８サイクル分の“Ｈ”，“Ｌ”を交互に繰り返すクロック形式の受信イネーブル信号Ｓren′が生成出力される。また、データ長制御レジスタ５２が“Ｈ”，“Ｌ”を出力して１６ビットデータ転送を指示するときは、１６サイクル分の“Ｈ”，“Ｌ”を交互に繰り返すクロック形式の受信イネーブル信号Ｓren′が生成出力され、データ長制御レジスタ５２が“Ｈ”，“Ｈ”を出力して３２ビットデータ転送を指示するときは、３２サイクル分の“Ｈ”，“Ｌ”を交互に繰り返すクロック形式の受信イネーブル信号Ｓren′が生成出力される。

以上のように、シリアル転送データＳoutの出力と同期して受信イネーブル信号Ｓren，Ｓren′を生成出力する場合に、データ長を異にする複数種類のシリアル転送に共用することで回路構成の簡略化を図りながら、シリアル転送データＳoutのデータ長に対応した時間幅の受信イネーブル信号Ｓren，Ｓren′を生成することができる。

（実施の形態１２）
本発明の実施の形態１２は、共通のバスマスタ回路１００から複数のバススレーブ回路２００にシリアル転送を行う場合に、経路長の差によって遅延時間に差が生じていることに対処するためのものである。バスマスタ回路とバススレーブ回路とが遠くに離れている場合、配線遅延などにより、バスマスタとバススレーブが等段に接続されている場合でも、シグナルインテグリティなどの影響によりシリアル転送信号が遅延する。そしてその結果、安定したシリアル転送の実現がむつかしくなることがある。各バススレーブの受信回路との遅延時間を管理するレジスタを用い、経路ごとに遅延値を変えるようにする。

図１３（ａ）は図３に対応したものであり、図１３（ｂ）は図４に対応したものである。

図１３（ａ）の場合、転送ゲートとしてのセレクタ４ｅの出力と出力バッファ３との間に遅延時間が互いに異なる複数の遅延素子ｄ₁，ｄ₂，ｄ₃の並列接続と遅延セレクタ６１とが挿入されている。また、転送ゲートとしてのセレクタ７ｅの出力と出力バッファ８との間に遅延時間が互いに異なる複数の遅延素子ｄ₄，ｄ₅，ｄ₆の並列接続と遅延セレクタ６２とが挿入されている。遅延素子ｄ₁，ｄ₂，ｄ₃の遅延時間と遅延素子ｄ₄，ｄ₅，ｄ₆の遅延時間とは互いに同一にするのを原則とするが、必要に応じて異ならせてもよい。

バスマスタ回路１００と各バススレーブ回路２００との間に存在する遅延時間を管理する遅延制御レジスタ６３が遅延セレクタ６１，６２を制御するように構成されている。

これから送受信を行おうとする相手側のバススレーブ回路２００がどれであるかに応じて、遅延制御レジスタ６３から対応する遅延素子を選択するように遅延セレクタ６１，６２に選択信号が与えられる。これにより、複数の遅延素子ｄ₁，ｄ₂，ｄ₃のうちから最適の遅延素子が選択され、また、複数の遅延素子ｄ₄，ｄ₅，ｄ₆のうちから最適の遅延素子が選択され、該当のバススレーブ回路２００との間でのシリアル転送を最も安定した状態で実行できる。

なお、遅延素子ｄ₁，ｄ₂，ｄ₃の選択と遅延素子ｄ₄，ｄ₅，ｄ₆の選択とは、常に同じ関係をもつようにするのを原則とするが、必要に応じて、任意の組み合わせで選択するように構成してもよい。例えば、遅延素子ｄ₁の選択時に遅延素子ｄ₄，ｄ₅，ｄ₆のいずれを選択してもよいようにするなどである。

（実施の形態１３）
図１４は本発明の実施の形態１３のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図である。これは、実施の形態４の図４において、送信イネーブル信号Ｓsenのラインからシリアル転送完了信号Ｓendを取り出して、受信側に送信することを前提としている。すなわち、シリアル転送データＳoutと受信イネーブル信号Ｓrenとシリアル転送完了信号Ｓendとの３信号を同期送信するように構成している。

図１５は実施の形態１３のシリアル受信回路部の構成を示す回路図である。これは、実施の形態８の図８において、転送ゲートとしてのフリップフロップ群１６に代えてロードホールド付き転送ゲートとしてのフリップフロップ群１６ａを用いている。さらに、その前段に、１クロック遅延用のフリップフロップ７１を配し、そのデータ入力にシリアル転送完了信号Ｓendを入力し、そのクロック入力にシステムクロックＣＬＫを入力し、さらにそのデータ出力であるロード信号Ｓloadをロードホールド付き転送ゲートとしてのフリップフロップ群１６ａのロードホールド入力に接続している。

図１５（ｂ）の２行目、３行目はシリアル送信回路部の動作を示し、システムクロックＣＬＫに同期してデータＤ０が送信され、さらに同期してシリアル転送完了信号Ｓendが送信されている。

図１５（ｂ）の４行目、５行目はシリアル受信回路部の動作を示し、送受信間の遅延のために、システムクロックＣＬＫから遅延時間τ_srだけ遅れていることが示されている。

タイミングＴ₂₁でシステムクロックＣＬＫが立ち上がるが、シリアル転送完了信号Ｓendの立ち上がりは遅延時間τ_sr遅れたタイミングＴ₂₂である。したがって、このシリアル転送完了信号Ｓendの立ち上がりで転送ゲートとしてのフリップフロップ群１６のクロック入力にシリアル転送完了信号Ｓendを与えると、受信したデータＤ０の取り込みに心配する可能性がある。つまり、誤まったデータを受信する可能性がある。

そこで、シリアル転送完了信号Ｓendをフリップフロップ７１で１クロック分遅延させてロード信号Ｓloadを生成し、これをロードホールド付き転送ゲートとしてのフリップフロップ群１６ａに印加している。ロードホールド付き転送ゲートとしてのフリップフロップ群１６ａは、ロード信号Ｓloadの“Ｌ”でデータＤ０をロードし、次のタイミングＴ₂₃でのシステムクロックＣＬＫの立ち上がりタイミングでデータＤ０をホールドして、メインのデータバス１７に出力する。

このように、受信用のデータバス１５上に順次に現れてくる受信データの取り込みタイミングを１クロックずらすことにより、受信データを、その受信完了後に確実に取り込むことができる。すなわち、データ受信を正確に行わせることができる。

（実施の形態１４）
図１６（ａ）は本発明の実施の形態１４のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図である。これは、実施の形態８の図８において、後端のフリップフロップ１８ｄをデータ先頭検出手段８１に置き換え、データ先頭検出手段８１のデータ出力をバッファ８２を介して１つのフリップフロップ１６Ａのクロック入力に印加するように構成している。そして、フリップフロップ１６Ａのデータ出力をリセット信号ＲＳＴ₁として、フリップフロップ１８ａ〜１８ｄのリセット入力に印加している。

一方、図１６（ｂ）に示すように、シリアル転送データＳoutは、必ずその先頭に“Ｈ”の１ビットを付けるようにしている。

受信されたシリアル転送データＳoutが順次に転送される過程で、データの先頭に付加している“Ｈ”のビットは、フリップフロップ１８ａから１８ｂ，１８ｃを経て、後端のデータ先頭検出手段８１に達する。このとき、シリアル転送データＳoutの全ビットがすべてのフリップフロップ１８ａ〜１８ｃから受信用のデータバス１５に出力されている。データ先頭の“Ｈ”がデータ先頭検出手段８１から出力されると、バッファ８２の遅延時間τ₁₀だけ遅れてフリップフロップ１６Ａに印加される。その１クロック前にはフリップフロップ１８ｃに先頭の“Ｈ”が保持されているから、フリップフロップ１６Ａのデータ入力は“Ｈ”となっており、クロック入力への“Ｈ”印加により、フリップフロップ１６Ａは“Ｈ”を出力する。これがリセット信号ＲＳＴ₁であり、受信用のデータバス１５の１ビット目以外のラインでは、フリップフロップ群１６にクロックが印加されたタイミングでシリアル転送データＳoutがメインのデータバス１７へパラレルデータとして一斉に出力される。１ビット目のフリップフロップ１６Ａからのリセット信号ＲＳＴ₁により、シリアル転送データＳoutのパラレル出力の直後に、すべてのフリップフロップ１８ａ〜１８ｃがリセットされ、次のシリアル転送データＳoutの受信待機状態となる。

このように、データ先頭の“Ｈ”を利用してシリアルデータ転送の終了を認識するので、データ受信を正確に行うことができる。

本発明のシリアル転送装置は、システムＬＳＩの内部における回路間での高速なデータ転送等に有用である。

（ａ）は本発明の実施の形態１のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態２のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態３のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態４のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態５のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態６のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態７のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態８のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態９のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態１０のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態１１のシリアル転送装置におけるバスマスタ回路および複数のバススレーブ回路の構成を示す回路図、（ｂ）は複数形式のデータの構造図 （ａ）は本発明の実施の形態１１のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）は実施の形態１１の変形の形態のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図 （ａ）は本発明の実施の形態１２のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）は実施の形態１１の変形の形態のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図 本発明の実施の形態１３のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図 （ａ）は本発明の実施の形態１３のシリアル転送装置におけるシリアル受信回路部の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート （ａ）は本発明の実施の形態１４のシリアル転送装置におけるシリアル送信回路部の構成を示す回路図、（ｂ）はそのデータの構造図、（ｃ）はその動作を説明するタイミングチャート （ａ）は従来技術のシリアル転送装置の回路図、（ｂ）はタイミングチャート

符号の説明

１ 送信用のデータバス
２ フリップフロップ
３ 出力バッファ
４ セレクタ
５ バッファ
６ ラッチ（データ保持回路）
７ セレクタ
８ 出力バッファ
９ ラッチ
１０ シリアル送信回路
１１ 入力バッファ
１２ ラッチ
１３ セレクタ
１４ 入力バッファ
１４ａ 反転入力バッファ
１５ 受信用のデータバス
１６ 転送ゲートとしてのフリップフロップ群
１７ メインのデータバス
１８ ラッチ
１９ ラッチ
２０ 第２のシリアル送信回路
２１ バッファ
３０ シリアル受信回路
４０ カウンタ回路
５１ 転送ゲートとしてのセレクタ
５２ データ長制御レジスタ
５３ フリップフロップ
６１，６２ 遅延セレクタ
６３ 遅延制御レジスタ
７１ １クロック遅延用のフリップフロップ
８１ データ先頭検出手段
８２ バッファ
１００ バスマスタ回路
２００ バススレーブ回路
Ｘ１〜Ｘ８ ８ビット分のセレクタ
Ｙ１〜Ｙ８ ８ビット分のセレクタ
Ｚ１〜Ｚ１６ １６ビット分のセレクタ
Ｙ０，Ｚ０ 制御セレクタ
Ｘ１０，Ｙ１０，Ｚ１０ シリアル送信回路部
ＣＬＫ システムクロック
Ｓｉ 転送開始指令信号
Ｓsen，Ｓsen′ 送信イネーブル信号
Ｓout シリアル転送データ
ＤＳ データセット信号
Ｓren 受信イネーブル信号
Ｓren′ クロック形式の受信イネーブル信号
ＲＳＴ，ＲＳＴ₁ リセット信号
ｄ₁，ｄ₂，ｄ₃，ｄ₄，ｄ₅，ｄ₆ 遅延素子
Ｓend シリアル転送完了信号

Claims (14)

1. 複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、最終段のセレクタの出力には転送ゲートが接続され、送信イネーブル信号のネゲート状態で前記複数のセレクタに前記データバス上のデータをセットし、前記送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリアル接続し、前記セットされたデータを隣接するセレクタ間に存在する遅延時間による遅延作用を利用してシリアルに転送することを特徴とするシリアル転送装置。
2. 複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、最終段のセレクタの出力には転送ゲートが接続され、データセット信号のアサート状態で前記複数のセレクタに前記データバス上のデータをセットし、前記データセット信号をネゲートすることにより前記複数のセレクタを前記各データ保持回路を介してシリアル接続しかつ前記転送ゲートもシリアル接続するとともに、送信イネーブル信号を前記データ保持回路に印加することにより、前記セットされたデータを隣接するセレクタ間に存在する遅延時間による遅延作用を利用してシリアルに転送することを特徴とするシリアル転送装置。
3. 請求項１に記載のシリアル転送装置において、さらに、前記シリアル転送装置と同様の構成の第２のシリアル送信回路を有し、前記送信イネーブル信号のネゲート状態で前記第２のシリアル送信回路の複数のセレクタに前記データバス上のデータに代えて論理が固定された転送期間を示すデータをセットし、前記送信イネーブル信号をアサートすることにより前記第２のシリアル送信回路の複数のセレクタおよび転送ゲートをシリアル接続し、前記セットされた転送期間を示す同一論理が連続したデータを受信イネーブル信号として隣接するセレクタ間に存在する遅延時間による遅延作用を利用して転送することを特徴とするシリアル転送装置。
4. 請求項２に記載のシリアル転送装置において、さらに、前記シリアル転送装置と同様の構成の第２のシリアル送信回路を有し、前記データセット信号のアサート状態で前記第２のシリアル送信回路の複数のセレクタに前記データバス上のデータに代えて論理が固定された転送期間を示すデータをセットし、前記データセット信号をネゲートするとともに前記送信イネーブル信号をアサートすることにより前記第２のシリアル送信回路の複数のセレクタおよび転送ゲートをシリアル接続し、前記セットされた転送期間を示す同一論理が連続したデータを受信イネーブル信号として隣接するセレクタ間に存在する遅延時間による遅延作用を利用して転送することを特徴とするシリアル転送装置。
5. 請求項１に記載のシリアル転送装置において、さらに、前記シリアル転送装置と同様の構成の第２のシリアル送信回路を有し、前記送信イネーブル信号のネゲート状態で前記第２のシリアル送信回路の複数のセレクタに前記データバス上のデータに代えて転送期間にわたって論理が前記並び順で交互となるデータをセットし、前記送信イネーブル信号をアサートすることにより前記第２のシリアル送信回路の複数のセレクタおよび転送ゲートをシリアル接続し、前記セットされた論理が交互のデータを受信イネーブル信号として隣接するセレクタ間に存在する遅延時間による遅延作用を利用して転送することを特徴とするシリアル転送装置。
6. 請求項２に記載のシリアル転送装置と同様の構成の第２のシリアル送信回路を有し、前記データセット信号のアサート状態で前記第２のシリアル送信回路の複数のセレクタに前記データバス上のデータに代えて転送期間にわたって論理が前記並び順で交互となるデータをセットし、前記データセット信号をネゲートするとともに前記送信イネーブル信号をアサートすることにより前記第２のシリアル送信回路の複数のセレクタおよび転送ゲートをシリアル接続し、前記セットされた論理が交互のデータを受信イネーブル信号として隣接するセレクタ間に存在する遅延時間による遅延作用を利用して転送することを特徴とする請求項２に記載のシリアル転送装置。
7. 複数のデータ保持回路は隣接間にセレクタをシリアル接続しており、前記複数のデータ保持回路のうち初段のデータ保持回路は受信したシリアル転送データを入力し、前記複数のセレクタの各一方の入力が論理を固定され、前記複数のデータ保持回路の出力は受信用のデータバスの各ラインに転送ビットの並び順に個別的に接続され、前記シリアル転送データと同期して受信する受信イネーブル信号を前記複数のセレクタおよび前記複数のデータ保持回路に印加するように構成し、前記受信イネーブル信号のネゲート状態で前記複数のセレクタが前記論理固定のデータを選択して次段のデータ保持回路にセットし、前記受信イネーブル信号がアサート状態になると前記複数のセレクタを前記各データ保持回路を介してシリアル接続するとともに、初段のデータ保持回路で受信したシリアル転送データを隣接するセレクタ間に存在する遅延時間による遅延作用を利用して順次に後段のデータ保持回路にシリアルに転送し、さらに、前記各データ保持回路から受信用のデータバスの各ラインに出力してパラレルデータに変換することを特徴とするシリアル転送装置。
8. 複数のフリップフロップ型のデータ保持回路がシリアル接続されており、前記複数のデータ保持回路のうち初段のデータ保持回路は受信したシリアル転送データを入力し、前記複数のデータ保持回路の出力は受信用のデータバスの各ラインに転送ビットの並び順に個別的に接続され、前記シリアル転送データと同期して受信する論理が交互の受信イネーブル信号を前記複数のデータ保持回路に印加するように構成し、前記受信イネーブル信号が論理を交互することにより初段のデータ保持回路で受信したシリアル転送データを順次に後段のデータ保持回路にシリアルに転送し、さらに、前記各データ保持回路から受信用のデータバスの各ラインに出力してパラレルデータに変換することを特徴とするシリアル転送装置。
9. 前記複数のフリップフロップ型のデータ保持回路は、並び順で１つ置きにシリアル接続されており、第２のシリアル接続のデータ保持回路群に対しては、第１のシリアル接続のデータ保持回路群に対して印加する前記受信イネーブル信号の論理反転の送信イネーブル信号を印加するように構成してある請求項８に記載のシリアル転送装置。
10. 請求項８または請求項９に記載のシリアル転送装置において、さらに、複数のデータ保持回路のシリアル接続で構成され、前記受信イネーブル信号をクロックとしてデータ転送数をカウントするカウント手段を備え、このカウント手段によるカウントアップ信号により前記シリアル転送での一斉の出力のトリガーとしていることを特徴とするシリアル転送装置。
11. 前記第２のシリアル送信回路は、シリアル転送データのデータ長を異にする複数種類のデータ転送に共有のものであり、前記データ長を管理するデータ長管理手段を備え、前記第２のシリアル送信回路を構成するセレクタ群にセットする論理を前記データ長管理手段の出力で調整することを特徴とする請求項３から請求項６までのいずれかに記載のシリアル転送装置。
12. 前記シリアル送信回路の出力段と前記第２のシリアル送信回路の出力段とにそれぞれ遅延時間を異にする複数の遅延手段を有し、転送先の切り替えに伴って前記遅延手段を選択するように構成してあることを特徴とする請求項３から請求項６までのいずれかに記載のシリアル転送装置。
13. 前記受信用のデータバスからメインのデータバスへ受信データの一斉のパラレル出力を行う転送ゲートに対してシリアル転送完了信号をシステムクロックの１クロック分以上遅らせて送出する遅延手段を備えている請求項７から請求項９までのいずれかに記載のシリアル転送装置。
14. 前記複数のデータ保持回路のうちの最終段のデータ保持回路をデータ先頭検出手段とし、シリアル転送データの先頭にデータ先頭を識別するためのヘッダービットを付加し、前記ヘッダービット前記データ先頭検出手段で検出した直後に他のデータ保持回路をリセットすることを特徴とする請求項７から請求項９までのいずれかに記載のシリアル転送装置。

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