KR0170720B1 - 디지탈/아날로그 변환기 인터페이스 장치 - Google Patents

디지탈/아날로그 변환기 인터페이스 장치 Download PDF

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Abstract

본 발명은 디지탈/아날로그 변환기 인터페이스 장치를 공개한다.그 장치는, 데이타 로딩 신호에 응답하여 병렬 디지탈 데이타를 입력하여 저장후 제1 및 제2제어신호에 응답하여 출력하는 데이타 입력수단과, 데이타 입력수단으로부터 입력된 데이타를 제1 및 제2포맷 제어신호 및 좌우신호에 응답하여 선택적으로 출력하는 데이타 출력수단과, DAC 인터페이스 장치의 주클럭을 발생하는 시스템 클럭 발생수단과, 포맷 제어신호에 응답하여 주클럭을 분주하고, 분주된 주 클럭을 반전하여, DAC가 직렬 데이타를 입력하도록 제어하는 신호로서 출력하는 비트 클럭 발생수단과, 분주된 주 클럭에 응답하여 DAC를 제어하기 위한 제어클럭들을 발생하는 제어클럭 발생수단과, 입력한 제어클럭 및 반전된 제4제어신호를 제1 및 제2포맷 제어신호와 포맷 제어신호에 응답하여 선택하고, 데이타 출력수단으로부터 데이타가 DAC으로 출력되도록 제어하는 제3제어신호와 제4제어신호로서 선택된 신호를 출력하는 워드 클럭 발생수단과, 입력한 제어클럭들 및 분주된 주 클럭을 포맷 제어신호에 응답하여 제2제어신호 및 데이타 로딩 신호로서 출력하는 로드 클럭 발생수단 및 제4제어신호와 분주된 주클럭을 논리합하여 제1제어신호로서 출력하는 제1논리합을 구비하는 것을 특징으로 하고, DAC의 데이타 포맷에 무관하게 원하는 DAC를 DAC를 요구하는 장치가 외부에 장착하여 사용할 수 있도록 해주는 효과가 있다.

Description

디지탈/아날로그 변환기 인터페이스 장치
제1도는 본 발명에 의한 DAC 인터페이스 장치의 블럭도이다.
제2도는 제1도에 도시된 블럭을 세부적으로 설명하기 위한 본 발명에 의한 DAC 인터페이스 회로의 상세 회로도이다.
제3a∼h도들은 제2도에 도시된 본 발명에 의한 DAC 인터페이스 장치의 각 부의 타이밍도들이다.
본 발명은 인터페이스 회로에 관한 것으로서, 특히, 디지탈/아날로그 변환기(DAC: Digital-to-analogue converter)와 DAC를 사용하는 장비를 인터페이스 하는 DAC 인터페이스 장치에 관한 것이다.
종래의 DAC를 요구하는 장비는 그 장비의 외부에 DAC를 장착하여 사용하며, 외장되는 DAC의 데이타 포맷에 따라 그 장비의 내부에 DAC와 인터페이스 하는 회로를 설계하게 된다. 그러나, 내부에 설계되는 DAC 인터페이스 회로는 대개 하나의 포맷으로 고정되어 외장되는 DAC와 인터페이스 하게 되어 있다.
이렇게 될 경우, 외장할 DAC를 변경하고자 할 때, 데이타 포맷의 불일치로 인하여 DAC의 변경이 불가능하게 되는 문제점이 있다.
본 발명의 목적을 상기와 같은 종래의 문제점을 해결하기 위하여 여러종류의 DAC들과 그 DAC를 사용하는 장비를 인터페이스 시키기 위해 그들간의 데이타 포맷을 인터페이스하는 DAC 인터페이스 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 병렬 디지탈 데이타를 입력하여 소정데이타 포맷으로 변환후에, 변환된 직렬 데이타를 디지탈/아날로그 변환기(DAC)로 출력하는 본 발명에 의한 DAC 인터페이스 장치는, 데이타 로딩 신호에 응답하여 상기 병렬 디지탈 데이타를 입력하여 저장후 제1 및 제2제어신호에 응답하여 출력하는 데이타 입력수단과, 상기 데이타 입력수단으로부터 입력된 데이타를 제1 및 제2포맷 제어신호 및 좌우신호에 응답하여 선택적으로 출력하는 데이타 출력수단과, 상기 DAC 인터페이스 장치의 주클럭을 발생하는 시스템 클럭 발생수단과, 포맷 제어신호에 응답하여 상기 주클럭을 분주하고, 분주된 상기 주 클럭을 반전하여, 상기 DAC가 상기 직렬 데이타를 입력하도록 제어하는 신호로서 출력하는 비트 클럭 발생수단과, 상기 분주된 주 클럭에 응답하여 상기 DAC를 제어하기 위한 제어클럭들을 발생하는 제어클럭 발생수단과, 입력한 상기 제어클럭 및 반전된 제4제어신호를 상기 제1 및 제2포맷 제어신호와 상기 포맷 제어신호에 응답하여 선택하고, 상기 데이타 출력수단으로부터 데이타가 상기 DAC 으로 출력되도록 제어하는 제3제어신호와 상기 제4제어신호로서 선택된 신호를 출력하는 워드 클럭 발생수단과, 입력한 상기 제어클럭들 및 상기 분주된 주 클럭을 상기 포맷 제어신호에 응답하여 상기 제2제어신호 및 상기 데이타 로딩 신호로서 출력하는 로드 클럭 발생수단 및 상기 제4제어신호와 상기 분주된 주클럭을 논리합하여 상기 제1제어신호로서 출력하는 제1논리합으로 구성되고, 상기 포맷 제어신호는 상기 제2포맷 제어신호와 반전된 상기 제1포맷 제어신호의 반전 논리합된 신호이고, 상기 좌우신호는 상기 DAC에서 출력되는 데이타를 구분하는 신호인 것이 바람직하다.
이하, 본 발명에 의한 DAC 인터페이스 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
제1도는 본 발명에 의한 DAC 인터페이스 장치의 블럭도로서, 시스템 클럭 발생부(10), 비트 클럭 발생부(12), 제어클럭 발생부(14), 인버터(16), 반전 논리합(18), 워드(word) 클럭 발생부(20), 인버터(22), 논리합(24), 로드(load) 클럭 발생부(26), 좌우(L/R:left/right)클럭 발생부(28), 데이타 입력부(30) 및 데이타 출력부(32)로 구성된다.
제1도에 도시된 데이타 입력부(30)는 로드 클럭 발생부(26)로부터 출력되는 데이타 로딩 신호(DL)에 응답하여 입력단자 IN으로 입력되는 N비트의 병렬 디지탈 데이타를 입력하여 저장하고, 논리합(24)과 로드 클럭 발생부(26)로부터 각각 출력되는 제1 및 제2제어신호(C1 및 C2)에 응답하여 저장된 데이타를 데이타 출력부(32)로 출력한다.
데이타 출력부(32)는 데이타 입력부(30)로부터 입력한 데이타를 제1 및 제2포맷 제어신호(DA1 및 DA2) 및 좌우신호(L/R)에 응답하여 선택적으로 출력단자 OUT1을 통해 직렬로 출력한다. 시스템 클럭 발생부(10)는 본 발명에 의한 DAC 인터페이스 장치의 주클럭을 발생하는 역할을 수행하고, 비트 클럭 발생부(12)는 반전 논리합(18)으로부터 출력되는 포맷 제어신호(FC)에 응답하여 주클럭을 분주하고, 분주된 주클럭을 반전하여, DAC(미도시)가 출력단자 OUT1을 통해 출력되는 직렬 데이타를 입력하도록 제어하는 신호로서 출력한다.
제1도에 도시된 제어클럭 발생부(14)는 비트 클럭 발생부(12)로부터 발생되는 분주된 주 클럭에 응답하여 DAC를 제어하기 위한 제어클럭들을 발생하는 기능을 하고, 워드 클럭 발생부(20)는 제어클럭 및 인버터(22)를 통해서 반전되는 제4제어신호(C4)를 제1 및 제2포맷 제어신호(DA1 및 DA2)와 포맷 제어신호(FC)에 응답하여 선택하여, 데이타 출력부(32)로부터 데이타가 DAC으로 출력되도록 제어하는 제3제어신호를 출력단자 OUT3을 통해서, 제4제어신호로서 선택된 신호를 논리합(24)으로 각각 출력한다.
로드 클럭 발생부(26)는 제어클럭들 및 분주된 주 클럭을 입력하고, 입력한 신호들을 포맷 제어신호(FC)에 응답하여 제2제어신호(C2) 및 데이타 로딩 신호(DL)로서 출려하는 기능을 하고, 제1논리합(24)은 제4제어신호(C4)와 분주된 주클럭을 논리합하여 제1제어신호(C1)로서 데이타 입력부(30)로 출력한다. 여기서, 좌우신호는 DAC에서 출력되는 데이타를 구분하는 신호를 의미한다.
제2도는 제1도에 도시된 블럭을 세부적으로 설명하기 위한 본 발명에 의한 DAC 인터페이스 회로의 상세 회로도이다.
제2도에서, 시스템 클럭 발생부(10)는 소정의 주파수를 가지는 신호를 발생하는 발진부(50) 및 발진부(50)로부터 출력되는 신호를 소정수배 분주하여 주클럭으로서 출력하는 분주부(52)로 구성된다. 비트 클럭 발생부(12)는 주 클럭을 클럭입력하고, 그 부출력을 데이타 입력하는 제1플립플롭(54)과, 입력한 제1플립플롭(54)의 정출력 및 주클럭을 포맷 제어신호(FC)에 응답하여 선택하며, 선택된 신호를 분주된 주클럭으로서 출력하는 제1멀티플렉서(56) 및 분주된 주 클럭을 반전하여 출력하는 제1인버터(57)로 구성되어 있다.
제어클럭 발생부(14)는 분주된 주 클럭을 클럭 입력하여 카운팅 동작을 수행하고, 카운팅된 값을 제1,2,3,4,5 및 6제어클럭으로서 출력단자 Q5, Q4, Q3, Q2, Q1, Q0를 통해 각각 출력하는 카운터(14)로 구성되어 있다.
워드 클럭 발생부(20)는 제3 및 제4제어클럭을 논리합하여 출력하는 제2논리합(62)과, 제2논리합(62)의 출력과 제5제어클럭을 논리곱하여 출력하는 제1논리곱(64)과, 제3 및 제4제어클럭을 논리곱하여 출력하는 제2논리곱(66)과, 제2논리곱(66)의 출력 및 제5제어클럭을 반전 논리합하여 출력하는 반전논리합(68)과, 입력한 반전 논리합(68)의 출력과, 제1논리곱(64)과, 제1레벨의 값(Vss)을 제1 및 제2포맷 제어신호(DT1 및 DT2)에 응답하여 선택적으로 출력하는 제2멀티플렉서(60) 및 입력한 반전된 제4제어신호(C4) 및 제4제어클럭을 포맷 제어신호(FC)에 응답하여 선택하고, 선택된 신호를 제3제어신호(C3)로서 출력하는 제3멀티플렉서(70)로 구성된다. 제4멀티플렉서(41)는 제6 및 제5제어클럭을 입력하고, 포맷 제어신호에 응답하여 좌우신호(L/R)로서 선택적으로 출력한다.
로드 클럭 발생부(26)는 입력한 제6제어클럭과 제2레벨의 값(Vcc)을 포맷 제어신호에 응답하여 선택적으로 출력하는 제5멀티플렉서(72), 제1, 2 및 3제어클럭을 논리곱하여 출력하는 제3논리곱(76)과, 제4 및 5제어클럭과 제5멀티플렉서(72)의 출력을 논리곱하여 출력하는 제4논리곱(74) 및 제3 및 제4논리곱(76 및 78)의 출력을 반전 논리곱하여 출력하는 반전 논리곱(78)으로 구성된다.
데이타 입력부(30)는 입력한 병렬 데이타와, 데이타 입력부(32)의 출력 비트중 소정 비트와 제1레벨 값(Vss)으로 구성된 데이타를 데이타 로딩 신호(DL)에 응답하여 선택적으로 출력하는 제6멀티플렉서(84)와, 제1 및 제2제어신호(C1 및 C2)를 논리곱하여 출력하는 제5논리곱(82)과, 제5논리곱(82)의 출력을 클럭 입력하고, 제6멀티플렉서(84)의 출력을 데이타 입력하여 정출력을 데이타 출력부(32)로 출력하는 제2플립플롭(86) 및 제2플립플롭(86)의 정출력(Q)중 마지막 비트를 데이타 입력하고, 제5논리곱(82)의 출력을 클럭입력하여 정출력(Q)을 데이타 출력부(32)로 출력하는 제3플립플롭(88)로 구성된다.
데이타 출력부(32)는 제2플립플롭(86)의 정출력(Q)중 소정 비트들을 입력하고, 좌우신호(L/R)에 응답하여 선택적으로 출력하는 제7멀티플렉서(90) 및 제2 및 제3플립플롭(86 및 88)의 출력과, 제7멀티플렉서(90)의 출력을 입력하고, 제1 및 제2포맷 제어신호(DA1 및 DA2)에 응답하여 선택적으로 직렬 데이타로서 출력하는 제8멀티플렉서(92)로 구성된다.
제3a∼h도들은 제2도에 도시된 본 발명에 의한 DAC 인터페이스 장치의 각 부의 타이밍도들로서, 제3a도는 좌우신호의, 제3b도 및 3c도는 제1 및 제2포맷 제어신호가 '00'이고, 20비트 12S 오른쪽으로 정의되는 데이타 포맷을 위한 제3제어신호(C3) 및 직렬 데이타들의, 제3D도는 16비트 오른쪽으로 정의되는 일본(Japanease) 데이타 포맷을 위한, 직렬 데이타의, 제3e 및 3f도는 제1 및 제2포맷 제어신호가 '01'이고, 20비트 왼쪽으로 정의되는 데이타 포맷을 위한 제3제어신호(C3) 및 직렬 데이타들의, 제3g 및 제3h도는 제1 및 제2포맷 제어신호가 '11'이고, 20비트 오른쪽으로 정의되는 데이타 포맷을 위한 제3제어신호 및 직렬 데이타의 타이밍도를 각각 나타낸다.
본 발명의 이해를 돕기 위해 병렬 데이타는 40비트로 구성되어 있다고 가정한다.
본 발명에 의한 DAC 인터페이스 장치는 제1 및 제2포맷 제어신호에 따라 DAC 형태를 설정하여, 제3a∼3h도에 도시된 바와 같이 해당 데이타 포맷으로 출력 할 수 있도록 하였다.
제1도에 도시된 데이타 입력부(30)는 데이타 로딩 신호에 응답하여 40비트 병렬 데이타를 입력하여 제2제어신호의 인에이블 구간 만큼 제1제어신호에 동기시켜 40비트의 제2플립플롭(86)에 저장한다. 데이타 출력부(32)는 데이타 레지스터로부터 직렬 입력된 40비트의 데이타를 입력하여 외부로 출력하는 부로서, DA1 및 DA2가 '00'인 경우, 제3플립플롭(88)을 통해 1비트 지연시켜 출력하고, '10'인 경우, 제7멀티플렉서(90)을 통해서 출력 단자 OUT1을 통해서 직렬 데이타를 출력하고, DA1 및 DA2가 이외의 경우에는 직렬 데이타를 출력단자 OUT1을 통해서 외부로 바로 출력한다.
비트 클럭 발생회로는 출력단자 OUT1을 통해 출력되는 데이타의 비트를 구분지어주기 위한 비트 클럭을 발생하는 부로서, DA1 및 DA2가 '10'인 경우에는 제1플립플롭(54)을 통해서 주 클럭을 2분주하여 출력단자 OUT2를 통해 출력하고, DA1 및 DA2가 이외의 경우에는 주 클럭을 바로 제1멀티플렉서(56)를 통해 출력단자 OUT2를 통해 출력한다.
제2도에 도시된 카운터(58)는 DA1 및 DA2에 따라 다른 클럭을 입력한다. 즉, 그 카운터(58)는 DA1 및 DA2가 '10'인 경우, 2분주된 주 클럭을 클럭입력하여 카운팅 동작을 수행하고, 이외의 DA1 및 DA2의 경우는 주클럭을 클럭 입력으로 하여 카운팅 동작을 수행하는 64진 상향 카운터이다. 즉, 카운터(58)는 카운팅 동작을 수행하여 입력되는 클럭을 기준으로 2, 4, 8, 16, 32 및 64분주의 클럭을 만들어 DAC를 제어하기 위한 각종 클럭신호를 출력한다.
L/R클럭 발생부(28)는 출력단자 OUT4를 통해 좌우신호를 출력한다. 여기서, 좌우신호는 DAC로 출력되는 데이타가 오른쪽 데이타인지 왼쪽 데이타인지를 구분하는 신호이다. 만일, DA1 및 DA2가 '10'인 경우, 주클럭의 64분주된 신호가 좌우신호가 되면, 그 이외의 경우에도 마찬가지로, 주클럭의 64분주된 신호를 좌우신호로서 출력단자 OUT4를 통해 출력한다. 시스템 클럭 발생부(10)는 33.868MHz의 OSC클럭을 12분주하여 본 발명에 의한 DAC 인터페이스 장치의 주 클럭으로 출력한다.
DA1 및 DA2에 따른 각 모드별 동작을 설명하면 다음과 같다.
즉, DA1 및 DA2가 '00'혹은 '11'인 경우, 저레벨의 데이타 로딩 신호(200)가 발생된 후에, 다음 데이타 로딩 신호가 발생될 때까지, 제3a도에 도시된 좌우신호의 한 주기동안 제5논리곱(82)으로부터 발생되는 신호(SCLK)는 계속 클럭킹(clocking)을 하지 않기 때문에 제3b 및 제3g도에 도시된 바와 같이, 출력단자 OUT1을 통해 데이타가 출력되지 않는다(204). 제3a도에 도시된 좌우신호가 저레벨일 때, SCLK 신호는 제3제어신호의 고레벨 구간(206)동안 20번 발생되며, 이 SCLK가 발생될 때마다. 제3c 및 제3h도에 도시된 바와 같이, 1비트씩 쉬프트되어 최종 20비트의 데이타가 직렬로 출력단자 OUT1을 통해 출력된다(제3c 및 제3h도에 각각 도시된 208 및 210).
DA1 및 DA2가 '10'일 때의 경우도 마찬가지로, 데이타 로딩 신호이 발생된 후에, 다음 데이타 로딩신호가 인에이블이 될 때까지, 좌우신호의 한 주기에서 저레벨의 기간동안, 신호 SLCK가 16번 계속 클럭킹하여, 데이타 입력부(30)로부터 데이타 출력부(32)를 통해 1비트씩 직렬로 16비트의 데이타가 출력단자 OUT1을 통해 출력된다(제3d도에 도시된 212). 좌우신호가 고레벨인 경우에도, 마찬가지로 SCLK 신호가 클럭킹을 하여 16비트의 데이타가 출력된다(제3d도에 도시된 214).
즉, 제3a도에 도시된 좌우신호가 저레벨인 동안, SCLK신호는 제1논리곱(64)으로부터 출력되는 신호에 의한 블럭킹(BLOCKING)에 의해 제3제어신호가 저레벨인 구간동안 발생되지 않는다. 즉, 좌우신호가 저레벨인 구간동안 32개의 주 클럭이 발생하는데 이중에서 주 클럭의 주기로 앞쪽 20개의 SCLK 신호만 발생하고 뒷쪽은 발생하지 않는다. 이때, 제3제어신호가 고레벨의 구간인 동안, SCLK신호가 20번 발생하여 출력단자 OUT1을 통해 1비트씩 직렬로 20비트의 데이타가 출력된다.
상술한 바와 같이, 본 발명에 의한 DAC 인터페이스 장치는 DAC의 데이타 포맷에 무관하게 원하는 DAC를 요구하는 장치가 외부에 장착하여 사용할 수 있도록 해주는 효과가 있다.

Claims (9)

  1. 병렬 디지탈 데이타를 입력하여 소정 데이타 포맷으로 변환후에, 변환된 직렬 데이타를 디지탈/아날로그 변환기(DAC)로 출력하는 DAC 인터페이스 장치에 있어서, 데이타 로딩 신호에 응답하여 상기 병렬 디지탈 데이타를 입력하여 저장후 제1 및 제2제어신호에 응답하여 출력하는 데이타 입력수단; 상기 데이타 입력수단으로부터 입력된 데이타를 제1 및 제2포맷 제어신호 및 좌우신호에 응답하여 선택적으로 출력하는 데이타 출력수단; 상기 DAC 인터페이스 장치의 주클럭을 발생하는 시스템 클럭 발생수단; 포맷 제어신호에 응답하여 상기 주클럭을 분주하고, 분주된 상기 주 클럭을 반전하여, 상기 DAC가 상기 직렬 데이타를 입력하도록 제어하는 신호로서 출력하는 비트 클럭 발생수단; 상기 분주된 주 클럭에 응답하여 상기 DAC를 제어하기 위한 제어클럭들을 발생하는 제어클럭 발생수단; 입력한 상기 제어클럭 및 반전된 제4제어신호를 상기 제1 및 제2포맷 제어신호와 상기 포맷 제어신호에 응답하여 선택하고, 상기 데이타 출력수단으로부터 데이타가 상기 DAC으로 출력되도록 제어하는 제3제어신호와 상기 제4제어신호로서 선택된 신호를 출력하는 워드 클럭 발생수단; 입력한 상기 제어클럭들 및 상기 분주된 주 클럭을 상기 포맷 제어신호에 응답하여 상기 제2제어신호 및 상기 데이타 로딩 신호로서 출력하는 로드 클럭 발생수단; 및 상기 제4제어신호와 상기 분주된 주클럭을 논리합하여 상기 제1제어신호로서 출력하는 제1논리합을 구비하고, 상기 포맷 제어신호는 상기 제2포맷 제어신호와 반전된 상기 제1포맷 제어신호의 반전 논리합된 신호이고, 상기 좌우신호는 상기 DAC에서 출력되는 데이타를 구분하는 신호인 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
  2. 제1항에 있어서, 상기 시스템 클럭 발생수단은 소정의 주파수를 가지는 신호를 발생하는 발진수단; 및 상기 발진수단으로부터 출력되는 신호를 소정수배 분주하여 상기 주 클럭으로서 출력하는 분주수단을 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
  3. 제1항에 있어서, 상기 비트 클럭 발생수단은 상기 주 클럭을 클럭입력하고, 그 부출력을 데이타 입력하는 제1플립플롭; 입력한 상기 제1플립플롭의 정출력 및 상기 주클럭을 상기 포맷 제어신호에 응답하여 선택하며, 선택된 신호를 상기 분주된 주 클럭으로서 출력하는 제1멀티플렉서; 및 상기 분주된 주 클럭을 반전하여 출력하는 제1인버터를 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
  4. 제1항에 있어서, 상기 제어클럭 발생수단은 상기 분주된 주 클럭을 클럭 입력하여 카운팅 동작을 수행하고, 카운팅된 값을 제1, 2, 3, 4, 5 및 6제어클럭으로서 출력하는 카운터를 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
  5. 제4항에 있어서, 상기 워드 클럭 발생수단은 상기 제3 및 상기 제4제어클럭을 논리합하여 출력하는 제2논리합; 상기 제2논리합의 출력과 상기 제5제어클럭을 논리곱하여 출력하는 제1논리곱; 상기 제3 및 상기 제4제어클럭을 논리곱하여 출력하는 제2논리곱; 상기 제2논리곱의 출력 및 상기 제5제어클럭을 반전 논리합하여 출력하는 반전논리합; 입력한 상기 반전 논리합의 출력과, 상기 제1논리곱과, 제1레벨의 값을 상기 제1 및 상기 제2포맷 제어신호에 응답하여 선택적으로 출력하는 제2멀티플렉서; 및 입력한 상기 반전된 제4제어신호 및 상기 제4제어클럭을 상기 포맷 제어신호에 응답하여 선택하고, 선택된 신호를 상기 제3제어신호로서 출력하는 제3멀티플렉서를 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
  6. 제4항에 있어서, 상기 디지탈/아날로그 변환기 인터페이스 장치는 입력한 상기 제6 및 상기 제5제어클럭을 상기 포맷 제어신호에 응답하여 상기 좌우신호로서 선택적으로 출력하는 제4멀티플렉서를 더 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
  7. 제4항에 있어서, 상기 로드 클럭 발생수단은 입력한 상기 제6제어클럭과 제2레벨의 값을 상기 포맷 제어신호에 응답하여 선택적으로 출력하는 제5멀티플렉서; 상기 제1, 2 및 3제어클럭을 논리곱하여 출력하는 제3논리곱; 상기 제4 및 5제어클럭과 상기 제5멀티플렉서의 출력을 논리곱하여 출력하는 제4논리곱; 및 상기 제3 및 상기 제4논리곱의 출력을 반전 논리곱하여 출력하는 반전 논리곱을 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
  8. 제5항에 있어서, 상기 데이타 입력수단은 입력한 상기 병렬 데이타와, 상기 데이타 입력수단의 출력중 소정비트와 상기 제1레벨 값으로 구성된 데이타를 상기 데이타 로딩 신호에 응답하여 선택적으로 출력하는 제6멀티플렉서; 상기 제1 및 제2제어신호를 논리곱하여 출력하는 제5논리곱; 상기 제5논리곱의 출력을 클럭 입력하고, 상기 제6멀티플렉서의 출력을 데이타 입력하여 정출력을 상기 데이타 출력수단으로 출력하는 제2플립플롭; 및 상기 제2플립플롭의 정출력중 마지막 비트를 데이타 입력하고, 상기 제5논리곱의 출력을 클럭입력하여 정출력을 상기 데이타 출력수단으로 출력하는 제3플립플롭을 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
  9. 제1항에 있어서, 상기 데이타 출력수단은 상기 제2플립플롭의 정출력중 소정 비트들을 입력하고, 상기 좌우신호에 응답하여 선택적으로 출력하는 제7멀티플렉서; 및 상기 제2 및 상기 제3플립플롭의 출력과, 상기 제7멀티플렉서의 출력을 입력하고, 상기 제1 및 상기 제2포맷 제어신호에 응답하여 선택적으로 상기 직렬 데이타로서 출력하는 제8멀티플렉서를 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기 인터페이스 장치.
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