KR100305004B1 - 반도체장치 - Google Patents

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KR100305004B1
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장홍용
오누마히데토
야마구치나오아키
다케무라야스히코
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야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판 위에 형성된 적어도 하나의 제1 박막트랜지스터를 가지는 액티브 매트릭스 회로와, 기판 위에 형성된 적어도 하나의 제2 박막트랜지스터를 가지는, 상기 액티브 매트릭스 회로를 구동하기 위한 구동회로를 포함하는 반도체장치로서, 상기 제1 및 제2 박막트랜지스터들 각각이, 게이트 전극, 그 게이트 전극에 인접하여 있는 게이트 절연막, 및 그 게이트 절연막에 인접하여 있고, 채널형성영역과, 그 채널형성영역의 양측부에 제공되어 있고 한가지 도전형을 부여하는 불순물을 함유하는 한쌍의 제1 영역, 및 상기 채널형성영역과 상기 한쌍의 제1 영역 사이에 배치되고 상기 제1 영역의 불순물 농도보다 낮은 불순물 농도를 가지는 한쌍의 제2 영역을 포함하는 반도체막을 포함하고, 상기 제2 박막트랜지스터의 상기 한쌍의 제2 영역과 상기 제2 박막트랜지스터의 상기 게이트 전극이 오버랩되어 있는 것을 특징으로 하는 반도체장치이다.

Description

반도체장치{A semiconductor device}
본 발명은, 절연재료(예를 들어, 유리) 또는 규소 웨이퍼상에 절연막(예를 들어, 산화규소)을 형성한 재료 등의 절연표면상에 형성된 절연 게이트형 박막트랜지스터를 포함하는 반도체장치에 관한 것이다. 본 발명은 특히 750℃ 이하의 유리 전이온도(변형온도 또는 변형점)를 갖는 유리기판상에 제작되는 박막트랜지스터에 효과적이다. 본 발명에 따른 박막트랜지스터는, 예를 들어, 액티브 매트릭스형 액정표시장치 및 이미지 센서의 구동회로 뿐만 아니라 3차원 집적회로에도 유용하다.
박막트랜지스터(이후, 간단히 'TFT'라 칭함)는, 예를 들어, 액티브 매트릭스형 액정표시장치 및 이미지 센서를 구동하는데 널리 사용되고 있다. 특히, 최근에는, 고속동작의 필요 때문에, 비정질 규소 TFT의 대신에, 전계 이동도가 높은 결정성 규소 TFT가 개발되고 있다. 그러나, 보다 고도한 소자 특성과 내구성이 필요하게 되면, TFT가 고저항 불순물영역(고저항 드레인(HRD))을 가지는 것이 필요하게 된다.
도 4(A)는 HRD를 갖는 종래의 TFT의 단면도를 나타낸다. 먼저, 저저항 영역(1, 5), 채널형성영역(3) 및 그들 사이에 형성된 고저항 영역(2, 4)을 포함하는 활성층이 형성된다. 그리고, 활성층을 덮도록 게이트 절연막(6)이 형성되고, 채널형성영역(3) 위에 게이트 절연막(6)을 사이에 두고 게이트 전극(7)이 형성된다. 그 다음, 게이트 전극(7)을 덮도록 층간절연물(8)이 형성되고, 소스/드레인 전극(9, 10)이 저저항 영역(1, 5)에 접속된다. 고저항 영역(2, 4)은 산소, 질소및 탄소로부터 선택된 적어도 하나의 원소를 선택적으로 도입시킴으로써 형성된다.
그러나, 상기 적어도 하나의 원소를 도입하는 공정은 포토리소그래피법의 사용을 필요로 한다. 그리하여, 게이트 전극의 가장자리에 자기정합적으로 고저항 영역을 형성하는 것이 어렵고, 그 때문에, 얻어지는 TFT의 생산수율이나 특성의 균일성이 좋지 않게 되었다.
본 발명은 포토리소그래피법을 사용하지 않고 고저항 영역을 자기정합적으로 형성함으로써, 생산수율이 높고 소자 특성의 균일성이 향상된 TFT를 제공한다.
도 1(A)∼(E)는 본 발명에 따른 장치를 제작하는 기본 공정을 나타내는 도면.
도 2(A)∼(C)는 본 발명의 실시예 1에 따른 TFT 제작공정을 나타내는 도면.
도 3(A)∼(C)는 본 발명의 실시예 2에 따른 TFT 제작공정을 나타내는 도면.
도 4(A)∼(D)는 종래기술과 비교하여 본 발명에 따른 TFT의 구조를 설명하는 도면.
도 5(A)∼(F)는 본 발명의 실시예 3에 따른 TFT 제작공정을 나타내는 도면.
도 6(A)∼(F)는 본 발명의 실시예 4에 따른 TFT 제작공정을 나타내는 도면.
도 7(A)∼(F)는 본 발명의 실시예 5에 따른 TFT 제작공정을 나타내는 도면.
도 8(A) 및 (B)는 본 발명의 실시예 1 및 실시예 3에서 제작된 TFT의 각각의 집적회로의 예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
101: 기판 102: 하지 산화막 103: 섬형상 영역(활성층)
104: 산화규소막(절연막) 104': 게이트 절연막 105: 게이트 전극
106: 마스크막 107: 다공질 양극산화물 108: 배리어형 양극산화물
114, 117: 저저항 영역 115, 116: 고저항 영역 118: 층간절연물
119, 120: 알루미늄 배선/전극
본 발명의 개념도가 도 4(B)에 나타내어져 있다. 고저항(불순물)영역(12, 14)의 위치 및 크기는 그 위에 존재하는 게이트 절연막(16) 및 게이트 전극부(게이트 전극(17)과 때로는 양극산화막(17')을 포함)에 좌우된다. 즉, 도 4(C)에 나타낸 바와 같이, 게이트 전극부 및 게이트 절연막(16)을 마스크로 하여 활성층 내에 질소, 산소, 탄소 등의 적어도 하나가 도입(도핑)된다. 이때, 이온의 가속전압을 제어하여 이온 도핑의 깊이를 조정하면, 어떤 특정의 깊이에서 이온 농도가 최대로 된다. 예를 들어, 80 kV의 가속전압으로 질소 이온이 도입되는 경우, 1,000 Å의 깊이에서 질소 이온의 농도가 최대로 된다. 그러한 경우, 활성층에서도, 질소 이온의 농도가 깊이에 따라 다르다.
예를 들어, 게이트 절연막 및 게이트 전극부가 각각 1,000 Å 및 3,000 Å 이상의 두께로 제공되는 경우, 게이트 전극부는 그 게이트 전극부 아래에 형성된활성층내로 질소 이온이 도입되는 것을 방지하는데 충분하게 두껍다. 한편, 도 4(C)에 나타낸 바와 같이, 활성층이 노출되어 있는 부분(도면의 선B-B')에서는 대부분의 질소 이온이 활성층(21)을 통과한다. 따라서, 활성층(21) 아래의 부분, 예를 들어, 기판에서 질소 이온의 농도가 최고로 된다. 이와 대조적으로, 게이트 전극부가 존재하지 않고 게이트 절연막(16)이 존재하는 부분(도면의 선A-A')의 활성층에서는 질소 이온의 농도가 가장 높게 된다.
따라서, 활성층중에서, 그 위에 게이트 전극부가 존재하지 않고 게이트 절연막이 존재하는 부분에만 질소 이온을 선택적으로 도입함으로써, 고저항 영역이 자기정합적으로 형성될 수 있다. 그리고, 도 4(D)에 나타낸 바와 같이, N형 또는 P형 불순물을 도핑하면, 저저항(불순물) 영역(11, 15)과 고저항 영역(12, 14)이 형성된다. 물론, N형 또는 P형 불순물의 도핑은 질소 이온의 도입전에 행해질 수도 있다.
또한, 본 발명에 있어서는, 게이트 전극(17)의 표면에 양극산화물(17')을 형성할 수 있는데, 그 경우에는, 고저항 영역(12, 14)과 게이트 전극(17)은 겹치지 않고 오프셋 상태가 된다. 이 오프셋의 크기 x는 양극산화물(17')의 두께에 의해 결정되고, 결과적으로, 저저항 영역(11, 15)은 고저항 영역(12)의 폭과 오프셋의 크기 x의 합계에 상응하는 거리 만큼 게이트 전극(17)으로부터 수평방향으로 떨어져 있다.
본 발명에서는, 고저항 영역을 자기정합적으로 형성하는데 필요한 게이트 절연막(16)의 형성에는, 게이트 전극의 양극산화 등에 의해 형성된 산화물층을 적극적으로 이용한다. 양극산화물의 두께는 정밀하게 제어될 수 있다. 더 구체적으로는, 양극산화막은 1,000 Å 이하의 얇은 것으로부터 5,000 Å 이상의 두꺼운 것(예를 들어, 1 μm)까지 폭넓게 그리고 균일하게 형성될 수 있다. 이것은, 고저항 영역이 큰 자유도를 가지고 형성될 수 있기 때문에 바람직하고, 또한, 자기정합 공정을 채용함으로써, 고저항 영역이 그의 폭의 변동을 적게 하여 형성될 수 있다.
특히, 플루오르화 수소산계 에칭액에 의해서만 에칭되는 이른바 배리어형 양극산화물과는 대조적으로, 다공질형 양극산화물은 인산 등의 에칭액에 의해 선택적으로 에칭될 수 있다. 따라서, TFT를 구성하는 디른 재료, 예를 들어, 규소 및 산화규소를 손상시키지 않고 에칭처리가 실행될 수 있다. 건식 에칭의 경우, 배리어 또는 다공질 양극산화물은 에칭에 대하여 매우 저항적이고, 특히, 산화규소에 관한 에칭의 경우, 충분히 높은 선택비를 나타낸다.
본 발명에 따르면, 다음 공정들에 의해 TFT가 제작될 수 있다. 그리하여, 더 한층 확실하게 고저항 영역이 형성될 수 있고, 따라서, 양산성이 향상될 수 있다.
도 1(A)∼(E)를 참조하여, 본 발명에 따른 TFT 제작을 위한 기본적인 공정을 아래에 설명한다. 먼저, 기판(101)상에 하지 절연막(산화규소막)(102)을 형성하고, 결정성 반도체(소량이라도 결정을 포함하는 반도체, 예를 들어, 단결정 반도체, 다결정 반도체, 반비정질 반도체 등을 본 발명에서는 '결정성 반도체'라 부른다)로 활성층(103)을 형성한다. 그리고, 활성층(103)을 덮도록, 산화규소 등의 재료에 의해 절연막(104)을 형성하고, 양극산화가능한 재료로 피막을 형성한다. 이피막의 재료로서는, 알루미늄, 탄탈, 티탄 및 규소와 같은 양극산화가능한 재료가 바람직하다. 본 발명에서는, 이들 재료를 단독으로 사용한 단층 구조의 게이트 전극 뿐만아니라, 이들을 2층 이상 겹친 다층 구조의 게이트 전극도 사용될 수 있다. 예를 들어, 알루미늄상에 규화티탄이 형성된 2층 구조 또는 질화티탄상에 알루미늄이 형성된 2층 구조가 이용될 수 있다. 각각의 층의 두께는 필요로 하는 소자 특성에 따라 결정된다.
그 다음, 상기 피막을 덮도록, 양극산화에서 마스크로서 사용되는 마스크막을 형성하고, 그후, 피막과 마스크막을 동시에 패터닝하고 에칭하여, 게이트 전극(105)과 마스크막(106)을 형성한다. 이 마스크막의 재료로서는, 통상의 포토리소그래피 공정에서 사용되는 포토레지스트, 감광성 폴리이미드, 또는 에칭가능한 통상의 폴리이미드를 사용할 수 있다.(도 1(A))
그 다음, 전해용액중에서 게이트 전극(105)에 전류를 인가하여 게이트 전극(105)의 측면에 다공질 양극산화물(107)을 형성한다. 그 양극산화 공정은 3∼20%의 구연산, 질산, 인산, 크롬산, 황산 등을 함유하는 산성 수용액을 사용하여 실행된다. 이 경우에는, 약 10∼30 V의 전압을 인가함으로써 두께 0.3∼25 μm, 예를 들어, 0.5 μm의 양극산화물이 형성된다. 양극산화 후에, 에칭에 의해 마스크막(106)을 제거한다.(도 1(B))
그후, 3∼10%의 주석산, 붕산 또는 질산을 함유하는 에틸렌 글리콜 용액에서 게이트 전극에 전류를 인가함으로써 게이트 전극(105)의 상면 및 측면에 배리어형 양극산화물(108)을 형성한다. 그렇게 형성되는 양극산화물의 두께는 게이트전극(105)과 대향전극 사이에 인가되는 전압의 크기에 의해 결정된다.
배리어형 양극산화물(108)이 다공질 양극산화물(107)을 형성한 후에 형성되지만, 배리어형 양극산화물(108)은 다공질 양극산화물(107)의 외측에 형성되지 않고, 다공질 양극산화물(107)과 게이트 전극(105) 사이에 형성된다. 다공질 양극산화물에 대한 인산계 에칭액의 에칭률은 배리어형 양극산화물에 대한 것에 비하여 10배 이상이다. 따라서, 배리어형 양극산화물(108)은 인산계 에칭액에서는 실질적으로 에칭되지 않기 때문에, 게이트 전극(105)이 인산계 에칭액으로부터 보호된다.(도 1(C))
그 다음, 건식 에칭법, 습식 에칭법 등에 의해 절연막(104)을 에칭한다. 이 에칭은 아래에 존재하는 활성층이 노출될 때까지 행해지거나, 또는 중도에서 중단될 수도 있다. 그러나, 양산성, 생산수율 및 막의 균일성의 관점에서는, 활성층이 노출될 때까지 절연막을 완전히 에칭하는 것이 바람직하다. 양극산화물(107)과 게이트 전극(105)에 의해 덮혀진 게이트 절연막의 두께는 에칭중에 변화없이 유지된다. 알루미늄, 탄탈, 티탄을 주성분으로 하는 게이트 전극(105) 뿐만 아니라, 산화규소를 주성분으로 하는 절연막(104)에 대하여 불소계 가스(예를 들어, NF3또는 SF6)를 이용한 건식 에칭이 실행되는 경우, 산화규소로 된 절연막(104)이 빠르게 에칭될 수 있지만, 산화알루미늄, 산화탄탈 및 산화티탄에 대해서는 에칭률이 충분히 낮기 때문에, 절연막(104)이 선택적으로 에칭될 수 있다. 산화규소로 된 절연막(104)은 1/100로 희석된 플루오르화 수소산과 같은 플루오르화 수소산계 에칭액을 사용한 습식 에칭에 의해 신속하고 선택적으로 에칭될 수 있다.(도 1(D))
그후, 다공질 양극산화물(107)을 제거한다. 에칭액으로서는, 인산, 초산 및 질산의 혼합산과 같은 인산계 용액이 바람직하다.
그리하여, 게이트 전극 하측에 선택적으로 절연막(104)의 일부(이후, '게이트 절연막'이라 부른다)가 잔존한 구조가 얻어질 수 있다. 게이트 전극(105) 및 배리어형 양극산화물(108) 아래 뿐만 아니라, 배리어형 양극산화물(108)의 가장자리로부터 거리 y만큼 연장된 다공질 양극산화물(107) 아래 위치에까지 게이트 절연막(104')이 존재한다. 거리 y는 자기정합적으로 결정된다. 따라서, 위에 게이트 절연막(104')이 형성된 활성층(103)의 영역과 위에 게이트 절연막(104')이 존재하지 않는 활성층 영역이 자기정합적으로 형성된다. 그 다음, 질소, 산소 또는 탄소와 같은 이온을 활성층내에 도입함으로써, 고농도로 이온을 함유하는 고저항 영역이 게이트 전극에 대하여 자기정합적으로 형성된다.
이와 같이, 게이트 전극의 가장자리와 소스 또는 드레인 영역의 가장자리 사이의 거리 x(도 4(D))가 오프셋 폭에 상당하고, 고저항 영역의 폭이 거리 y에 의해 자기정합으로 제어된다. 도 1(D) 및 도 2(C)에 나타낸 바와 같이, 게이트 절연막(104')의 가장자리(109)와 고저항 영역(112)의 가장자리(121)가 대략 일치될 수 있다. 종래기술에서는, 고저항 영역은 비(非)자기정합적으로 형성되기 때문에, 동일 기판상의 모든 TFT에 대하여 고저항 영역과 게이트 전극의 위치관계를 동일하게 하는 것이 어려웠다. 그러나, 본 발명에서는, 다공질 양극산화물(107)의 폭이 양극산화를 위한 인가전류(전하량)에 의해 결정되기 때문에, 매우 정밀하게 제어될수 있다.
또한, 게이트 전극과 고저항 영역 사이의 오프셋 폭은 배리어형 양극산화물(108)의 두께를 제어함으로써 임의로 설정될 수 있다. 일반적으로, 오프셋 상태에서는 역방향 누설전류가 감소하고, 온/오프 비가 증가한다. 그리하여, 본 발명에 따른 TFT는 낮은 누설전류가 요구되는 액티브 매트릭스형 액정표시장치의 화소를 제어하는 화소 TFT에 적당하다. 그러나, 고저항 영역의 가장자리 부분에서 발생되는 핫 캐리어가 양극산화물에 의해 트랩(trap)되기 때문에, TFT의 특성이 열화(劣化)하는 결점이 있다.
작은 오프셋을 가지는 TFT의 경우에는, 핫 캐리어의 트랩에 기인한 TFT 특성의 열화가 감소하고, 온(ON)전류가 증가하지만, 역으로 누설전류가 증가하는 결점이 있다. 따라서, 작은 오프셋을 가지는 TFT는 큰 전류구동능력이 요구되는 TFT, 예를 들어, 모놀리식형 액티브 매트릭스의 주변회로에 이용되는 드라이버 TFT에 적당하다. 실제로 사용되는 TFT의 오프셋의 크기는 TFT의 용도에 따라 결정된다.
[실시예 1]
본 실시예가 도 1(A)∼(E) 및 도 2(A)∼(C)에 나타내어져 있다. 먼저, 산소 분위기중에서의 스퍼터법에 의해, 기판(101)(코닝 7059, 크기 300×400 mm 또는 100×100 mm)상에 하지 산화막(102)으로서 두께 1,000∼3,000 Å의 산화규소막을 형성하였다. 양산성을 높이기 위해서는, 그 산화막은 플라즈마 CVD법을 이용하여 TEOS를 분해·퇴적함으로써 형성될 수도 있다. 하지막으로서는, 산화규소 이외에, 질화알루미늄의 단층막 또는 산화규소와 질화알루미늄의 다층막이 사용될 수도 있다. 질화알루미늄막은 질소 분위기중에서의 반응성 스퍼터법에 의해 형성된다.
그후, 플라즈마 CVD법 또는 LPCVD법에 의해 비정질 규소막을 300∼5,000 Å, 바람직하게는, 500∼1,000 Å의 두께로 퇴적하고, 이것을 550∼600℃의 환원분위기에 24시간 방치함으로써 결정화시켰다. 그 결정화는 레이저 조사에 의해 행해질 수도 있다. 이렇게 하여 결정화된 규소막을 패터닝하여 섬형상 영역(활성층)(103)을 형성하였다. 그리고, 스퍼터법에 의해, 섬형상 영역(103)상에 절연막으로서 두께 700∼1,500 Å의 산화규소막(104)을 형성하였다.
그후, 전자빔 증착법 또는 스퍼터법에 의해, 1,000 Å∼3 μm의 두께를 가지고 1 중량%의 규소 또는 0.1∼0.3 중량%의 스칸듐(Sc)를 함유하는 알루미늄막을 형성하였다. 이어서, 스핀 코팅법에 의해 포토레지스트(예를 들어, 도쿄 오카사 제품인 OFRR 800/30cp)를 형성하였다. 그 포토레지스트 형성전에 양극산화법에 의해 알루미늄막의 표면에 두께 100∼1,000 Å의 산화알루미늄막을 형성하여 두면, 포토레지스트와의 밀착성이 더욱 개선될 수 있다. 이렇게 하여 형성된 산화알루미늄막은 포토레지스트로부터 전류누설이 일어나는 것을 억제하여, 후의 양극산화공정에서 다공질 양극산화물을 측면에만 형성하는데 효과적이다. 그 다음, 포토레지스트와 알루미늄막을 패터닝하고 에칭하여, 게이트 전극(105)과 마스크막(106)을 형성하였다.(도 1(A))
예를 들어, 3∼20%의 구연산, 질산, 인산 또는 황산을 함유하는 산성 수용액에서 10∼30 V, 본 실시예에서는, 10 V의 전압하에서의 20∼40분간의 양극산화에 의해 다공질 양극산화물(107)을 3,000 Å∼2 μm(예를 들어, 5,000 Å)의 두께로형성하였다. 본 실시예에서는, 30℃의 산성 수용액이 사용되었다. 양극산화물의 두께는 양극산화 시간에 의해 제어될 수 있다.(도 1(B))
그후, 마스크막(106)을 제거하고, 다시 전해용액(예를 들어, 3∼10%의 주석산, 붕산 또는 질산을 함유하는 에틸렌 글리콜 용액)중에서 게이트 전극(105)에 전류를 인가하여, 게이트 전극의 상면 및 측면에 배리어형 양극산화물(108)을 형성하였다. 용액의 온도가 대략 10℃로 실온보다 낮은 경우, 더욱 양질의 산화막이 형성될 수 있다. 그렇게 하여 형성된 배리어형 양극산화물(108)의 두께는 인가전압에 비례하여 증가한다. 인가전압이 150 V인 경우, 두께 2,000 Å의 양극산화물이 형성된다. 양극산화물(108)의 두께는 필요로 하는 오프셋 및 오버랩의 크기에 의해 결정된다. 3,000 Å 이상의 두께를 갖는 양극산화물을 얻기 위해서는 250 V 이상의 고전압이 필요하다. 그러나, 일반적으로, 그러한 고전압의 인가가 TFT 특성에 악영향을 끼치기 때문에, 3,000 Å 이하의 두께를 갖는 양극산화물막이 사용된다. 그리하여, 필요로 하는 양극산화물(108)의 두께에 따라 80∼150 V의 전압을 인가함으로써 양극산화가 실행된다.(도 1(C))
그후, 건식 에칭법에 의해 산화규소막(104)을 에칭하였다. 이 에칭은 등방성 에칭의 플라즈마 모드와 이방성 에칭의 반응성 이온 에칭 모드를 포함한다. 단, 규소 대 산화규소의 선택비를 충분히 높은 값으로 설정하여, 활성층을 깊게 에칭하지 않도록 하는 것이 중요하다. 예를 들어, 에칭 가스로서 CF4를 사용하면, 양극산화물은 에칭되지 않고, 산화규소막(104)만이 에칭될 수 있다.이 공정에서, 다공질 양극산화물(107) 아래에 형성된 산화규소막은 에칭되지 않고, 게이트 절연막(104')으로 남는다.(도 1(D))
그후, 인산, 초산 및 질산의 혼합산을 사용하여 다공질 양극산화물(107)을 에칭하였다. 이 에칭에서는, 다공질 양극산화물(107)만이 약 600 Å/분의 비율로 에칭되었다. 그 아래의 게이트 절연막(104')은 그대로 잔존하였다.(도 1(E))
그후, 이온 도핑법에 의해, 게이트 전극부(게이트 전극과 그 주위의 양극산화물)와 게이트 절연막을 마스크로 하여 자기정합적으로 활성층(103)에 질소 이온을 도입하였다. 가속전압은 50∼100 kV, 예를 들어, 80 kV로 하고, 도즈량은 1×1014∼3×1016cm-2, 예를 들어, 2×1015cm-2으로 하였다. 위에 게이트 절연막(104')이 존재하지 않는 활성층 영역(110, 113)에는 질소 이온이 거의 도입되지 않았다. 그 영역(110, 113)내의 질소 농도는 SIMS(2차이온질량분석법)에 따라 1×1019원자·cm-3이하이었다. 한편, 위에 게이트 절연막이 형성되어 있는 활성층 영역(111, 112)에는 질소원자가 깊이에 따라 5×1019∼2×1021원자·cm-3의 농도로 도입되었다.(도 2(A))
이어서, 이온 도핑법에 의해, 활성층에 N형 불순물을 10∼30 keV의 가속 에너지와 5×1014∼5×1015cm-2의 도즈량으로 도입하였다. 이때에는, 가속 에너지를 낮은 값으로 설정함으로써, 영역(110, 113)에는 N형 불순물이 충분히 높은 양으로 도입되었으나, 게이트 절연막이 배리어(장벽)로서 기능하여 영역(111, 112)에는 소량의 불순물만이 도입되었다. 이렇게 하여, 질소 이온 및 N형 불순물의 농도의 차이에 의해 저저항 영역(소스/드레인영역)(114, 117)과 고저항 영역(115, 116)이 형성되었다. 도핑 가스로서는 포스핀(PH3)이 사용되었다. P형 불순물영역을 형성하기 위해서는 디보란(B2H6)이 사용될 수 있다.(도 2(B))
그후, KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 ns)를 사용한 레이저광 조사를 행하여, 활성층에 도입된 불순물 이온 및 질소 이온을 활성화시켰다.
SIMS의 측정에 의하면, 영역(114, 117)내의 불순물 농도는 1×1020∼2×1021원자·cm-3이고, 영역(115, 116)내의 불순물 농도는 1×1017∼2×1018원자·cm-3이었다. 도즈량 환산에서는, 전자가 5×1014∼5×1015cm-2이고, 후자가 2×1013∼5×1014cm-2이었다. 그 차이는 게이트 절연막(104')의 유무에 의해 좌우된다. 일반적으로는, 저저항 영역에서의 불순물 농도는 고저항 영역에서의 것보다 0.5∼3 자리수 만큼 더 높다.
마지막으로, CVD법에 의해 전면에 층간절연물(118)로서 산화규소막을 2,000 Å∼1 μm, 예를 들어, 3,000 Å의 두께로 퇴적하였다. 그리고, 소스 및 드레인 영역에 콘택트 홀을 형성한 후, 알루미늄 배선/전극(119, 120)을 형성하였다. 그 다음, 얻어진 구조물에 대하여 200∼400℃에서 수소 어닐을 행하였다. 이상에 의해, TFT가 완성되었다(도 2(C)).
도 1(A)∼(E) 및 도 2(A)∼(C)에 나타낸 공정에 의해 동일 기판상에 다수의 TFT를 제작하는 예로서, 액정표시장치와 같은 액티브 매트릭스형 전기광학장치에서 동일 기판상에 매트릭스 영역과 그 매트릭스 영역을 구동하기 위한 주변구동회로를 모놀리식으로 형성한 예를 도 8(A)에 나타내었다.
이 예에서는, TFT1과 TFT2 모두가 드라이버 TFT로서 사용되고, 양극산화물(501, 502)이 200∼2,000 Å, 예를 들어, 1,000 Å의 두께로 형성되었다. 여기서는, 이온 도핑시의 불순물 이온의 회절에 의해 게이트 전극과 고저항 영역이 약간 오버랩되어 있다. N채널 TFT1의 드레인과 P채널 TFT2의 드레인이 배선(501)에 의해 서로 접속되어 있다. 도면에 나타내지 않았지만, TFT1의 소스는 접지되고, TFT2의 소스는 전원에 접속되어, CMOS 인버터가 되도록 구성하였다.
한편, TFT3은 화소 TFT로서 사용되고, 양극산화물(503)이 TFT1 및 TFT2와 같이 1,000 Å의 두께로 형성되었으나, 누설전류를 줄이기 위해, 드레인 영역과 게이트 전극 사이에 고저항 영역이 0.4∼2 μm, 예를 들어, 0.5 μm의 폭으로 제공되어 있다. TFT1 및 TFT2의 고저항 영역의 폭은 TFT3의 것보다 작은, 예를 들어, 0.2 μm이었다. 그 고저항 영역의 폭은 다공질 양극산화물의 두께에 따라 변한다. 따라서, TFT1 및 TFT2의 게이트 배선들은 TFT3의 게이트 배선으로부터 분리되어 서로 독립적으로 제어되도록 하였다. 또한, TFT3의 고저항 영역의 폭이 크기 때문에, 전압인가시 발생하는 게이트와 드레인 사이의 기생용량이 감소될 수 있다.
[실시예 2]
본 실시예가 도 1(A)∼(E) 및 도 3(A)∼(C)에 나타내어져 있다. 실시예 1에서 설명된 것과 같은 공정에 의해, 유리기판(101)상에 하지막(102), 활성층(103), 게이트 절연막(104'), 게이트 전극(105) 및 양극산화물(108)을 형성하였다.(도 1(E))
그리고, 이온 도핑법에 의해, 게이트 전극과 게이트 절연막을 마스크로 하여 활성층(103)내에 질소 이온을 자기정합적으로 도입하였다. 도즈량은 1×1014∼3×1016cm-2, 예를 들어, 2×1015cm-2이고, 가속전압은 50∼100 kV, 예를 들어, 80 kV이었다. 그 결과, 위에 게이트 절연막이 없는 활성층 영역(130, 133)에는 질소원자가 거의 도입되지 않고(SIMS로 측정하여 질소 농도는 1×1019원자·cm-3이하이다), 위에 게이트 절연막이 존재하는 활성층 영역(131, 132)에는 질소원자가 깊이에 따라 5×1019∼2×1021원자·cm-3의 농도로 도입되었다.(도 3(A))
그후, 양극산화물(108)을 마스크로 하여 게이트 절연막(104')을 에칭하여 게이트 절연막(104'')으로 하였다. 그 다음, 이온 도핑법에 의해, 활성층내에 N형 불순물을 10∼30 keV의 가속 에너지와 5×1014∼5×1015cm-2의 도즈량으로 도입하였다.도핑 가스로서 포스핀(PH3)이 사용되었지만, P형 불순물영역을 형성하는 경우에는 디보란(B2H6)이 사용될 수 있다. 그리하여, 영역(130, 131, 132, 133)에 동일한 양의 N형 불순물이 도입되어, 불순물영역(134, 135, 136, 137)이 형성되었다. 그러나, 앞서 도입된 질소 이온의 양에 따라, 영역(134, 137)이 저저항 영역으로되고, 영역(134, 136)이 고저항 영역으로 되었다.(도 3(B))
그후, KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 ns)를 사용한 레이저광 조사에 의해, 활성층내에 도입된 불순물 이온과 질소 이온을 활성화시켰다. SIMS의 측정에 의하면, 영역(134, 135, 136, 137)의 불순물 농도는 1×1020∼2×1021원자·cm-3이었다. 도즈량 환산에서는, 5×1014∼5×1015cm-2이었다.
마지막으로, CVD법에 의해 전면에 층간절연물(138)로서 산화규소막을 3,000 Å의 두께로 퇴적하였다. 콘택트 홀을 형성한 후, 알루미늄 배선/전극(139, 140)을 형성하였다. 그 다음, 얻어진 구조물에 대하여 200∼400℃의 수소 어닐을 행하였다. 이상에 의해, TFT가 완성되었다.(도 3(C))
[실시예 3]
본 실시예에서는, 도 5(A)∼(F)를 참조하여 N채널 TFT를 제작하는 예를 나타낸다. 먼저, 도 1(A) 및 (B)에 나타낸 공정에 따라, 절연표면을 가진 기판(예를 들어, 코닝 7059 유리기판)(201)상에 하지 산화막(202), 섬형상 반도체(예를 들어, 결정성 규소 반도체) 영역(203), 산화규소막(204) 및 알루미늄막(두께 200 nm∼1 μm)으로 된 게이트 전극(205)을 형성하고, 게이트 전극(205)의 측면에 다공질 양극산화물(206)(두께 3,000 Å∼1 μm, 예를 들어, 5,000 Å)을 형성하였다.(도 5(A))
그후, 실시예 1에서 설명된 공정에서와 동일한 방법으로 배리어형 양극산화물(207)(두께 1,000∼2,500 Å)을 형성하였다.(도 5(B))
그리고, 다공질 양극산화물(206)을 마스크로 하여 산화규소막(204)을 에칭하여 게이트 절연막(204')을 형성하였다. 그후, 배리어형 양극산화물(207)을 마스크로 하여 에칭에 의해 다공질 양극산화물(206)을 제거하였다. 그후, 게이트 전극(205), 배리어형 양극산화물(207) 및 게이트 절연막(204')을 마스크로 하여 이온 도핑법에 의해 불순물(인)을 도입하여, 저저항 영역(208, 211) 및 고저향 영역(209, 210)을 형성하였다. 도즈량은 1×1014∼5×1014cm-2이고, 가속전압은 30∼90 kV이었다. 불순물 이온을 도입한 후, 연속적으로 질소 이온을 주입하였다. 도즈량은 1×1014∼3×1016cm-2, 예를 들어, 2×1015cm-2이고, 가속전압은 50∼100 kV, 예를 들어, 80 kV이었다. 그 결과, 위에 게이트 절연막(204')이 없는 저저항 영역(208, 211)에는 질소가 거의 도입되지 않고, 위에 게이트 절연막이 존재하는 고저항 영역(209, 210)에는 깊이에 따라 5×1019∼2×1021원자·cm-3의 농도로 질소가 도입되었다.(도 5(C))
그리고, 전면에 금속피막(예를 들어, 티탄, 니켈, 몰리브덴, 텅스텐, 백금 또는 팔라듐의 피막), 예를 들어, 티탄막(212)을 스퍼터법에 의해 50∼500 Å의 두께로 퇴적하여, 그 금속막이 저저항 영역(208, 211)에 밀착하여 형성되었다.(도 5(D))
그후, KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 ns)를 사용한 레이저광 조사를 행하여, 도입된 불순물을 활성화시키고, 또한, 활성층내 규소와 티탄막을 반응시켜 금속 규화물(규화티탄)영역(213, 214)을 형성하였다. 레이저의 에너지밀도는 200∼400 mJ/cm2, 바람직하게는, 250∼300 mJ/cm2이었다. 티탄막의 박리를 방지하기 위해, 레이저 조사시에 기판을 200∼500℃로 가열하는 것이 바람직하다. 레이저는 엑시머 레이저에 한정될 필요는 없고, 다른 레이저도 사용될 수 있다. 그러나, 펄스형 레이저가 바람직한데, 그 이유는 연속 발진형 레이저에서는 조사시간이 지나치게 길어 가열에 의해 피처리물을 팽창시키고 막의 박리를 야기하기 때문이다.
펄스 레이저로서는, Nd:YAG 레이저(바람직하게는, Q-스위치 펄스 발진형 레이저)와 같은 적외광 레이저, 그 적외광 레이저의 제2 고조파와 같은 가시광, 또는 KrF, XeCl, ArF 등의 엑시머를 사용하는 각종 자외광(UV) 레이저가 사용될 수 있다. 그러나, 레이저가 금속막의 상면으로부터 조사되는 경우에는, 금속막으로부터 반사되지 않는 파장을 갖는 레이저가 선택되어야 한다. 금속막이 매우 얇은 경우에는, 어느 타입의 레이저라도 아무런 문제없이 사용될 수 있다. 레이저가 기판측으로부터 조사되는 경우에는, 규소 반도체막을 투과하는 레이저가 선택되어야 한다.
그리고, 상기한 레이저 어닐 대신에, 가시광 또는 근적외광을 사용한 램프 어닐이 이용될 수도 있다. 램프 어닐에서는, 피조사면 표면의 온도가 약 600∼1,000℃이도록 조사 시간이 제어된다. 조사 시간이, 예를 들어, 600℃에서 수 분이고, 1,000℃에서 수 십초이도록 한다. 근적외선(예를 들어, 1.2 μm의 파장을 갖는 적외선)을 사용하여 어닐이 행해질 때는, 규소 반도체가 근적외선을 선택적으로 흡수한다. 따라서, 유리기판을 상당히 가열함이 없이 어닐이 행해질 수 있다. 또한, 조사 시간을 줄임으로써 유리기판의 가열이 억제될 수 있다.
이어서, 과산화수소, 암모니아 및 물을 5 : 2 : 2로 혼합한 혼합물을 함유하는 에칭액을 사용하여 티탄막을 에칭하였다. 금속 규화물영역(213, 214)은 에칭되지 않고 잔존한다.(도 5(E))
그 다음, 도 5(F)에 나타낸 바와 같이, 전면에 층간절연물(217)로서 산화규소막을 2,000 Å∼1 μm, 예를 들어, 3,000 Å의 두께로 퇴적하였다. 콘택트 홀을 형성한 후, 알루미늄 배선/전극(218, 219)을 2,000 Å∼1 μm, 예를 들어, 5,000 Å의 두께로 형성하였다. 알루미늄 배선이 접촉하는 부분은 규화티탄으로 되어 있다. 알루미늄과 규화티탄 사이의 계면이 알루미늄과 규소 사이의 것보다 안정하기 때문에, 높은 신뢰성의 콘택트가 얻어질 수 있다. 금속 규화물영역(213, 214)과 알루미늄 배선/전극(218, 219) 사이의 배리어로서 질화티탄 등을 형성함으로써, 콘택트의 신뢰성이 더욱 향상될 수 있다. 규화티탄영역의 시트 저항은 10∼50 Ω/평방이고, 소스/드레인의 것과 동일한 도전형을 가지는 고저항 영역(209, 210)의 시트 저항은 10∼500 kΩ/평방이었다.
본 실시예에서는, 저저항 영역(211)과 금속 규화물영역을 대략 일치시킬 수 있었다. 특히, 게이트 절연막(204')의 가장자리(215)와 고저항 영역(210)과 저저항 영역(211) 사이의 경계(216)가 대략 일치될 수 있고, 동시에 그 가장자리(215)와 금속 규화물영역(214)의 가장자리가 대략 일치될 수 있었다.
도 5(A)∼(F)에 나타낸 공정에 의해 동일 기판상에 다수의 TFT를 제작하는예로서, 액정표시장치와 같은 액티브 매트릭스형 전기광학장치에서 동일 기판상에 매트릭스 영역과 그 매트릭스 영역을 구동하기 위한 주변구동회로를 모놀리식으로 형성한 예를 도 8(B)에 나타내었다. 이 예에서는, 드라이버 TFT로서 이용되는 TFT1 및 TFT2가 CMOS 인버터 구조로 형성되었고, 양극산화물(505, 506)이 200∼2,000 Å, 예를 들어, 1,000 Å의 두께로 형성되었다. TFT3은 화소 TFT이고, 두께 1,000 Å의 양극산화물(507)을 포함하였다.
그 양극산화물의 두께는, 이온 도핑시에 이온이 돌아들어가는 것을 고려하여 게이트 전극의 가장자리와 소스 및 드레인 영역의 가장자리가 일치되도록 하는 방식으로 선택되었다. TFT3의 소스 및 드레인 전극중 하나가 ITO 화소전극(508)에 접속되었다. TFT3의 고저항 영역은 0.4∼5 μm, 예를 들어, 0.5 μm의 폭(ya')으로 형성되고, TFT1 및 TFT2의 고저항 영역은, 예를 들어, 0.2 μm의 폭(ya)으로 형성되었다. 고저항 영역의 폭이 다공질 양극산화물의 두께에 따라 변하기 때문에, 양극산화시의 배선은 TFT1 및 TFT2의 배선이 TFT3의 배선과 독립적으로 제어될 수 있도록 별도의 계통으로 설정된다. TFT1 및 TFT3은 N채널형 TFT인 반면, TFT2는 P채널형 TFT이다. 그리하여, TFT3에서는, 고저항 영역의 폭이 크기 때문에, 전압인가시 발생하는 게이트와 드레인 사이의 기생용량이 감소될 수 있다.
본 실시예에서는, 이온 도핑후 티탄막이 퇴적되었으나, 티탄막을 퇴적한 후에 도핑이 실시될 수도 있다. 이온 조사시 전체 표면이 티탄막으로 덮혀 있기 때문에, 절연기판의 경우 문제가 되었던 비정상 대전(帶電)이 방지될 수 있다. 또는, 레이저 등을 사용한 어닐이 이온 도핑후에 행해지고, 그 다음, 타탄막을 형성하고, 레이저광의 조사 또는 열 어닐에 의해 규화티탄을 형성할 수도 있다.
[실시예 4]
본 실시예를 도 6(A)∼(F)를 참조하여 설명한다. 먼저, 도 1(A)∼(C)에 나타낸 공정에 따라, 절연표면을 가진 기판(예를 들어, 코닝 7059)(301)상에 하지 산화막(302), 섬형상 반도체(예를 들어, 규소 반도체)영역(303), 산화규소막(304), 및 알루미늄막(두께 2,000 Å∼1 μm)으로 된 게이트 전극(305)을 형성하였다. 그 다음, 게이트 전극(305)의 측면에 두께 6,000 Å의 다공질 양극산화물(306)을 형성하고, 게이트 전극(305)과 다공질 양극산화물(306) 사이에 배리어형 양극산화물(307)을 형성하였다.(도 6(A))
그 다음, 다공질 양극산화물(306)을 마스크로 하여 산화규소막(304)을 에칭함으로써, 게이트 절연막(304')을 형성하였다. 그후, 다공질 양극산화물(306)을 에칭하여 게이트 절연막(304')의 일부분을 노출시켰다. 그리고, 스퍼터법에 의해 전면에 금속막, 예를 들어, 티탄막(308)을 50∼500 Å의 두께로 형성하였다.(도 6(B))
그 다음, 이온 도핑법에 의해, 게이트 전극부 및 게이트 절연막을 마스크로 하여 활성층(303)내에 산소 이온을 자기정합적으로 도입하였다. 도즈량은 1×1014∼3×1016cm-2, 예를 들어, 2×1015cm-2이고, 가속전압은 50∼100 kV, 예를 들어, 80 kV이었다. 그 결과, 위에 게이트 절연막(304')이 없는 영역(309, 312)에는 산소가 거의 도입되지 않고(SIMS으로 산소 농도가 1×1019원자·cm-3이하), 위에 게이트 절연막이 존재하는 영역(310, 311)에는 산소가 깊이에 따라 5×1019∼2×1021원자·cm-3의 농도로 도입되었다.(도 6(C))
그후, 이온 도핑법에 의해 활성층내에 N형 불순물을 10∼30 keV의 가속 에너지와 5×1014∼5×1015cm-2의 도즈량으로 도입하였다. 그렇게 가속전압을 낮은 값으로 설정함으로써, 영역(309, 312)에는 N형 불순물이 충분히 높은 양으로 도입되었지만, 게이트 절연막이 배리어로서 기능하기 때문에 영역(310, 311)에는 소량의 N형 불순물만이 주입되었다. N형 불순물 및 산소 이온의 농도의 차이에 의해 저저항 영역(소스/드레인 영역)(313, 316)과 고저항 영역(314, 315)이 형성되었다. 도핑 가스로서 포스핀(PH3)이 사용되었다. P형 불순물영역을 형성하기 위해서는 디보란(B2H6)이 사용될 수 있다.(도 6(D))
그 다음, KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 ns)를 조사하여, 영역(313, 316)내에 도입된 불순물을 활성화시키는 동시에, 활성층의 규소와 티탄막을 반응시켜 금속 규화물(규화티탄)영역(317, 318)을 형성하였다. 레이저의 에너지 밀도는 200∼400 mJ/cm2, 바람직하게는, 250∼300 mJ/cm2이었다. 티탄막의 박리를 방지하기 위해, 레이저 조사시에 기판을 200∼500℃로 가열하는 것이 바람직하다. 또는, 가시광 또는 근적외광의 조사에 의한 램프 어닐이 행해질 수도 있다.(도 6(E))
이어서, 과산화수소, 암모니아 및 물을 5 : 2 : 2로 혼합한 혼합물을 함유하는 에칭액을 사용하여 티탄막을 에칭하였다. 게이트 절연막(304')내에 도입된 불순물에 의한 영향을 방지하기 위해, 게이트 전극부(게이트 전극(305)과 그 주위의 양극산화물(307))를 마스크로 하여 게이트 절연막(304')이 에칭되었으나, 금속 규화물영역(317, 318)은 에칭되지 않고 잔존하였다. 그리하여, 게이트 전극부 아래에만 게이트 절연막(304'')이 잔존하였다.
그 다음, CVD법에 의해 전면에 층간절연물(319)로서 산화규소막을 6,000 Å의 두께로 형성하였다. 콘택트 홀을 형성한 후, 알루미늄 배선/전극(320, 321)을 형성하였다. 이상의 공정에 의해, 고저항 영역을 갖는 TFT가 완성되었다.(도 6(F))
[실시예 5]
본 실시예를 도 7(A)∼(F)를 참조하여 설명한다. 먼저, 절연표면을 가진 기판(예를 들어, 코닝 7059)(401)상에 하지 산화막(402), 섬형상 결정성 반도체(예를 들어, 규소 반도체)영역(403), 산화규소막(404), 및 알루미늄막(두께 2,000 Å∼1 μm)으로 된 게이트 전극(405)을 형성하였다.(도 7(A))
그 다음, 게이트 전극의 상면 및 측면에 다공질 양극산화물(406)을 6,000 Å의 두께로 형성하였다. 그 양극산화의 조건은 실시예 1의 양극산화물(107)을 형성하는 경우에 이용된 것과 동일하였다.(도 7(B))
그리고, 게이트 전극(405)과 다공질 양극산화물(406) 사이에 배리어형 양극산화물(407)을 형성하였다.(도 7(C))
그 다음, 양극산화물(406)을 마스크로 하여 산화규소막(404)을 에칭함으로써게이트 절연막(404')을 형성하였다.(도 7(D))
그후, 다공질 양극산화물(406)을 에칭하여 게이트 절연막(404')의 가장자리 부분을 폭 y(약 6,000 Å)만큼 노출시켰다. 그리고, 이온 도핑법에 의해 활성층내에 N형 불순물을 5×1014∼5×1015cm-2의 도즈량 및 10∼30 keV의 가속 에너지로 도입하였다. 그렇게 가속 전압을 낮은 값으로 설정함으로써, 영역(408, 411)에는 N형 불순물이 충분히 높은 양으로 도입되었지만, 게이트 절연막이 배리어로서 기능하기 때문에 영역(409, 410)에는 소량의 N형 불순물만이 도입되었다. 도핑 가스로서 포스핀(PH3)이 사용되었다. P형 불순물영역을 형성하기 위해서는 디보란(B2H6)이 사용될 수 있다.
그 다음, 이온 도핑법에 의해 활성층내에 질소 이온을 도입하였다. 도즈량은 1×1014∼3×1016cm-2 ,예를 들어, 2×1015cm-2이고, 가속전압은 50∼100 kV, 예를 들어, 80 kV이었다. 그 결과, 위에 게이트 절연막(404')이 없는 활성층 영역(408, 411)에는 질소가 거의 도입되지 않고, 위에 게이트 절연막이 존재하는 활성층 영역(409, 410)에는 깊이에 따라 5×1019∼2×1021원자·cm-3의 농도로 질소가 도입되었다. N형 불순물 및 질소 이온의 농도의 차이에 의해 저저항 영역(408, 411)과 고저항 영역(409, 410)이 형성되었다. 그후, 플라즈마 CVD법에 의해 전면에 질화규소막(412)을 200∼2,000 Å, 예를 들어, 1,000 Å의 두께로 퇴적하였다.(도 7(E))
그 다음, XeF 엑시머 레이저(파장: 355 nm, 펄스폭: 40 ns)를 조사하여, 도입된 불순물을 활성화시켰다. 레이저의 에너지 밀도는 200∼400 mJ/cm2, 바람직하게는 250∼300 mJ/cm2이었다. 레이저 조사시 기판을 200∼500℃로 가열하는 것이 바람직하다. 이 공정은, 가시광 또는 근적외광의 조사에 의한 램프 어닐에 의해 행해질 수도 있다.
그후, CVD법에 의해 전면에 층간절연물(414)로서 산화규소막을 6,000 Å의 두께로 형성하였다. 콘택트 홀을 형성한 후에, 알루미늄과 질화티탄의 다층막을 사용하여 배선/전극(415, 416)을 형성하였다. 이상의 공정에 의해, TFT가 완성되었다.(도 7(F))
본 발명에서는, 고저항 영역(410)상에 게이트 절연막(404')을 개재시켜 질화규소막이 형성되었다. 따라서, 외부로부터 나트륨 이온과 같은 가동이온이 활성층에 침입하는 것이 방지될 수 있다. 또한, 질화규소막에는 정(正)의 전하가 트랩되기 때문에, 본 발명에 따른 반도체장치에서는, 고저항 영역(410)상의 게이트 절연막(404')에 부(負)의 전하가 트랩되는 것에 의해 생기는 P형 기생채널의 발생이 방지된다. 그 결과, 우수한 주파수 특성을 가지고, 높은 드레인 전압에서도 핫 캐리어 열화(劣化)가 적은 TFT가 얻어질 수 있다.
또한, 상기와 같이, 질화규소막에는 정의 전하를 트랩하는 작용은 있지만, 부의 전하를 트랩하는 작용은 없다. 따라서, N채널 TFT에서는 질화규소막이 사용되지만, P채널 TFT에서는 사용되지 않는다. P채널 TFT에서는, 질화알루미늄 또는산화알루미늄을 사용하는 것이 바람직하다.
본 발명에서는, 산소, 질소, 탄소 등이 도입된 고저항 영역이 자기정합적으로 형성된다. 그 결과, TFT의 생산수율과 특성의 균일성이 크게 개선된다. 이것은, 고저항 영역의 폭을 두께가 정밀하게 제어될 수 있는 양극산화물에 의해 결정할 수 있기 때문이다. 또한, 고저항 영역상에 직접 또는 간접적으로 질화규소막을 형성함으로써, 정의 전하가 질화규소막에 트랩될 수 있어, 게이트 절연막(산화규소)에 트랩된 부의 전하의 효과를 핫 캐리어에 의해 상쇄시키고, 핫 캐리어 효과를 억제할 수 있다.
반도체 집적회로를 가진 기판상에 본 발명에 따른 TFT를 형성함으로써 3차원 집적회로를 제작하는 경우, 그 TFT는 유리 또는 유기수지와 같은 절연표면상에 형성된다. 본 발명에 따른 TFT는 동일 기판상에 주변회로를 갖는 모놀리식형 액티브 매트릭스 회로와 같은 전기광학장치에 특히 효과적이다.
본 발명에 따른 TFT는 낮은 역방향 누설전류 및 높은 내압을 가지기 때문에, 예를 들어, 액티브 매트릭스 회로의 화소 TFT로서 효과적으로 사용될 수 있다. 한편, 구동회로의 TFT에 대해서는, 낮은 누설전류보다는 고속동작이 요구된다. 따라서, 그러한 응용분야에 사용하기 위한 TFT에 대해서는, 주변회로의 영역내에 산소, 질소, 탄소 등이 도입하는 것을 방지하는 처리를 행한다.

Claims (36)

  1. 기판 위에 형성된 적어도 하나의 제1 박막트랜지스터를 가지는 액티브 매트릭스 회로와,
    기판 위에 형성된 적어도 하나의 제2 박막트랜지스터를 가지는, 상기 액티브 매트릭스 회로를 구동하기 위한 구동회로를 포함하는 반도체장치로서;
    상기 제1 및 제2 박막트랜지스터들 각각이,
    게이트 전극;
    상기 게이트 전극에 인접하여 있는 게이트 절연막; 및
    상기 게이트 절연막에 인접하여 있고, 채널형성영역과, 그 채널형성영역의 양측부에 제공되어 있고 한가지 도전형을 부여하는 불순물을 함유하는 한쌍의 제1 영역, 및 상기 채널형성영역과 상기 한쌍의 제1 영역 사이에 배치되고 상기 제1 영역의 불순물 농도보다 낮은 불순물 농도를 가지는 한쌍의 제2 영역을 포함하는 반도체막을 포함하고;
    상기 제2 박막트랜지스터의 상기 한쌍의 제2 영역과 상기 제2 박막트랜지스터의 상기 게이트 전극이 오버랩되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 반도체막이 결정성 규소를 포함하는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 불순물이 인과 붕소로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 게이트 전극이 상기 반도체막 위에 위치되는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서, 상기 게이트 전극이, 알루미늄, 탄탈, 티탄 및 규소로 이루어진 군으로부터 선택된 재료로 각각 이루어진 제1 층과 제2 층을 포함하는 다층 구조로 된 것을 특징으로 하는 반도체장치.
  6. 기판 위에 형성된 적어도 하나의 제1 박막트랜지스터를 가지는 액티브 매트릭스 회로와,
    기판 위에 형성된 적어도 하나의 제2 박막트랜지스터를 가지는, 상기 액티브 매트릭스 회로를 구동하기 위한 구동회로를 포함하는 반도체장치로서;
    상기 제1 및 제2 박막트랜지스터들 각각이,
    게이트 전극;
    상기 게이트 전극에 인접하여 있는 게이트 절연막; 및
    상기 게이트 절연막에 인접하여 있고, 채널형성영역과, 그 채널형성영역의 양측부에 제공되어 있고 한가지 도전형을 부여하는 불순물을 함유하는 한쌍의 제1 영역, 및 상기 채널형성영역과 상기 한쌍의 제1 영역 사이에 배치되고 상기 제1 영역의 불순물 농도보다 낮은 불순물 농도를 가지는 한쌍의 제2 영역을 포함하는 반도체막을 포함하고;
    상기 제2 박막트랜지스터의 상기 한쌍의 제2 영역과 상기 제2 박막트랜지스터의 상기 게이트 전극이 오버랩되어 있고, 상기 제1 박막트랜지스터에 있어서의 상기 채널형성영역과 상기 한쌍의 제1 영역 사이의 거리가 0.4∼2 μm의 범위내인 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서, 상기 반도체막이 결정성 규소를 포함하는 것을 특징으로 하는 반도체장치.
  8. 제 6 항에 있어서, 상기 불순물이 인과 붕소로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체장치.
  9. 제 6 항에 있어서, 상기 게이트 전극이 상기 반도체막 위에 위치되는 것을 특징으로 하는 반도체장치.
  10. 제 6 항에 있어서, 상기 게이트 전극이, 알루미늄, 탄탈, 티탄 및 규소로 이루어진 군으로부터 선택된 재료로 각각 이루어진 제1 층과 제2 층을 포함하는 다층 구조로 된 것을 특징으로 하는 반도체장치.
  11. 기판 위에 형성된 적어도 하나의 제1 박막트랜지스터를 가지는 액티브 매트릭스 회로와,
    기판 위에 형성된 적어도 하나의 제2 박막트랜지스터를 가지는, 상기 액티브 매트릭스 회로를 구동하기 위한 구동회로를 포함하는 반도체장치로서;
    상기 제1 및 제2 박막트랜지스터들 각각이,
    게이트 전극;
    상기 게이트 전극에 인접하여 있는 게이트 절연막; 및
    상기 게이트 절연막에 인접하여 있고, 채널형성영역과, 그 채널형성영역의 양측부에 제공되어 있고 한가지 도전형을 부여하는 불순물을 함유하는 한쌍의 제1 영역, 및 상기 채널형성영역과 상기 한쌍의 제1 영역 사이에 배치되고 상기 제1 영역의 불순물 농도보다 낮은 불순물 농도를 가지는 한쌍의 제2 영역을 포함하는 반도체막을 포함하고;
    상기 제2 박막트랜지스터의 상기 한쌍의 제2 영역과 상기 제2 박막트랜지스터의 상기 게이트 전극이 오버랩되어 있고, 상기 제1 박막트랜지스터에 있어서의 상기 채널형성영역과 상기 한쌍의 제1 영역 사이의 거리가 상기 제2 박막트랜지스터에서의 것과 다른 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서, 상기 반도체막이 결정성 규소를 포함하는 것을 특징으로 하는 반도체장치.
  13. 제 11 항에 있어서, 상기 불순물이 인과 붕소로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체장치.
  14. 제 11 항에 있어서, 상기 게이트 전극이 상기 반도체막 위에 위치되는 것을 특징으로 하는 반도체장치.
  15. 제 11 항에 있어서, 상기 게이트 전극이, 알루미늄, 탄탈, 티탄 및 규소로 이루어진 군으로부터 선택된 재료로 각각 이루어진 제1 층과 제2 층을 포함하는 다층 구조로 된 것을 특징으로 하는 반도체장치.
  16. 기판 위에 형성된 적어도 하나의 제1 박막트랜지스터를 가지는 액티브 매트릭스 회로와,
    기판 위에 형성된 적어도 제2 및 제3 박막트랜지스터를 포함하는 인버터회로를 가지고 상기 액티브 매트릭스 회로를 구동하는 구동회로를 포함하는 반도체장치로서;
    상기 제2 및 제3 박막트랜지스터들중 적어도 하나가,
    게이트 전극;
    상기 게이트 전극에 인접하여 있는 게이트 절연막; 및
    상기 게이트 절연막에 인접하여 있고, 채널형성영역과, 그 채널형성영역의 양측부에 제공되어 있고 한가지 도전형을 부여하는 불순물을 함유하는 한쌍의 제1영역, 및 상기 채널형성영역과 상기 한쌍의 제1 영역 사이에 배치되고 상기 제1 영역의 불순물 농도보다 낮은 불순물 농도를 가지는 한쌍의 제2 영역을 포함하는 반도체막을 포함하고;
    상기 제2 박막트랜지스터의 상기 한쌍의 제2 영역과 상기 게이트 전극이 오버랩되어 있는 것을 특징으로 하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제1 박막트랜지스터에 있어서의 상기 채널형성영역과 상기 한쌍의 제1 영역 사이의 상기 한쌍의 제2 영역의 폭이 0.4∼2 μm의 범위내인 것을 특징으로 하는 반도체장치.
  18. 제 16 항에 있어서, 상기 제1 박막트랜지스터에 있어서의 상기 채널형성영역과 상기 한쌍의 제1 영역 사이의 상기 한쌍의 제2 영역의 폭이 상기 제2 및 제3 박막트랜지스터에서의 것과 다른 것을 특징으로 하는 반도체장치.
  19. 적어도 하나의 박막트랜지스터를 포함하는 반도체장치로서,
    상기 박막트랜지스터가,
    게이트 전극;
    상기 게이트 전극에 인접하여 있는 게이트 절연막; 및
    상기 게이트 절연막에 인접하여 있고, 채널형성영역과, 그 채널형성영역의 양측부에 제공되어 있고 한가지 도전형을 부여하는 불순물을 함유하는 한쌍의 제1영역, 및 상기 채널형성영역과 상기 한쌍의 제1 영역 사이에 배치되고 상기 제1 영역의 불순물 농도보다 낮은 불순물 농도를 가지는 한쌍의 제2 영역을 포함하는 반도체막을 포함하고;
    상기 한쌍의 제2 영역과 상기 게이트 전극이 오버랩되어 있는 것을 특징으로 하는 반도체장치.
  20. 제 19 항에 있어서, 상기 반도체막이 결정성 규소를 포함하는 것을 특징으로 하는 반도체장치.
  21. 제 19 항에 있어서, 상기 불순물이 인과 붕소로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체장치.
  22. 제 19 항에 있어서, 상기 게이트 전극이 상기 반도체막 위에 위치되는 것을 특징으로 하는 반도체장치.
  23. 제 19 항에 있어서, 상기 게이트 전극이, 알루미늄, 탄탈, 티탄 및 규소로 이루어진 군으로부터 선택된 재료로 각각 이루어진 제1 층과 제2 층을 포함하는 다층 구조로 된 것을 특징으로 하는 반도체장치.
  24. 제 19 항에 있어서, 상기 불순물이 상기 한쌍의 제1 영역에 1×1020∼2×1021원자·cm-3의 범위내의 농도로 함유되어 있는 것을 특징으로 하는 반도체장치.
  25. 제 19 항에 있어서, 상기 불순물이 상기 한쌍의 제2 영역에 1×1017∼2×1018원자·cm-3의 범위내의 농도로 함유되어 있는 것을 특징으로 하는 반도체장치.
  26. 기판 위에 형성된 적어도 하나의 제1 박막트랜지스터를 가지는 액티브 매트릭스 회로와,
    기판 위에 형성된 적어도 하나의 제2 박막트랜지스터를 가지는, 상기 액티브 매트릭스 회로를 구동하기 위한 구동회로를 포함하는 반도체장치로서;
    상기 제1 및 제2 박막트랜지스터들 각각이,
    게이트 전극;
    상기 게이트 전극에 인접하여 있는 게이트 절연막; 및
    상기 게이트 절연막에 인접하여 있고, 채널형성영역과, 그 채널형성영역의 양측부에 제공되어 있고 한가지 도전형을 부여하는 불순물을 함유하는 한쌍의 제1 영역, 및 상기 채널형성영역과 상기 한쌍의 제1 영역 사이에 배치되고 상기 제1 영역의 불순물 농도보다 낮은 불순물 농도를 가지는 한쌍의 제2 영역을 포함하는 반도체막을 포함하고;
    상기 한쌍의 제2 영역의 시트 저항이 10∼500 kΩ/평방의 범위내인 것을 특징으로 하는 반도체장치.
  27. 제 26 항에 있어서, 상기 반도체막이 결정성 규소를 포함하는 것을 특징으로 하는 반도체장치.
  28. 제 26 항에 있어서, 상기 불순물이 인과 붕소로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체장치.
  29. 제 26 항에 있어서, 상기 게이트 전극이 상기 반도체막 위에 위치되는 것을 특징으로 하는 반도체장치.
  30. 제 26 항에 있어서, 상기 게이트 전극이, 알루미늄, 탄탈, 티탄 및 규소로 이루어진 군으로부터 선택된 재료로 각각 이루어진 제1 층과 제2 층을 포함하는 다층 구조로 된 것을 특징으로 하는 반도체장치.
  31. 제 26 항에 있어서, 상기 제1 박막트랜지스터에 있어서의 상기 채널형성영역과 상기 한쌍의 제1 영역 사이의 거리가 0.4∼5 μm의 범위내인 것을 특징으로 하는 반도체장치.
  32. 제 26 항에 있어서, 상기 제1 박막트랜지스터에 있어서의 상기 채널형성영역과 상기 한쌍의 제1 영역 사이의 거리가 상기 제2 박막트랜지스터에서의 것과 다른 것을 특징으로 하는 반도체장치.
  33. 제 26 항에 있어서, 상기 한쌍의 제1 영역의 시트 저항이 10∼50 Ω/평방의 범위내인 것을 특징으로 하는 반도체장치.
  34. 제 1 항에 있어서, 상기 제1 영역내의 상기 불순물의 농도가 1×1020∼2×1021원자·cm-3의 범위이고, 상기 제2 영역내의 상기 불순물의 농도가 1×1017∼2×1018원자·cm-3의 범위인 것을 특징으로 하는 반도체장치.
  35. 제 6 항에 있어서, 상기 제1 영역내의 상기 불순물의 농도가 1×1020∼2×1021원자·cm-3의 범위이고, 상기 제2 영역내의 상기 불순물의 농도가 1×1017∼2×1018원자·cm-3의 범위인 것을 특징으로 하는 반도체장치.
  36. 제 11 항에 있어서, 상기 제1 영역내의 상기 불순물의 농도가 1×1020∼2×1021원자·cm-3의 범위이고, 상기 제2 영역내의 상기 불순물의 농도가 1×1017∼2×1018원자·cm-3의 범위인 것을 특징으로 하는 반도체장치.
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