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- 239000010408 film Substances 0.000 claims description 215
- 239000010409 thin film Substances 0.000 claims description 107
- 239000004065 semiconductor Substances 0.000 claims description 97
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 73
- 229910052799 carbon Inorganic materials 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 52
- 238000000151 deposition Methods 0.000 claims description 35
- 230000003647 oxidation Effects 0.000 claims description 32
- 238000007254 oxidation reaction Methods 0.000 claims description 32
- 238000005229 chemical vapour deposition Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 27
- 238000009826 distribution Methods 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 2
- 101100116570 Caenorhabditis elegans cup-2 gene Proteins 0.000 claims 1
- 101100116572 Drosophila melanogaster Der-1 gene Proteins 0.000 claims 1
- 239000004973 liquid crystal related substance Substances 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 17
- 239000007789 gas Substances 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 15
- 230000008021 deposition Effects 0.000 description 14
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 13
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 13
- 229910004444 SUB1 Inorganic materials 0.000 description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- 239000001301 oxygen Substances 0.000 description 9
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005401 electroluminescence Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 239000003566 sealing material Substances 0.000 description 4
- 229910004438 SUB2 Inorganic materials 0.000 description 3
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 101150018444 sub2 gene Proteins 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000033444 hydroxylation Effects 0.000 description 1
- 238000005805 hydroxylation reaction Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【０００１】
【発明の属する技術分野】
本発明は表示装置に係り、たとえばアクティブ・マトリクス型と称される表示装置に関する。
【０００２】
【従来の技術】
たとえばこの種の液晶表示装置は、液晶を介して互いに対向配置される各基板の一方の基板の液晶側の面に、ｘ方向に延在されｙ方向に並設されるゲート信号線と、ｙ方向に延在されｘ方向に並設されるドレイン信号線とが形成され、これら各信号線に囲まれた各領域を画素領域として構成している。
【０００３】
そして、各画素領域には、その片側のゲート信号線からの走査信号によって駆動される薄膜トランジスタと、この薄膜トランジスタを介して片側のドレイン信号線からの映像信号が供給される画素電極とを少なくとも備える。
【０００４】
また、前記一方の基板あるいは他方の基板の液晶側の面には、前記画素電極との間に電界を発生させて液晶の光透過率を制御する対向電極とを備える。
【０００５】
さらに、近年において、前記薄膜トランジスタはその半導体層として低温で形成できるポリシリコン（ｐ−Ｓｉ）で構成されたものが知られるようになってきている。
【０００６】
この場合、前記薄膜トランジスタのゲート絶縁膜において、それをたとえば高温酸化法等のように高温で生成させる方法を回避し、たとえばＣＶＤ法等のように比較的低温で形成できる方法を用いて成膜しているのが通常である。
【０００７】
しかし、該ゲート絶縁膜として、必ずしもＣＶＤ法等により形成した絶縁膜のみに限らず、低温酸化法等で形成した絶縁膜との多層構造にしたものも知られている（特許文献１、２、３参照）。薄膜トランジスタの界面準位密度を低減させるため、あるいはその他の効果を奏せんがためである。
【０００８】
なお、このようなポリシリコンからなる薄膜トランジスタを備える液晶表示装置において、ゲート信号線に走査信号を供給する走査信号駆動回路あるいはドレイン信号線に映像信号を供給する映像信号駆動回路などを前記一方の基板に形成し、それら周辺回路に組み込まれるＭＩＳ（Metal Insulator Semiconductor）トランジスタの半導体層もポリシリコンで構成するのが通常である。該ＭＩＳトランジスタを画素領域の薄膜トランジスタの形成と並行して形成できるからである。
【特許文献１】
特開平８−１９５４９４号公報
【特許文献２】
特開２０００−９１５９０号公報
【特許文献３】
特開２０００−２２３７１２号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、このようにポリシリコンからなる薄膜トランジスタのゲート絶縁膜として、たとえばＣＶＤ法によって形成された絶縁膜を少なくとも１層有し、この絶縁膜がポリシリコン層とたとえば直接に当接して形成されている場合に、次のような不都合が発生することが見出された。
【００１０】
すなわち、前記絶縁膜をＣＶＤ法によって成膜した場合、その原料ガス（ＴＥＯＳ、ＴＭＳ等）中に含まれる炭素が膜中にとりこまれる結果、ポリシリコン層との界面の準位が高くなり、さらに該絶縁膜中の固定電荷が多くなってしまい、薄膜トランジスタの電気的な信頼性が劣化してしまうことが確認された。
【００１１】
本発明は、このような事情に基づいてなされたもので、その目的は、薄膜トランジスタにおいてその絶縁膜のポリシリコン層に対する界面の準位が高くなるのを回避し、かつ、該絶縁膜中の固定電荷が多くなるのを回避した表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
なお、以下の各発明の説明において、堆積法によって堆積した堆積膜とはたとえばＣＶＤ法等によって形成した膜をいい、たとえば酸化法等のように堆積法以外で形成した膜と区別した概念で示すものである。
【００１３】
手段１．
本発明による表示装置は、たとえば、絶縁基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、半導体層と、ゲート電極と、前記半導体層とゲート電極との間に設けられたゲート絶縁膜とを有し、
前記ゲート絶縁膜は、堆積法によって堆積した堆積膜を少なくとも１層有し、
前記半導体層との間に堆積法によって堆積した他の堆積膜を介在させることなく形成された一の堆積膜における炭素濃度が前記半導体層に近い側の方が前記半導体層から遠い側よりも小さくなるような分布を有することを特徴とするものである。
【００１４】
手段２．
本発明による表示装置は、たとえば、手段１の構成を前提とし、前記一の堆積膜における炭素濃度は、前記半導体層に近い側の炭素濃度が前記半導体層から遠い側の炭素濃度の１／１０以下であることを特徴とするものである。
【００１５】
手段３．
本発明による表示装置は、たとえば、手段１又は２の構成を前提とし、前記一の堆積膜における炭素濃度は、前記半導体層に近い側の炭素濃度が１Ｅ２０〜１Ｅ２１〔ｃｍ−３〕であり、前記半導体層から遠い側の炭素濃度が１Ｅ２１〜１Ｅ２２〔ｃｍ−３〕であることを特徴とするものである。
【００１６】
手段４．
本発明による表示装置は、たとえば、手段１から３の何れかの構成を前提とし、前記一の堆積膜は、炭素を有する原料ガスを用いたＣＶＤ法で堆積した膜であることを特徴とするものである。
【００１７】
手段５．
本発明による表示装置は、たとえば、手段１から４の何れかの構成を前提とし、前記ゲート絶縁膜は、前記一の堆積膜と前記半導体層との間に堆積法以外の方法で形成された酸化膜を有することを特徴とするものである。
【００１８】
手段６．
本発明による表示装置は、たとえば、手段１から５の何れかの構成を前提とし、前記薄膜トランジスタは、該薄膜トランジスタが設けられた前記絶縁基板と前記ゲート電極との間に前記半導体層が配置されていることを特徴とするものである。
【００１９】
手段７．
本発明による表示装置は、たとえば、手段１から６の何れかの構成を前提とし、前記半導体層は多結晶シリコン層を有することを特徴とするものである。
【００２０】
手段８．
本発明による表示装置は、たとえば、手段１から７の何れかの構成を前提とし、前記薄膜トランジスタはｎチャネル型薄膜トランジスタであることを特徴とするものである。
【００２１】
手段９．
本発明による表示装置は、たとえば、手段１から７の何れかの構成を前提とし、前記薄膜トランジスタはｎチャネル型でシングルドレイン構造の薄膜トランジスタであることを特徴とするものである。
【００２２】
手段１０．
本発明による表示装置は、たとえば、手段１から７の何れかの構成を前提とし、前記薄膜トランジスタはｐチャネル型薄膜トランジスタであることを特徴とするものである。
【００２３】
手段１１．
本発明による表示装置は、たとえば、手段１から１０の何れかの構成を前提とし、前記薄膜トランジスタの前記半導体層は少なくとも一方向に測ったときに１μｍ以上の大きさの結晶を有する半導体層であることを特徴とするものである。
【００２４】
手段１２．
本発明による表示装置は、たとえば、手段１から１１の何れかの構成を前提とし、前記表示装置は液晶表示装置であることを特徴とするものである。
【００２５】
手段１３．
本発明による表示装置は、たとえば、手段１から１１の何れかの構成を前提とし、前記表示装置は有機ＥＬ表示装置であることを特徴とするものである。
【００２６】
手段１４．
本発明による表示装置の製造方法は、たとえば、絶縁基板上に薄膜トランジスタを備え、
前記薄膜トランジスタは、半導体層と、ゲート電極と、前記半導体層とゲート電極との間に設けられたゲート絶縁膜とを有し、
前記ゲート絶縁膜は、堆積法によって堆積した堆積膜を少なくとも１層有する表示装置の製造方法であって、
前記半導体層との間に堆積法によって堆積した他の堆積膜を介在させることなく形成された一の堆積膜を形成する際に、前記堆積膜における炭素濃度が前記半導体層に近い側の方が前記半導体層から遠い側よりも小さくするような分布を持たせて形成することを特徴とするものである。
【００２７】
手段１５．
本発明による表示装置の製造方法は、たとえば、手段１４の構成を前提とし、前記一の堆積膜を形成する際に、炭素を有するガスと炭素を有さないガスとの流量比を変化させてＣＶＤ法で形成することを特徴とするものである。
【００２８】
手段１６．
本発明による表示装置の製造方法は、たとえば、手段１４又は１５の構成を前提とし、前記一の堆積膜を形成する際に、前記炭素を有さないガスに対する前記炭素を有するガスの流量比を、前記半導体層に近い時に小さく、前記半導体層から遠い時に大きくしてＣＶＤ法で形成することを特徴とするものである。
【００２９】
手段１７．
本発明による表示装置の製造方法は、たとえば、絶縁基板上に薄膜トランジスタを備え、
前記薄膜トランジスタは、半導体層と、ゲート電極と、前記半導体層とゲート電極との間に設けられたゲート絶縁膜とを有し、
前記ゲート絶縁膜は、堆積法によって堆積した堆積膜を少なくとも１層有する表示装置の製造方法であって、
前記半導体層との間に堆積法によって堆積した他の堆積膜を介在させることなく形成された一の堆積膜を形成する際に、炭素を有さないガスに対する炭素を有するガスの流量比を、前記半導体層に近い時に小さく、前記半導体層から遠い時に大きくしてＣＶＤ法で形成することを特徴とするものである。
【００３０】
手段１８．
本発明による表示装置の製造方法は、たとえば、手段１７の構成を前提とし、前記一の堆積膜を形成する際に、炭素を有さないガスに対する炭素を有するガスの流量比を、成膜開始時の方が成膜終了時よりも小さくしてＣＶＤ法で形成することを特徴とするものである。
【００３１】
手段１９．
本発明による表示装置の製造方法は、たとえば、手段１７または１８の構成を前提とし、前記ゲート絶縁膜を形成する際に、前記半導体層の上に堆積法以外の方法で酸化膜を形成した後、堆積法により前記一の堆積膜を形成することを特徴とするものである。
【００３２】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００３３】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
《等価回路》
図１５は、たとえば液晶表示装置の一実施例を示す等価回路図である。
液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。
【００３４】
シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されている。
【００３５】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００３６】
各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。
【００３７】
なお、この薄膜トランジスタＴＦＴは、この実施例では、その半導体層がポリシリコンで構成されたものとなっている。
【００３８】
前記画素電極ＰＸは、他方の透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成した対向電極ＣＴ（図示せず）との間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。
【００３９】
前記ゲート信号線ＧＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は走査信号駆動回路Ｖに接続され、該走査信号駆動回路Ｖから各ゲート信号線ＧＬに走査信号を供給するようになっている。
【００４０】
なお、走査信号駆動回路Ｖや映像信号駆動回路Ｈｅなどの周辺回路をシール材ＳＬよりも内側に形成してもよい。
【００４１】
同様に、前記ドレイン信号線ＤＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は映像信号駆動回路Ｈｅに接続され、該映像信号駆動回路Ｈｅから各ドレイン信号線ＤＬに映像信号を供給するようになっている。
【００４２】
前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅのそれぞれは、ｎチャネル型ＭＩＳ（Metal Insulator Semiconductor）トランジスタおよびｐチャネル型ＭＩＳトランジスタからなる相補型トランジスタが多数接続されて構成され、それら各トランジスタの半導体層はポリシリコンで構成されたものとなっている。
【００４３】
なお、これらＭＩＳトランジスタは画素領域内に形成される薄膜トラジスタＴＦＴとほぼ同様の構成からなる薄膜トランジスタである。このため、この明細書では、ＭＩＳトランジスタと称する場合は薄膜トランジスタと同義であるが、以下の説明において、必要に応じて、画素領域内の薄膜トランジスタ、前記走査信号駆動回路Ｖあるいは映像信号駆動回路Ｈｅ内のＭＩＳトランジスタというように、それらを区別して称する場合がある。
【００４４】
走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅの形成は前記各画素領域の形成と並行してなされ、画素領域内の薄膜トランジスタＴＦＴの形成と並行して前記ＭＩＳトランジスタが形成されるようになっている。
【００４５】
このように構成された液晶表示装置において、前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。
【００４６】
また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。
【００４７】
《薄膜トランジスタ》
図１は、図１５に示す薄膜トランジスタＴＦＴの一実施例を示す断面図で、たとえばトップゲート型と称されるｎチャネル型薄膜トランジスタを示している。
【００４８】
図において、透明基板ＳＵＢ１の表面には、ポリシリコン層からなる半導体層ＰＳが形成されている。この半導体層ＰＳはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をたとえばエキシマレーザアニール（ＥＬＡ）によって多結晶化したものである。
【００４９】
なお、この半導体層ＰＳは、透明基板ＳＵＢ１の表面にＳｉＯあるいはＳｉＮからなる下地層を形成し、この下地層の上面に形成してもよい。この下地層は透明基板ＳＵＢ１に含まれるイオン性不純物が薄膜トランジスタＴＦＴに影響を及ぼすのを回避することができるからである。
【００５０】
前記半導体層ＰＳの上面には該半導体層ＰＳが形成されていない透明基板ＳＵＢ１上の領域をも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴの形成領域においてはゲート絶縁膜として機能するものである。
【００５１】
該絶縁膜ＧＩの上面には該半導体層ＰＳのほぼ中央を横切るようにしてゲート電極ＧＴが形成されている。このゲート電極ＧＴは前記ゲート信号線ＧＬと電気的に接続されており、この場合、該ゲート信号線ＧＬと一体にあるいは別体に形成されていてもよい。
【００５２】
このゲート電極ＧＴと重畳される半導体層ＰＳの領域は薄膜トランジスタＴＦＴのチャネル領域ＣＨとして構成され、このゲート電極ＧＴに対して一方の側の半導体層ＰＳの領域はドレイン領域ＤＴ、他方の側の半導体層ＰＳの領域はソース領域ＳＴとして構成されている。
【００５３】
なお、液晶表示装置の回路ではその極性は動作中に反転する場合があり、該薄膜トランジスタＴＦＴのドレイン領域ＤＴおよびソース領域ＳＴは該動作中に入れ替わるようになる。しかし、以下の説明では、便宜上、ドレイン信号線ＤＬに接続される側をドレイン領域ＤＴ、画素電極ＰＸに接続される側をソース領域ＳＴと称する。
【００５４】
なお、この実施例の場合、ドレイン領域ＤＴのゲート電極ＧＴと近接する端辺との間、およびソース領域ＳＴのゲート電極ＧＴと近接する端辺との間にはいわゆるＬＤＤ（Lightly Doped Drain）領域ＬＤＤが形成されたものとなっている。ドレイン領域ＤＴあるいはソース領域ＳＴのゲート電極ＧＴとの近接した部分において電界集中が生じるのを回避するためである。
【００５５】
ドレイン領域ＤＴおよびソース領域ＳＴには高濃度のｎ＋型不純物がドープされ、ＬＤＤ領域ＬＤＤには低濃度のｎ−型不純物がドープされて構成されており、これらの不純物のドープはたとえば前記ゲート電極ＧＴあるいは他のマスクを介して前記絶縁膜ＧＩを通してなされるようになっている。
【００５６】
ここで、前記絶縁膜ＧＩは、たとえばＣＶＤ法等の堆積法により形成され、その半導体層ＰＳとの界面側から他の面（ゲート電極ＧＴが形成されている面）にかけて、炭素濃度が小から大となるような分布を有するように構成されている。
【００５７】
薄膜トランジスタＴＦＴにおいて、その絶縁膜ＧＩの半導体層ＰＳに対する界面の準位が高くなるのを回避し、かつ、該絶縁膜中の固定電荷が多くなるのを回避するためには、該絶縁膜ＧＩの全域にわたって炭素濃度を小さくすることが考えられるが、このようにした場合、いわゆるデポレートは大幅に低減され、スループットが極めて悪くなることから、上述したように、半導体層ＰＳの界面側にて炭素濃度が小さくなるような分布をもたせた構成となっている。
【００５８】
図２（ａ）は、半導体層ＰＳの上面に形成された前記絶縁膜ＧＩにおける炭素濃度の分布の一実施例を示した断面図で、該半導体層ＰＳとの界面側では炭素濃度が小さく、該界面と反対側の面において炭素濃度が大きいことを示している。図中において、＋に示す符号は炭素分子を示し、この分布の粗密で炭素濃度の小あるいは大を示している。
【００５９】
この場合における絶縁膜ＧＩの膜厚方向における炭素濃度の分布は、たとえば図３（ａ）に示すようになっている。ここで、横軸は半導体層ＰＳとの界面からの膜厚距離（原点から遠のくに従い大きくなる）を、縦軸は炭素濃度（原点から遠のくに従い大きくなる）を示している。半導体層ＰＳとの界面から数十ｎｍの部分（図中点線部分）を境にして該半導体層ＰＳ側において炭素濃度が低く該半導体層ＰＳと反対側において高くなっている。図中界面から数十ｎｍまでの絶縁膜ＧＩの炭素濃度はたとえば１０２０〜１０２１／ｃｍ３程度、数十ｎｍより上方の絶縁膜ＧＩの炭素濃度はその１０倍程度、すなわち１０２１〜１０２２／ｃｍ３程度である。また、図３（ｂ）に示すように、半導体層との界面から数十ｎｍの部分（原点から遠のくに従い大きくなる）にかけて徐々に炭素濃度を高くするようにしてもよい。
【００６０】
図２（ｂ）は前記薄膜トランジスタＴＦＴの他の実施例を示すもので、図２（ａ）と対応した図となっている。この実施例の場合、該薄膜トランジスタＴＦＴの絶縁膜はその半導体層ＰＳ側から低温酸化法で形成した絶縁膜ＧＩ（Ｈ）とＣＶＤ法で形成した絶縁膜ＧＩとの２層構造となっている。
【００６１】
低温酸化法で形成した絶縁膜ＧＩ（Ｈ）はその膜厚が約２ｎｍ程度となっており、その上面に形成されるＣＶＤ法による絶縁膜ＧＩは、図２（ａ）に示した絶縁膜ＧＩと同様に、前記絶縁膜ＧＩとの界面側では炭素濃度が小さく、該界面と反対側の面側において炭素濃度が大きくなっている。
【００６２】
図３（ｃ）は、図３（ａ）に示したと同様に、前記絶縁膜ＧＩの膜厚方向における炭素濃度の分布を示し、半導体層との界面から約２ｎｍの部分（点線Ａで示す）にかけて炭素濃度が均一に低く（たとえば１０２０／ｃｍ３以下）、該２ｎｍの部分において段差的に炭素濃度が増加し、さらに該界面から数十ｎｍの部分（点線Ｂで示す）において滑らかであるが段差的に炭素濃度が増加する分布となっている。また、このような分布に限定されず、たとえば図３（ｄ）に示すように、該２ｎｍの部分（点線Ａで示す）において段差的に炭素濃度が増加した後、さらに半導体層ＰＳとの界面から数十ｎｍの部分（点線Ｂで示す）にかけて徐々に増加し、その後、ほぼ一定の濃度になるような分布となっていてもよい。
【００６３】
このように形成した場合でも、半導体層ＰＳとの界面近くの絶縁膜ＧＩの炭素濃度は極めて小さいことから、絶縁膜ＧＩの半導体層ＰＳに対する界面の準位が高くなるのを回避し、かつ、該絶縁膜ＧＩ中の固定電荷が多くなるのを回避することができる。また、半導体層ＰＳとの界面近くを除く部分において炭素濃度は多くなっていることからいわゆるデポレートは低減せずスループットの劣化を回避することができる。
【００６４】
なお、上述した実施例ではいわゆるトップゲート型の薄膜トラジスタについて説明したものであるが、いわゆるボトムゲート型の薄膜トラジスタについても適用できることはいうまでもない。この場合にも、ゲート絶縁膜は半導体層との界面側において炭素濃度を低くするとともに、該界面と反対側の面側において炭素濃度を高くすればよい。
【００６５】
《薄膜トランジスタの特性》
図４は、上述した構成の薄膜トラジスタのストレス時間に対するオン電流変動率の特性を示したグラフである。ここで、横軸はストレス時間（秒）を、縦軸にオン電流変動率を示している。
【００６６】
試作した対象としては、その絶縁膜が低温酸化法で形成した絶縁膜ＧＩ（Ｈ）とＣＶＤ法で形成した絶縁膜ＧＩの２層構造となっているもの、およびＣＶＤ法で形成した絶縁膜ＧＩのみの構造のものとしている。
【００６７】
ここで、低温酸化法で形成した絶縁膜ＧＩ（Ｈ）としては、半導体層ＰＳとの界面からたとえば４ｎｍまで酸素プラズマ酸化したものを用いた。
【００６８】
また、これら各薄膜トランジスタＴＦＴはその初期特性（移動度、Ｓ値）が同程度のものを用いて測定を行なった。さらに、ＬＤＤ領域ＬＤＤの幅が１μｍのｎチャネル型であって、チャネル幅Ｗ／チャネル長Ｌが４／４μｍを用い、ストレス条件はゲート電圧Ｖｔｈ（＠Ｖｄ＝０．１Ｖ）＋１Ｖ、Ｖｄ＝１２Ｖのドレインアバランシェホットキャリア（ＤＡＨＣ）ストレスとした。
【００６９】
図中、４つの特性曲線Ａ、Ｂ、Ｃ、Ｄが示されているが、上から順に、本実施例を適用せず絶縁膜をＣＶＤ法で形成した場合の特性曲線Ａ、本実施例を適用せず絶縁膜を低温酸化法で形成した絶縁膜とＣＶＤ法で形成した絶縁膜の２層構造で形成した場合の特性曲線Ｂ、本実施例を適用し絶縁膜をＣＶＤ法で形成した場合の特性曲線Ｃ、本実施例を適用し絶縁膜を低温酸化法で形成した絶縁膜とＣＶＤ法で形成した絶縁膜の２層構造で形成した場合の特性曲線Ｄとなっている。
【００７０】
このグラフから明らかとなるように、図中下から２つの各特性曲線Ｃ、Ｄ、すなわち本実施例を適用して、堆積法による絶縁膜ＧＩに炭素濃度分布を持たせた薄膜トランジスタＴＦＴはストレス時間に対してそのオン電流変動率が小さくなっており、該薄膜トランジスタＴＦＴの信頼性が向上している。
【００７１】
《製造方法》
図５（ａ）ないし（ｅ）、および図６（ｆ）ないし（ｉ）は、前記薄膜トランジスタＴＦＴの製造方法の一実施例を示す工程図を示している。ここで、これらの図の左側にはｎチャネル型ＭＩＳトランジスタ（図中Ｎ−ＭＩＳと示している）を、右側にはｐチャネル型ＭＩＳトランジスタ（図中Ｐ−ＭＩＳと示している）をそれぞれ示している。
【００７２】
上述したように、画素領域内に形成される薄膜トランジスタＴＦＴは通常ｎチャネル型のものが形成され、映像信号駆動回路および走査信号線駆動回路内においてはｎチャネル型およびｐチャネル型の相補型のＭＩＳトランジスタが多数形成され、これらは並行して製造される。
【００７３】
このことから、図５および図６は、それぞれの製造の各工程においてｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタを並列させて描いている。
【００７４】
以下、工程順に説明する。
工程１．（図５（ａ））
まず、透明基板ＳＵＢ１の主表面にシリコン窒化膜およびシリコン酸化膜を順次形成する。これらの膜は下地層ＵＧと称するもので、これらの膜の上面に形成する薄膜トランジスタＴＦＴに透明基板ＳＵＢ１からのナトリウム不純物が侵入するのを防止するために形成されるものである。
【００７５】
工程２．（図５（ｂ））
前記下地層ＵＧの上面にアモルファスシリコン膜を成膜し、エキシマレーザアニール（ＥＬＡ）することにより、該アモルファスシリコン膜を多結晶化させた半導体層ＰＳを形成する。そして、この半導体層ＰＳをホト・エッチング法を用いて島状に加工する。
【００７６】
工程３．（図５（ｃ））
透明基板ＳＵＢ１の表面に前記半導体層ＰＳをも被って絶縁膜ＧＩを形成する。この絶縁膜はたとえばＣＶＤ法等のいわゆる堆積法で形成される。
【００７７】
その原料ガスとしてはたとえば図７（ａ）に示す構造式を有するテトラエトキシシラン（ＴＥＯＳ）、図７（ｂ）に示す構造式を有するテトラメトキシシラン（ＴＭＳ）、図７（ｃ）に示す構造式を有する酸素（Ｏ２）が用いられる。
【００７８】
この場合、テトラエトキシシランと酸素の組み合わせ、あるいはテトラメトキシシランと酸素の組み合わせた原料ガスであってもよい。
【００７９】
テトラエトキシシランあるいはテトラメトキシシランはそのいずれにおいても前記構造式から明らかとなるように炭素原子を含んでおり、これらを原料ガスとして形成した絶縁膜ＧＩには必然的に炭素を含んで形成されることになる。
【００８０】
このような原料ガスを用いてＣＶＤ法により絶縁膜ＧＩを形成する際に、そのチャンバ内に流入させる該原料ガスのＴＥＯＳ・ＴＭＳ／Ｏ２流量比、あるいはＴＥＯＳ／Ｏ２流量比、ＴＭＳ／Ｏ２流量比を制御し、該流量比を小から大に至るようにして変化させる。
【００８１】
テトラエトキシシランあるいはテトラメトキシシランにはそれぞれ炭素が含まれており、前記絶縁膜の形成の際に、最初の段階では該炭素の量を少なく、その後多くなるように前記制御を行なう。
【００８２】
図８は、原料ガスとしてテトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ２）を用いた場合、前記絶縁膜の形成の際に、ＴＥＯＳ／Ｏ２流量比を上述したように小から大に至るようにして変化させるが、その際におけるデポレートと膜質の関係を示したグラフである。ここで、横軸にはＴＥＯＳ／Ｏ２流量比を示し（原点から遠のくに従い大となる）、縦軸にはデポレート（原点から遠のくに従い速くなる）および膜質（原点から遠のくに従い良質になる）を示している。
【００８３】
デポレートを示す特性曲線（ａ）に示すように、該デポレートは最初のうちは遅くなるが徐々にその速さを増してくることから、全体としてデポレートに要する時間は短くなる。また、膜質を示す特性曲線（ｂ）に示すように、該膜質は特にそれが要求される半導体層ＰＳとの界面近傍において良質となることが明らかになる。
【００８４】
なお、このような絶縁膜ＧＩを形成する前に、予め半導体層ＰＳの表面に低温酸化法による絶縁膜ＧＩ（Ｈ）を形成してもよいことは上述した通りである。
【００８５】
この場合、低温酸化法による絶縁膜ＧＩ（Ｈ）はその膜厚をたとえば２ｎｍ〜４ｎｍとするのが好適である。このように比較的薄く形成するのはその成長時間が長いことから約２ｎｍ〜４ｎｍ程度に止め、その不足分をその上層に形成するＣＶＤ法による絶縁膜ＧＩで賄うようにするからである。
【００８６】
低温酸化法による絶縁膜ＧＩ（Ｈ）はその膜質が良質であり、半導体層ＰＳとの界面から２ｎｍ〜４ｎｍの部分で炭素濃度が１０２０／ｃｍ３以下となり、固定電荷および界面準位においていずれも少ない値をとる。
【００８７】
なお、低温酸化法としては、たとえばオゾン（Ｏ３）水酸化法、ＵＶ−オゾン（Ｏ３）酸化法、オゾン（Ｏ３）酸化法、酸素プラズマ酸化法等があり、そのいずれを用いてもよい。
【００８８】
ここで、酸素プラズマ酸化法を用いた場合の処理時間とその酸化膜厚との関係のグラフを図９に示し、また、ＵＶ−オゾン（Ｏ３）酸化法を用いた場合の処理時間とその酸化膜厚との関係のグラフを図１０に示す。ここで、いずれのグラフにおいてもその横軸に処理時間（分）を、縦軸に酸化膜厚（ｎｍ）を示している。
【００８９】
このようにして低温酸化法による絶縁膜を形成した後、ＣＶＤ法による絶縁膜を積層させることになるが、この場合におけるそれらのデポレートの比率を図１１に示している。同図において、ＣＶＤ法はプラズマＣＶＤ法を例に挙げているが、たとえばＴＥＯＳ／Ｏ２の比率が１／１（１：１）の場合と１／５（１：５）の場合を例示している。また、低温酸化法としてはＵＶ−Ｏ３酸化法および酸素プラズマ酸化法を例示している。
【００９０】
これから明らかとなるように、低温酸化法によるデポレートはＣＶＤ法によるそれよりも極めて小さいことから薄膜トランジスタのゲート絶縁膜の形成において処理に時間がかかる。
【００９１】
図１２は、絶縁膜ＧＩを形成する場合において、成膜時間に対する膜厚依存性を示すグラフである。ここで、その横軸には絶縁膜膜厚（ｎｍ）を、縦軸には酸化時間（秒）を示している。
【００９２】
図中、４つの特性曲線Ａ、Ｂ、Ｃ、Ｄが描かれており、その上方から順次、Ｏ２プラズマ法とＣＶＤ法を使用し炭素濃度分布を有する場合の特性曲線Ｄ、Ｏ２プラズマ法とＣＶＤ法を使用し炭素濃度分布を有しない場合の特性曲線Ｂ、ＣＶＤ法を使用し炭素濃度分布を有する場合の特性曲線Ｃ、ＣＶＤ法を使用し炭素濃度分布を有さない場合の特性曲線Ａをそれぞれ示している。
【００９３】
図１２における特性曲線Ａ、Ｂ、Ｃ、Ｄは、それぞれ図４における特性曲線Ａ、Ｂ、Ｃ、Ｄに対応している。
【００９４】
ゲート絶縁膜を堆積法による膜のみで形成した例が、特性曲線Ａ、Ｃである。低温酸化法（これは堆積法ではない）による膜と堆積法による膜の２層構造とした例が、特性曲線Ｂ、Ｄである。これらの中で、本発明を適用して堆積法による膜に炭素濃度分布をもたせたものは、特性曲線Ｃ、Ｄである。
【００９５】
低温酸化法を用いていない特性曲線Ａ、Ｃは、低温酸化法を用いている特性曲線Ｂ、Ｄと比較して成膜に要する時間が非常に短く、スループットが良いことがわかる。
【００９６】
本発明を適用した特性曲線Ｃでは、図１２からわかるように特性曲線Ａに比べて成膜時間が若干長くなってしまうもののその差は小さく、低温酸化法を用いている特性曲線Ｂのものに比べれば非常に高速である。そして、図４からわかるように、特性曲線Ｃの方が特性極性Ａに比べて特性が大幅に向上しているだけでなく、その特性は、低温酸化法を用いた特性曲線Ｂのものと同程度か、それよりも若干良いぐらいである。
【００９７】
本発明を適用した特性曲線Ｄでは、図１２からわかるように特性曲線Ｂに比べて成膜時間が若干長くなってしまうものの、低温酸化法に要する時間と比較すればその差は小さく、特性曲線Ｂとほとんど変わらない。そして、図４からわかるように、特性曲線Ｄの方が特性曲線Ａ、Ｂ、Ｃに比べて大幅に向上している。
【００９８】
以上の説明からわかるように、本発明によってゲート絶縁膜の中の堆積法による膜における炭素濃度に所定の分布を持たせることにより、特性の良い薄膜トランジスタをスループットよく形成することが可能となる。
【００９９】
また、図１３は、本実施例において、薄膜トランジスタＴＦＴの絶縁膜の構成として低温酸化膜を介在させる場合（図１３（ａ））と低温酸化膜を介在させない場合（図１３（ｂ））であって、ＣＶＤ法によって形成する絶縁膜に炭素濃度分布をもたせる場合において、それぞれにおける成膜速度を該絶縁膜の厚さとの関係で示した図である。
【０１００】
すなわち、図１３（ａ）において、半導体層ＰＳとの界面から低温酸化膜の上面の高さを４ｎｍ、炭素濃度の低い堆積膜の上面の高さを２０ｎｍ、炭素濃度の高い堆積膜の上面の高さを１００ｎｍにした場合のそれぞれの膜の成膜レートを示している。ここで、低温酸化膜はたとえばＯ２プラズマで形成し、約５分で形成でき、その上面の低炭素濃度の堆積膜を１００ｎｍ／分の割合で、さらにその上面の高炭素濃度の堆積膜を８００ｎｍ／分の割合で形成できる。
【０１０１】
また、図１３（ｂ）において、半導体層ＰＳとの界面から炭素濃度の低い堆積膜の上面の高さを２０ｎｍ、炭素濃度の高い堆積膜の上面の高さを１００ｎｍにした場合のそれぞれの膜の成膜レートを示している。ここで、低炭素濃度の堆積膜を１００ｎｍ／分の割合で、さらにその上面の高炭素濃度の堆積膜を８００ｎｍ／分の割合で形成できる。
【０１０２】
工程４．（図５（ｄ））
ゲート電極ＧＴの材料層を被膜した後、フォトレジスト膜ＲＥを形成し、ｎチャネル型薄膜トランジスタＴＦＴの形成領域において前記フォトレジスト膜ＲＥによってゲート電極ＧＴのパターン形成のためのマスクを形成する。ｐチャネル型薄膜トランジスタの形成領域においては前記フォトレジスト膜ＲＥをそのまま残してマスクする。
【０１０３】
ゲート電極ＧＴはそのマスクに対して約１μｍのサイドエッチがなされる程度にパターニングする。このサイドエッチ量は次の工程において形成するＬＤＤ領域ＬＤＤの幅の値に対応する量となる。
【０１０４】
前記フォトレジスト膜ＲＥをそのままマスクとして高濃度のｎ＋不純物をインプラする。これより、ｎチャネル型薄膜トランジスタの半導体層には絶縁膜ＧＩを通して該ｎ＋不純物がドープされ、ソース領域ＳＴおよびドレイン領域ＤＴが形成されるようになる。
【０１０５】
工程５．（図５（ｅ））
前記フォトレジスト膜ＲＥを除去し、低濃度のｎ−不純物をインプラする。ｎチャネル型薄膜トランジスタＴＦＴの形成領域においては、そのゲート電極ＧＴがマスクの機能を有し、それからはみ出た半導体層ＰＳには絶縁膜ＧＩを通して該ｎ−不純物がドープされる。これにより、ソース領域ＳＴとそれに近接するゲート電極ＧＴの端辺との間、およびドレイン領域ＤＴとそれに近接するゲート電極ＧＴの端辺との間にそれぞれＬＤＤ領域ＬＤＤが形成される。
【０１０６】
なお、ｐチャネル型薄膜トランジスタＴＦＴの形成領域においては、その全域にゲート電極ＧＴの材料層が被われていることから、その半導体層ＰＳには不純物はドープされることはない。
【０１０７】
工程６．（図６（ｆ））
透明基板ＳＵＢ１の表面の全域にフォトレジスト膜ＲＥを形成し、ｐチャネル型薄膜トランジスタＴＦＴの形成領域において前記フォトレジスト膜ＲＥによってゲート電極ＧＴ形成のためのマスクを形成する。ｎチャネル型薄膜トランジスタＴＦＴの形成領域においては前記フォトレジスト膜ＲＥをそのまま残してマスクする。
【０１０８】
そして、前記マスクから露出された材料層をエッチングすることによりｐチャネル型薄膜トラジスタＴＦＴのゲート電極ＧＴを形成する。この場合、ｐチャネル型薄膜トランジスタＴＦＴにおいてはＬＤＤ領域を形成する必要性が乏しいことから、前記ゲート電極ＧＴをサイドエッチングすることなくパターニングする。
【０１０９】
その後、前記フォトレジスト膜ＲＥをそのままマスクとして高濃度のｐ＋不純物をインプラする。これより、ｐチャネル型薄膜トランジスタの半導体層ＰＳには絶縁膜を通してｐ＋不純物がドープされ、ソース領域ＳＴおよびドレイン領域ＤＴが形成されるようになる。
【０１１０】
工程７．（図６（ｇ））
前記フォトレジスト膜ＲＥを除去する。これにより、たとえばｎチャネル型薄膜トランジスタＴＦＴは図１に示した構成と同様となる。
【０１１１】
工程８．（図６（ｈ））
薄膜トランジスタＴＦＴが形成された透明基板ＳＵＢ１の表面に該薄膜トラジスタＴＦＴをも被って保護膜ＰＡＳを形成する。この保護膜ＰＡＳは該薄膜トラジスタＴＦＴを液晶との直接の接触を回避し、該薄膜トランジスタＴＦＴの特性が劣化するのを防止するための膜で、たとえばシリコン窒化膜あるいはシリコン酸化膜等の無機材料であっても、樹脂等の有機材料層であってもよい。さらには無機材料と有機材料との順次積層膜であってもよい。
【０１１２】
工程９．（図６（ｉ））
前記保護膜ＰＡＳおよびその下層の絶縁膜ＧＩを貫通する穴を形成することにより、各薄膜トランジスタＴＦＴのドレイン領域ＤＴおよびソース領域ＳＴの一部を露出させる。
【０１１３】
そして、該ドレイン領域ＤＴおよびソース領域ＳＴにそれぞれ接続される電極ＴＭを形成する。
【０１１４】
この電極は、たとえば画素領域内に形成されるｎチャンネル型薄膜トランジスタの場合、一方がドレイン信号線と一体に形成される電極であり、他方が画素電極ＰＸと接続される電極となる。また、これらの各薄膜トランジスタが映像信号駆動回路および走査信号駆動回路に組み込まれるものであるならば、他方の薄膜トランジスタの電極に接続される配線層と一体にあるいは別体に接続される電極として構成される。
【０１１５】
《液晶表示パネルの適用》
図１４（ａ）は、たとえば携帯電話の表示部に組み込まれる液晶表示パネルの一実施例の平面図を示している。
【０１１６】
液晶表示部ＡＲの近傍に周辺回路として走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅが配置され、これら各回路は液晶を介して対向配置される各基板のうちの一方の基板面に多数のＭＩＳトランジスタとこれらＭＩＳトランジスタ等を接続させる配線層等で構成されている。この場合の各ＭＩＳトランジスタはその半導体層がポリシリコンで形成され、画素領域内の薄膜トランジスタと並行して形成されることは上述したとおりである。
【０１１７】
この場合において、それぞれのＭＩＳトランジスタにおいて、ｎチャネル型のそれはその半導体層にＬＤＤ領域が形成されたものとなっている。
【０１１８】
なお、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅにはフレキシブル配線層ＦＢを介してそれぞれに信号が供給されるようになっている。
【０１１９】
また、図１４（ｂ）は、携帯電話の表示部に組み込まれる液晶表示パネルの一実施例の平面図を示し、図１４（ａ）に対応した図となっている。
【０１２０】
液晶表示部ＡＲ内の薄膜トランジスタＴＦＴおよび走査信号駆動回路Ｖ内のＭＩＳトランジスタは、液晶駆動を必要とするため、その駆動電圧が１２Ｖ程度であり、ｎチャネル型のＭＩＳトランジスタであって、その半導体層にはＬＤＤ領域が形成されたものが用いられている。
【０１２１】
一方、映像信号駆動回路Ｈｅ内のＭＩＳトランジスタは、その特性が要求されるため、ｎチャネル型のＭＩＳトランジスタであって、その半導体層にはＬＤＤ領域が形成されていないものが用いられている（シングルドレイントランジスタ）。
【０１２２】
そして、このシングルドレイントランジスタはその半導体層にＬＤＤ領域を設けていないため、ゲート電極ＧＴ側のドレイン領域端で電界が大きくなり、信頼性に乏しくなることから、そのゲート絶縁膜に本発明を適用することにより、その不都合を回避している。
【０１２３】
なお、ｐチャネル型のＭＩＳトランジスタの場合、ＤＡＨＣストレスによる信頼性の劣化はｎチャネル型のそれより顕著ではないが、そのゲート絶縁膜を上述した構成とすることにより、該ゲート絶縁膜中の固定電荷および界面準位密度の低減による初期特性の向上が得られる効果を奏する。
【０１２４】
たとえばＥＬＡにより結晶化したポリシリコン層の粒径は０．３〜１．０μｍ程度であるが、今後ポリシリコン化の手法が向上し、たとえば５〜１０μｍ程度に大粒径化することが予想され、薄膜トランジスタの移動度特性が向上することになる。このことはチャネルに流れる電流が増加し、それに伴うＤＡＨＣによる劣化モードの影響も大きくなることから、そのゲート絶縁膜の上述した構成の効果は多大となる。
【０１２５】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０１２６】
また、上述した実施例は、ｎチャネル型の薄膜トランジスタとして、ＬＤＤ領域を備えたものを例示したが、いわゆるＧＯＬＤ（Gate Overlapped LDD）構造を有するものであってもよいことはもちろんである。ここで、ＧＯＬＤ構造とは半導体層内のＬＤＤ領域のゲート電極側の一部において該ゲート電極とオーバーラップさせて形成したものである。
【０１２７】
さらに、上述した実施例は、液晶表示装置に備えられた薄膜トランジスタについて説明したものであるが、他の表示装置、たとえば有機ＥＬ（Electro Luminescence）表示装置や、その他の形式の表示装置に備えられた薄膜トランジスタにも適用できることはいうまでもない。たとえば有機ＥＬ表示装置は、その発光層を挟持して配置される一対の電極のうち一方の電極には、液晶表示装置と同様に、ゲート信号線からの走査信号によってオンされる薄膜トランジスタを介してドレイン信号線からの映像信号が供給される構成となっているからである。
【０１２８】
【発明の効果】
以上説明したことから明らかなように、本発明による表示装置によれば、薄膜トランジスタにおいてその絶縁膜のポリシリコン層に対する界面の準位が高くなるのを回避し、かつ、該絶縁膜中の固定電荷が多くなるのを回避することができる。
【図面の簡単な説明】
【図１】本発明による表示装置の薄膜トランジスタの一実施例を示す断面図である。
【図２】本発明による表示装置の薄膜トランジスタのゲート絶縁膜の実施例を示す断面図である。
【図３】本発明による表示装置の薄膜トランジスタのゲート絶縁膜の炭素濃度分布の実施例を示すグラフである。
【図４】本発明による表示装置の薄膜トランジスタの特性を示したグラフである。
【図５】図６とともに、本発明による表示装置のＭＩＳトランジスタの製造方法の一実施例を示す工程図である。
【図６】図５とともに、本発明による表示装置のＭＩＳトランジスタの製造方法の一実施例を示す工程図である。
【図７】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を堆積膜で形成する際の原料ガスの成分の一実施例を示す分子構造式である。
【図８】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を堆積膜で形成する際のデポレートと膜質の関係を示すグラフである。
【図９】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を酸素プラズマ法で形成する際の処理時間と酸化膜厚の関係を示すグラフである。
【図１０】本発明による表示装置の薄膜トランジスタのゲート絶縁膜をＵＶ−Ｏ３法で形成する際の処理時間と酸化膜厚の関係を示すグラフである。
【図１１】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を形成する際の各方法におけるデポレートの関係を示す表である。
【図１２】ゲート絶縁膜を形成する際のその膜厚と成膜時間との関係を示すグラフである。
【図１３】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を形成する際のその膜厚と成膜レートとの関係を示した説明図である。
【図１４】本発明が適用される携帯電話に組み込まれる液晶表示パネルの実施例を示す平面図である。
【図１５】本発明による表示装置の一実施例を示す等価回路図である。
【符号の説明】
ＳＵＢ１…透明基板、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トランジスタ、ＰＳ…半導体層（ポリシリコン）ＣＨ…チャネル領域、ＤＴ…ドレイン領域、ＳＴ…ソース領域、ＬＤＤ…ＬＤＤ領域、ＧＩ…ゲート絶縁膜、ＧＴ…ゲート電極。
【発明の属する技術分野】
本発明は表示装置に係り、たとえばアクティブ・マトリクス型と称される表示装置に関する。
【０００２】
【従来の技術】
たとえばこの種の液晶表示装置は、液晶を介して互いに対向配置される各基板の一方の基板の液晶側の面に、ｘ方向に延在されｙ方向に並設されるゲート信号線と、ｙ方向に延在されｘ方向に並設されるドレイン信号線とが形成され、これら各信号線に囲まれた各領域を画素領域として構成している。
【０００３】
そして、各画素領域には、その片側のゲート信号線からの走査信号によって駆動される薄膜トランジスタと、この薄膜トランジスタを介して片側のドレイン信号線からの映像信号が供給される画素電極とを少なくとも備える。
【０００４】
また、前記一方の基板あるいは他方の基板の液晶側の面には、前記画素電極との間に電界を発生させて液晶の光透過率を制御する対向電極とを備える。
【０００５】
さらに、近年において、前記薄膜トランジスタはその半導体層として低温で形成できるポリシリコン（ｐ−Ｓｉ）で構成されたものが知られるようになってきている。
【０００６】
この場合、前記薄膜トランジスタのゲート絶縁膜において、それをたとえば高温酸化法等のように高温で生成させる方法を回避し、たとえばＣＶＤ法等のように比較的低温で形成できる方法を用いて成膜しているのが通常である。
【０００７】
しかし、該ゲート絶縁膜として、必ずしもＣＶＤ法等により形成した絶縁膜のみに限らず、低温酸化法等で形成した絶縁膜との多層構造にしたものも知られている（特許文献１、２、３参照）。薄膜トランジスタの界面準位密度を低減させるため、あるいはその他の効果を奏せんがためである。
【０００８】
なお、このようなポリシリコンからなる薄膜トランジスタを備える液晶表示装置において、ゲート信号線に走査信号を供給する走査信号駆動回路あるいはドレイン信号線に映像信号を供給する映像信号駆動回路などを前記一方の基板に形成し、それら周辺回路に組み込まれるＭＩＳ（Metal Insulator Semiconductor）トランジスタの半導体層もポリシリコンで構成するのが通常である。該ＭＩＳトランジスタを画素領域の薄膜トランジスタの形成と並行して形成できるからである。
【特許文献１】
特開平８−１９５４９４号公報
【特許文献２】
特開２０００−９１５９０号公報
【特許文献３】
特開２０００−２２３７１２号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、このようにポリシリコンからなる薄膜トランジスタのゲート絶縁膜として、たとえばＣＶＤ法によって形成された絶縁膜を少なくとも１層有し、この絶縁膜がポリシリコン層とたとえば直接に当接して形成されている場合に、次のような不都合が発生することが見出された。
【００１０】
すなわち、前記絶縁膜をＣＶＤ法によって成膜した場合、その原料ガス（ＴＥＯＳ、ＴＭＳ等）中に含まれる炭素が膜中にとりこまれる結果、ポリシリコン層との界面の準位が高くなり、さらに該絶縁膜中の固定電荷が多くなってしまい、薄膜トランジスタの電気的な信頼性が劣化してしまうことが確認された。
【００１１】
本発明は、このような事情に基づいてなされたもので、その目的は、薄膜トランジスタにおいてその絶縁膜のポリシリコン層に対する界面の準位が高くなるのを回避し、かつ、該絶縁膜中の固定電荷が多くなるのを回避した表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
なお、以下の各発明の説明において、堆積法によって堆積した堆積膜とはたとえばＣＶＤ法等によって形成した膜をいい、たとえば酸化法等のように堆積法以外で形成した膜と区別した概念で示すものである。
【００１３】
手段１．
本発明による表示装置は、たとえば、絶縁基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、半導体層と、ゲート電極と、前記半導体層とゲート電極との間に設けられたゲート絶縁膜とを有し、
前記ゲート絶縁膜は、堆積法によって堆積した堆積膜を少なくとも１層有し、
前記半導体層との間に堆積法によって堆積した他の堆積膜を介在させることなく形成された一の堆積膜における炭素濃度が前記半導体層に近い側の方が前記半導体層から遠い側よりも小さくなるような分布を有することを特徴とするものである。
【００１４】
手段２．
本発明による表示装置は、たとえば、手段１の構成を前提とし、前記一の堆積膜における炭素濃度は、前記半導体層に近い側の炭素濃度が前記半導体層から遠い側の炭素濃度の１／１０以下であることを特徴とするものである。
【００１５】
手段３．
本発明による表示装置は、たとえば、手段１又は２の構成を前提とし、前記一の堆積膜における炭素濃度は、前記半導体層に近い側の炭素濃度が１Ｅ２０〜１Ｅ２１〔ｃｍ−３〕であり、前記半導体層から遠い側の炭素濃度が１Ｅ２１〜１Ｅ２２〔ｃｍ−３〕であることを特徴とするものである。
【００１６】
手段４．
本発明による表示装置は、たとえば、手段１から３の何れかの構成を前提とし、前記一の堆積膜は、炭素を有する原料ガスを用いたＣＶＤ法で堆積した膜であることを特徴とするものである。
【００１７】
手段５．
本発明による表示装置は、たとえば、手段１から４の何れかの構成を前提とし、前記ゲート絶縁膜は、前記一の堆積膜と前記半導体層との間に堆積法以外の方法で形成された酸化膜を有することを特徴とするものである。
【００１８】
手段６．
本発明による表示装置は、たとえば、手段１から５の何れかの構成を前提とし、前記薄膜トランジスタは、該薄膜トランジスタが設けられた前記絶縁基板と前記ゲート電極との間に前記半導体層が配置されていることを特徴とするものである。
【００１９】
手段７．
本発明による表示装置は、たとえば、手段１から６の何れかの構成を前提とし、前記半導体層は多結晶シリコン層を有することを特徴とするものである。
【００２０】
手段８．
本発明による表示装置は、たとえば、手段１から７の何れかの構成を前提とし、前記薄膜トランジスタはｎチャネル型薄膜トランジスタであることを特徴とするものである。
【００２１】
手段９．
本発明による表示装置は、たとえば、手段１から７の何れかの構成を前提とし、前記薄膜トランジスタはｎチャネル型でシングルドレイン構造の薄膜トランジスタであることを特徴とするものである。
【００２２】
手段１０．
本発明による表示装置は、たとえば、手段１から７の何れかの構成を前提とし、前記薄膜トランジスタはｐチャネル型薄膜トランジスタであることを特徴とするものである。
【００２３】
手段１１．
本発明による表示装置は、たとえば、手段１から１０の何れかの構成を前提とし、前記薄膜トランジスタの前記半導体層は少なくとも一方向に測ったときに１μｍ以上の大きさの結晶を有する半導体層であることを特徴とするものである。
【００２４】
手段１２．
本発明による表示装置は、たとえば、手段１から１１の何れかの構成を前提とし、前記表示装置は液晶表示装置であることを特徴とするものである。
【００２５】
手段１３．
本発明による表示装置は、たとえば、手段１から１１の何れかの構成を前提とし、前記表示装置は有機ＥＬ表示装置であることを特徴とするものである。
【００２６】
手段１４．
本発明による表示装置の製造方法は、たとえば、絶縁基板上に薄膜トランジスタを備え、
前記薄膜トランジスタは、半導体層と、ゲート電極と、前記半導体層とゲート電極との間に設けられたゲート絶縁膜とを有し、
前記ゲート絶縁膜は、堆積法によって堆積した堆積膜を少なくとも１層有する表示装置の製造方法であって、
前記半導体層との間に堆積法によって堆積した他の堆積膜を介在させることなく形成された一の堆積膜を形成する際に、前記堆積膜における炭素濃度が前記半導体層に近い側の方が前記半導体層から遠い側よりも小さくするような分布を持たせて形成することを特徴とするものである。
【００２７】
手段１５．
本発明による表示装置の製造方法は、たとえば、手段１４の構成を前提とし、前記一の堆積膜を形成する際に、炭素を有するガスと炭素を有さないガスとの流量比を変化させてＣＶＤ法で形成することを特徴とするものである。
【００２８】
手段１６．
本発明による表示装置の製造方法は、たとえば、手段１４又は１５の構成を前提とし、前記一の堆積膜を形成する際に、前記炭素を有さないガスに対する前記炭素を有するガスの流量比を、前記半導体層に近い時に小さく、前記半導体層から遠い時に大きくしてＣＶＤ法で形成することを特徴とするものである。
【００２９】
手段１７．
本発明による表示装置の製造方法は、たとえば、絶縁基板上に薄膜トランジスタを備え、
前記薄膜トランジスタは、半導体層と、ゲート電極と、前記半導体層とゲート電極との間に設けられたゲート絶縁膜とを有し、
前記ゲート絶縁膜は、堆積法によって堆積した堆積膜を少なくとも１層有する表示装置の製造方法であって、
前記半導体層との間に堆積法によって堆積した他の堆積膜を介在させることなく形成された一の堆積膜を形成する際に、炭素を有さないガスに対する炭素を有するガスの流量比を、前記半導体層に近い時に小さく、前記半導体層から遠い時に大きくしてＣＶＤ法で形成することを特徴とするものである。
【００３０】
手段１８．
本発明による表示装置の製造方法は、たとえば、手段１７の構成を前提とし、前記一の堆積膜を形成する際に、炭素を有さないガスに対する炭素を有するガスの流量比を、成膜開始時の方が成膜終了時よりも小さくしてＣＶＤ法で形成することを特徴とするものである。
【００３１】
手段１９．
本発明による表示装置の製造方法は、たとえば、手段１７または１８の構成を前提とし、前記ゲート絶縁膜を形成する際に、前記半導体層の上に堆積法以外の方法で酸化膜を形成した後、堆積法により前記一の堆積膜を形成することを特徴とするものである。
【００３２】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００３３】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
《等価回路》
図１５は、たとえば液晶表示装置の一実施例を示す等価回路図である。
液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。
【００３４】
シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されている。
【００３５】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００３６】
各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。
【００３７】
なお、この薄膜トランジスタＴＦＴは、この実施例では、その半導体層がポリシリコンで構成されたものとなっている。
【００３８】
前記画素電極ＰＸは、他方の透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成した対向電極ＣＴ（図示せず）との間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。
【００３９】
前記ゲート信号線ＧＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は走査信号駆動回路Ｖに接続され、該走査信号駆動回路Ｖから各ゲート信号線ＧＬに走査信号を供給するようになっている。
【００４０】
なお、走査信号駆動回路Ｖや映像信号駆動回路Ｈｅなどの周辺回路をシール材ＳＬよりも内側に形成してもよい。
【００４１】
同様に、前記ドレイン信号線ＤＬのそれぞれの一端は前記シール材ＳＬを超えて延在され、その延在端は映像信号駆動回路Ｈｅに接続され、該映像信号駆動回路Ｈｅから各ドレイン信号線ＤＬに映像信号を供給するようになっている。
【００４２】
前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅのそれぞれは、ｎチャネル型ＭＩＳ（Metal Insulator Semiconductor）トランジスタおよびｐチャネル型ＭＩＳトランジスタからなる相補型トランジスタが多数接続されて構成され、それら各トランジスタの半導体層はポリシリコンで構成されたものとなっている。
【００４３】
なお、これらＭＩＳトランジスタは画素領域内に形成される薄膜トラジスタＴＦＴとほぼ同様の構成からなる薄膜トランジスタである。このため、この明細書では、ＭＩＳトランジスタと称する場合は薄膜トランジスタと同義であるが、以下の説明において、必要に応じて、画素領域内の薄膜トランジスタ、前記走査信号駆動回路Ｖあるいは映像信号駆動回路Ｈｅ内のＭＩＳトランジスタというように、それらを区別して称する場合がある。
【００４４】
走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅの形成は前記各画素領域の形成と並行してなされ、画素領域内の薄膜トランジスタＴＦＴの形成と並行して前記ＭＩＳトランジスタが形成されるようになっている。
【００４５】
このように構成された液晶表示装置において、前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。
【００４６】
また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。
【００４７】
《薄膜トランジスタ》
図１は、図１５に示す薄膜トランジスタＴＦＴの一実施例を示す断面図で、たとえばトップゲート型と称されるｎチャネル型薄膜トランジスタを示している。
【００４８】
図において、透明基板ＳＵＢ１の表面には、ポリシリコン層からなる半導体層ＰＳが形成されている。この半導体層ＰＳはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をたとえばエキシマレーザアニール（ＥＬＡ）によって多結晶化したものである。
【００４９】
なお、この半導体層ＰＳは、透明基板ＳＵＢ１の表面にＳｉＯあるいはＳｉＮからなる下地層を形成し、この下地層の上面に形成してもよい。この下地層は透明基板ＳＵＢ１に含まれるイオン性不純物が薄膜トランジスタＴＦＴに影響を及ぼすのを回避することができるからである。
【００５０】
前記半導体層ＰＳの上面には該半導体層ＰＳが形成されていない透明基板ＳＵＢ１上の領域をも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴの形成領域においてはゲート絶縁膜として機能するものである。
【００５１】
該絶縁膜ＧＩの上面には該半導体層ＰＳのほぼ中央を横切るようにしてゲート電極ＧＴが形成されている。このゲート電極ＧＴは前記ゲート信号線ＧＬと電気的に接続されており、この場合、該ゲート信号線ＧＬと一体にあるいは別体に形成されていてもよい。
【００５２】
このゲート電極ＧＴと重畳される半導体層ＰＳの領域は薄膜トランジスタＴＦＴのチャネル領域ＣＨとして構成され、このゲート電極ＧＴに対して一方の側の半導体層ＰＳの領域はドレイン領域ＤＴ、他方の側の半導体層ＰＳの領域はソース領域ＳＴとして構成されている。
【００５３】
なお、液晶表示装置の回路ではその極性は動作中に反転する場合があり、該薄膜トランジスタＴＦＴのドレイン領域ＤＴおよびソース領域ＳＴは該動作中に入れ替わるようになる。しかし、以下の説明では、便宜上、ドレイン信号線ＤＬに接続される側をドレイン領域ＤＴ、画素電極ＰＸに接続される側をソース領域ＳＴと称する。
【００５４】
なお、この実施例の場合、ドレイン領域ＤＴのゲート電極ＧＴと近接する端辺との間、およびソース領域ＳＴのゲート電極ＧＴと近接する端辺との間にはいわゆるＬＤＤ（Lightly Doped Drain）領域ＬＤＤが形成されたものとなっている。ドレイン領域ＤＴあるいはソース領域ＳＴのゲート電極ＧＴとの近接した部分において電界集中が生じるのを回避するためである。
【００５５】
ドレイン領域ＤＴおよびソース領域ＳＴには高濃度のｎ＋型不純物がドープされ、ＬＤＤ領域ＬＤＤには低濃度のｎ−型不純物がドープされて構成されており、これらの不純物のドープはたとえば前記ゲート電極ＧＴあるいは他のマスクを介して前記絶縁膜ＧＩを通してなされるようになっている。
【００５６】
ここで、前記絶縁膜ＧＩは、たとえばＣＶＤ法等の堆積法により形成され、その半導体層ＰＳとの界面側から他の面（ゲート電極ＧＴが形成されている面）にかけて、炭素濃度が小から大となるような分布を有するように構成されている。
【００５７】
薄膜トランジスタＴＦＴにおいて、その絶縁膜ＧＩの半導体層ＰＳに対する界面の準位が高くなるのを回避し、かつ、該絶縁膜中の固定電荷が多くなるのを回避するためには、該絶縁膜ＧＩの全域にわたって炭素濃度を小さくすることが考えられるが、このようにした場合、いわゆるデポレートは大幅に低減され、スループットが極めて悪くなることから、上述したように、半導体層ＰＳの界面側にて炭素濃度が小さくなるような分布をもたせた構成となっている。
【００５８】
図２（ａ）は、半導体層ＰＳの上面に形成された前記絶縁膜ＧＩにおける炭素濃度の分布の一実施例を示した断面図で、該半導体層ＰＳとの界面側では炭素濃度が小さく、該界面と反対側の面において炭素濃度が大きいことを示している。図中において、＋に示す符号は炭素分子を示し、この分布の粗密で炭素濃度の小あるいは大を示している。
【００５９】
この場合における絶縁膜ＧＩの膜厚方向における炭素濃度の分布は、たとえば図３（ａ）に示すようになっている。ここで、横軸は半導体層ＰＳとの界面からの膜厚距離（原点から遠のくに従い大きくなる）を、縦軸は炭素濃度（原点から遠のくに従い大きくなる）を示している。半導体層ＰＳとの界面から数十ｎｍの部分（図中点線部分）を境にして該半導体層ＰＳ側において炭素濃度が低く該半導体層ＰＳと反対側において高くなっている。図中界面から数十ｎｍまでの絶縁膜ＧＩの炭素濃度はたとえば１０２０〜１０２１／ｃｍ３程度、数十ｎｍより上方の絶縁膜ＧＩの炭素濃度はその１０倍程度、すなわち１０２１〜１０２２／ｃｍ３程度である。また、図３（ｂ）に示すように、半導体層との界面から数十ｎｍの部分（原点から遠のくに従い大きくなる）にかけて徐々に炭素濃度を高くするようにしてもよい。
【００６０】
図２（ｂ）は前記薄膜トランジスタＴＦＴの他の実施例を示すもので、図２（ａ）と対応した図となっている。この実施例の場合、該薄膜トランジスタＴＦＴの絶縁膜はその半導体層ＰＳ側から低温酸化法で形成した絶縁膜ＧＩ（Ｈ）とＣＶＤ法で形成した絶縁膜ＧＩとの２層構造となっている。
【００６１】
低温酸化法で形成した絶縁膜ＧＩ（Ｈ）はその膜厚が約２ｎｍ程度となっており、その上面に形成されるＣＶＤ法による絶縁膜ＧＩは、図２（ａ）に示した絶縁膜ＧＩと同様に、前記絶縁膜ＧＩとの界面側では炭素濃度が小さく、該界面と反対側の面側において炭素濃度が大きくなっている。
【００６２】
図３（ｃ）は、図３（ａ）に示したと同様に、前記絶縁膜ＧＩの膜厚方向における炭素濃度の分布を示し、半導体層との界面から約２ｎｍの部分（点線Ａで示す）にかけて炭素濃度が均一に低く（たとえば１０２０／ｃｍ３以下）、該２ｎｍの部分において段差的に炭素濃度が増加し、さらに該界面から数十ｎｍの部分（点線Ｂで示す）において滑らかであるが段差的に炭素濃度が増加する分布となっている。また、このような分布に限定されず、たとえば図３（ｄ）に示すように、該２ｎｍの部分（点線Ａで示す）において段差的に炭素濃度が増加した後、さらに半導体層ＰＳとの界面から数十ｎｍの部分（点線Ｂで示す）にかけて徐々に増加し、その後、ほぼ一定の濃度になるような分布となっていてもよい。
【００６３】
このように形成した場合でも、半導体層ＰＳとの界面近くの絶縁膜ＧＩの炭素濃度は極めて小さいことから、絶縁膜ＧＩの半導体層ＰＳに対する界面の準位が高くなるのを回避し、かつ、該絶縁膜ＧＩ中の固定電荷が多くなるのを回避することができる。また、半導体層ＰＳとの界面近くを除く部分において炭素濃度は多くなっていることからいわゆるデポレートは低減せずスループットの劣化を回避することができる。
【００６４】
なお、上述した実施例ではいわゆるトップゲート型の薄膜トラジスタについて説明したものであるが、いわゆるボトムゲート型の薄膜トラジスタについても適用できることはいうまでもない。この場合にも、ゲート絶縁膜は半導体層との界面側において炭素濃度を低くするとともに、該界面と反対側の面側において炭素濃度を高くすればよい。
【００６５】
《薄膜トランジスタの特性》
図４は、上述した構成の薄膜トラジスタのストレス時間に対するオン電流変動率の特性を示したグラフである。ここで、横軸はストレス時間（秒）を、縦軸にオン電流変動率を示している。
【００６６】
試作した対象としては、その絶縁膜が低温酸化法で形成した絶縁膜ＧＩ（Ｈ）とＣＶＤ法で形成した絶縁膜ＧＩの２層構造となっているもの、およびＣＶＤ法で形成した絶縁膜ＧＩのみの構造のものとしている。
【００６７】
ここで、低温酸化法で形成した絶縁膜ＧＩ（Ｈ）としては、半導体層ＰＳとの界面からたとえば４ｎｍまで酸素プラズマ酸化したものを用いた。
【００６８】
また、これら各薄膜トランジスタＴＦＴはその初期特性（移動度、Ｓ値）が同程度のものを用いて測定を行なった。さらに、ＬＤＤ領域ＬＤＤの幅が１μｍのｎチャネル型であって、チャネル幅Ｗ／チャネル長Ｌが４／４μｍを用い、ストレス条件はゲート電圧Ｖｔｈ（＠Ｖｄ＝０．１Ｖ）＋１Ｖ、Ｖｄ＝１２Ｖのドレインアバランシェホットキャリア（ＤＡＨＣ）ストレスとした。
【００６９】
図中、４つの特性曲線Ａ、Ｂ、Ｃ、Ｄが示されているが、上から順に、本実施例を適用せず絶縁膜をＣＶＤ法で形成した場合の特性曲線Ａ、本実施例を適用せず絶縁膜を低温酸化法で形成した絶縁膜とＣＶＤ法で形成した絶縁膜の２層構造で形成した場合の特性曲線Ｂ、本実施例を適用し絶縁膜をＣＶＤ法で形成した場合の特性曲線Ｃ、本実施例を適用し絶縁膜を低温酸化法で形成した絶縁膜とＣＶＤ法で形成した絶縁膜の２層構造で形成した場合の特性曲線Ｄとなっている。
【００７０】
このグラフから明らかとなるように、図中下から２つの各特性曲線Ｃ、Ｄ、すなわち本実施例を適用して、堆積法による絶縁膜ＧＩに炭素濃度分布を持たせた薄膜トランジスタＴＦＴはストレス時間に対してそのオン電流変動率が小さくなっており、該薄膜トランジスタＴＦＴの信頼性が向上している。
【００７１】
《製造方法》
図５（ａ）ないし（ｅ）、および図６（ｆ）ないし（ｉ）は、前記薄膜トランジスタＴＦＴの製造方法の一実施例を示す工程図を示している。ここで、これらの図の左側にはｎチャネル型ＭＩＳトランジスタ（図中Ｎ−ＭＩＳと示している）を、右側にはｐチャネル型ＭＩＳトランジスタ（図中Ｐ−ＭＩＳと示している）をそれぞれ示している。
【００７２】
上述したように、画素領域内に形成される薄膜トランジスタＴＦＴは通常ｎチャネル型のものが形成され、映像信号駆動回路および走査信号線駆動回路内においてはｎチャネル型およびｐチャネル型の相補型のＭＩＳトランジスタが多数形成され、これらは並行して製造される。
【００７３】
このことから、図５および図６は、それぞれの製造の各工程においてｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタを並列させて描いている。
【００７４】
以下、工程順に説明する。
工程１．（図５（ａ））
まず、透明基板ＳＵＢ１の主表面にシリコン窒化膜およびシリコン酸化膜を順次形成する。これらの膜は下地層ＵＧと称するもので、これらの膜の上面に形成する薄膜トランジスタＴＦＴに透明基板ＳＵＢ１からのナトリウム不純物が侵入するのを防止するために形成されるものである。
【００７５】
工程２．（図５（ｂ））
前記下地層ＵＧの上面にアモルファスシリコン膜を成膜し、エキシマレーザアニール（ＥＬＡ）することにより、該アモルファスシリコン膜を多結晶化させた半導体層ＰＳを形成する。そして、この半導体層ＰＳをホト・エッチング法を用いて島状に加工する。
【００７６】
工程３．（図５（ｃ））
透明基板ＳＵＢ１の表面に前記半導体層ＰＳをも被って絶縁膜ＧＩを形成する。この絶縁膜はたとえばＣＶＤ法等のいわゆる堆積法で形成される。
【００７７】
その原料ガスとしてはたとえば図７（ａ）に示す構造式を有するテトラエトキシシラン（ＴＥＯＳ）、図７（ｂ）に示す構造式を有するテトラメトキシシラン（ＴＭＳ）、図７（ｃ）に示す構造式を有する酸素（Ｏ２）が用いられる。
【００７８】
この場合、テトラエトキシシランと酸素の組み合わせ、あるいはテトラメトキシシランと酸素の組み合わせた原料ガスであってもよい。
【００７９】
テトラエトキシシランあるいはテトラメトキシシランはそのいずれにおいても前記構造式から明らかとなるように炭素原子を含んでおり、これらを原料ガスとして形成した絶縁膜ＧＩには必然的に炭素を含んで形成されることになる。
【００８０】
このような原料ガスを用いてＣＶＤ法により絶縁膜ＧＩを形成する際に、そのチャンバ内に流入させる該原料ガスのＴＥＯＳ・ＴＭＳ／Ｏ２流量比、あるいはＴＥＯＳ／Ｏ２流量比、ＴＭＳ／Ｏ２流量比を制御し、該流量比を小から大に至るようにして変化させる。
【００８１】
テトラエトキシシランあるいはテトラメトキシシランにはそれぞれ炭素が含まれており、前記絶縁膜の形成の際に、最初の段階では該炭素の量を少なく、その後多くなるように前記制御を行なう。
【００８２】
図８は、原料ガスとしてテトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ２）を用いた場合、前記絶縁膜の形成の際に、ＴＥＯＳ／Ｏ２流量比を上述したように小から大に至るようにして変化させるが、その際におけるデポレートと膜質の関係を示したグラフである。ここで、横軸にはＴＥＯＳ／Ｏ２流量比を示し（原点から遠のくに従い大となる）、縦軸にはデポレート（原点から遠のくに従い速くなる）および膜質（原点から遠のくに従い良質になる）を示している。
【００８３】
デポレートを示す特性曲線（ａ）に示すように、該デポレートは最初のうちは遅くなるが徐々にその速さを増してくることから、全体としてデポレートに要する時間は短くなる。また、膜質を示す特性曲線（ｂ）に示すように、該膜質は特にそれが要求される半導体層ＰＳとの界面近傍において良質となることが明らかになる。
【００８４】
なお、このような絶縁膜ＧＩを形成する前に、予め半導体層ＰＳの表面に低温酸化法による絶縁膜ＧＩ（Ｈ）を形成してもよいことは上述した通りである。
【００８５】
この場合、低温酸化法による絶縁膜ＧＩ（Ｈ）はその膜厚をたとえば２ｎｍ〜４ｎｍとするのが好適である。このように比較的薄く形成するのはその成長時間が長いことから約２ｎｍ〜４ｎｍ程度に止め、その不足分をその上層に形成するＣＶＤ法による絶縁膜ＧＩで賄うようにするからである。
【００８６】
低温酸化法による絶縁膜ＧＩ（Ｈ）はその膜質が良質であり、半導体層ＰＳとの界面から２ｎｍ〜４ｎｍの部分で炭素濃度が１０２０／ｃｍ３以下となり、固定電荷および界面準位においていずれも少ない値をとる。
【００８７】
なお、低温酸化法としては、たとえばオゾン（Ｏ３）水酸化法、ＵＶ−オゾン（Ｏ３）酸化法、オゾン（Ｏ３）酸化法、酸素プラズマ酸化法等があり、そのいずれを用いてもよい。
【００８８】
ここで、酸素プラズマ酸化法を用いた場合の処理時間とその酸化膜厚との関係のグラフを図９に示し、また、ＵＶ−オゾン（Ｏ３）酸化法を用いた場合の処理時間とその酸化膜厚との関係のグラフを図１０に示す。ここで、いずれのグラフにおいてもその横軸に処理時間（分）を、縦軸に酸化膜厚（ｎｍ）を示している。
【００８９】
このようにして低温酸化法による絶縁膜を形成した後、ＣＶＤ法による絶縁膜を積層させることになるが、この場合におけるそれらのデポレートの比率を図１１に示している。同図において、ＣＶＤ法はプラズマＣＶＤ法を例に挙げているが、たとえばＴＥＯＳ／Ｏ２の比率が１／１（１：１）の場合と１／５（１：５）の場合を例示している。また、低温酸化法としてはＵＶ−Ｏ３酸化法および酸素プラズマ酸化法を例示している。
【００９０】
これから明らかとなるように、低温酸化法によるデポレートはＣＶＤ法によるそれよりも極めて小さいことから薄膜トランジスタのゲート絶縁膜の形成において処理に時間がかかる。
【００９１】
図１２は、絶縁膜ＧＩを形成する場合において、成膜時間に対する膜厚依存性を示すグラフである。ここで、その横軸には絶縁膜膜厚（ｎｍ）を、縦軸には酸化時間（秒）を示している。
【００９２】
図中、４つの特性曲線Ａ、Ｂ、Ｃ、Ｄが描かれており、その上方から順次、Ｏ２プラズマ法とＣＶＤ法を使用し炭素濃度分布を有する場合の特性曲線Ｄ、Ｏ２プラズマ法とＣＶＤ法を使用し炭素濃度分布を有しない場合の特性曲線Ｂ、ＣＶＤ法を使用し炭素濃度分布を有する場合の特性曲線Ｃ、ＣＶＤ法を使用し炭素濃度分布を有さない場合の特性曲線Ａをそれぞれ示している。
【００９３】
図１２における特性曲線Ａ、Ｂ、Ｃ、Ｄは、それぞれ図４における特性曲線Ａ、Ｂ、Ｃ、Ｄに対応している。
【００９４】
ゲート絶縁膜を堆積法による膜のみで形成した例が、特性曲線Ａ、Ｃである。低温酸化法（これは堆積法ではない）による膜と堆積法による膜の２層構造とした例が、特性曲線Ｂ、Ｄである。これらの中で、本発明を適用して堆積法による膜に炭素濃度分布をもたせたものは、特性曲線Ｃ、Ｄである。
【００９５】
低温酸化法を用いていない特性曲線Ａ、Ｃは、低温酸化法を用いている特性曲線Ｂ、Ｄと比較して成膜に要する時間が非常に短く、スループットが良いことがわかる。
【００９６】
本発明を適用した特性曲線Ｃでは、図１２からわかるように特性曲線Ａに比べて成膜時間が若干長くなってしまうもののその差は小さく、低温酸化法を用いている特性曲線Ｂのものに比べれば非常に高速である。そして、図４からわかるように、特性曲線Ｃの方が特性極性Ａに比べて特性が大幅に向上しているだけでなく、その特性は、低温酸化法を用いた特性曲線Ｂのものと同程度か、それよりも若干良いぐらいである。
【００９７】
本発明を適用した特性曲線Ｄでは、図１２からわかるように特性曲線Ｂに比べて成膜時間が若干長くなってしまうものの、低温酸化法に要する時間と比較すればその差は小さく、特性曲線Ｂとほとんど変わらない。そして、図４からわかるように、特性曲線Ｄの方が特性曲線Ａ、Ｂ、Ｃに比べて大幅に向上している。
【００９８】
以上の説明からわかるように、本発明によってゲート絶縁膜の中の堆積法による膜における炭素濃度に所定の分布を持たせることにより、特性の良い薄膜トランジスタをスループットよく形成することが可能となる。
【００９９】
また、図１３は、本実施例において、薄膜トランジスタＴＦＴの絶縁膜の構成として低温酸化膜を介在させる場合（図１３（ａ））と低温酸化膜を介在させない場合（図１３（ｂ））であって、ＣＶＤ法によって形成する絶縁膜に炭素濃度分布をもたせる場合において、それぞれにおける成膜速度を該絶縁膜の厚さとの関係で示した図である。
【０１００】
すなわち、図１３（ａ）において、半導体層ＰＳとの界面から低温酸化膜の上面の高さを４ｎｍ、炭素濃度の低い堆積膜の上面の高さを２０ｎｍ、炭素濃度の高い堆積膜の上面の高さを１００ｎｍにした場合のそれぞれの膜の成膜レートを示している。ここで、低温酸化膜はたとえばＯ２プラズマで形成し、約５分で形成でき、その上面の低炭素濃度の堆積膜を１００ｎｍ／分の割合で、さらにその上面の高炭素濃度の堆積膜を８００ｎｍ／分の割合で形成できる。
【０１０１】
また、図１３（ｂ）において、半導体層ＰＳとの界面から炭素濃度の低い堆積膜の上面の高さを２０ｎｍ、炭素濃度の高い堆積膜の上面の高さを１００ｎｍにした場合のそれぞれの膜の成膜レートを示している。ここで、低炭素濃度の堆積膜を１００ｎｍ／分の割合で、さらにその上面の高炭素濃度の堆積膜を８００ｎｍ／分の割合で形成できる。
【０１０２】
工程４．（図５（ｄ））
ゲート電極ＧＴの材料層を被膜した後、フォトレジスト膜ＲＥを形成し、ｎチャネル型薄膜トランジスタＴＦＴの形成領域において前記フォトレジスト膜ＲＥによってゲート電極ＧＴのパターン形成のためのマスクを形成する。ｐチャネル型薄膜トランジスタの形成領域においては前記フォトレジスト膜ＲＥをそのまま残してマスクする。
【０１０３】
ゲート電極ＧＴはそのマスクに対して約１μｍのサイドエッチがなされる程度にパターニングする。このサイドエッチ量は次の工程において形成するＬＤＤ領域ＬＤＤの幅の値に対応する量となる。
【０１０４】
前記フォトレジスト膜ＲＥをそのままマスクとして高濃度のｎ＋不純物をインプラする。これより、ｎチャネル型薄膜トランジスタの半導体層には絶縁膜ＧＩを通して該ｎ＋不純物がドープされ、ソース領域ＳＴおよびドレイン領域ＤＴが形成されるようになる。
【０１０５】
工程５．（図５（ｅ））
前記フォトレジスト膜ＲＥを除去し、低濃度のｎ−不純物をインプラする。ｎチャネル型薄膜トランジスタＴＦＴの形成領域においては、そのゲート電極ＧＴがマスクの機能を有し、それからはみ出た半導体層ＰＳには絶縁膜ＧＩを通して該ｎ−不純物がドープされる。これにより、ソース領域ＳＴとそれに近接するゲート電極ＧＴの端辺との間、およびドレイン領域ＤＴとそれに近接するゲート電極ＧＴの端辺との間にそれぞれＬＤＤ領域ＬＤＤが形成される。
【０１０６】
なお、ｐチャネル型薄膜トランジスタＴＦＴの形成領域においては、その全域にゲート電極ＧＴの材料層が被われていることから、その半導体層ＰＳには不純物はドープされることはない。
【０１０７】
工程６．（図６（ｆ））
透明基板ＳＵＢ１の表面の全域にフォトレジスト膜ＲＥを形成し、ｐチャネル型薄膜トランジスタＴＦＴの形成領域において前記フォトレジスト膜ＲＥによってゲート電極ＧＴ形成のためのマスクを形成する。ｎチャネル型薄膜トランジスタＴＦＴの形成領域においては前記フォトレジスト膜ＲＥをそのまま残してマスクする。
【０１０８】
そして、前記マスクから露出された材料層をエッチングすることによりｐチャネル型薄膜トラジスタＴＦＴのゲート電極ＧＴを形成する。この場合、ｐチャネル型薄膜トランジスタＴＦＴにおいてはＬＤＤ領域を形成する必要性が乏しいことから、前記ゲート電極ＧＴをサイドエッチングすることなくパターニングする。
【０１０９】
その後、前記フォトレジスト膜ＲＥをそのままマスクとして高濃度のｐ＋不純物をインプラする。これより、ｐチャネル型薄膜トランジスタの半導体層ＰＳには絶縁膜を通してｐ＋不純物がドープされ、ソース領域ＳＴおよびドレイン領域ＤＴが形成されるようになる。
【０１１０】
工程７．（図６（ｇ））
前記フォトレジスト膜ＲＥを除去する。これにより、たとえばｎチャネル型薄膜トランジスタＴＦＴは図１に示した構成と同様となる。
【０１１１】
工程８．（図６（ｈ））
薄膜トランジスタＴＦＴが形成された透明基板ＳＵＢ１の表面に該薄膜トラジスタＴＦＴをも被って保護膜ＰＡＳを形成する。この保護膜ＰＡＳは該薄膜トラジスタＴＦＴを液晶との直接の接触を回避し、該薄膜トランジスタＴＦＴの特性が劣化するのを防止するための膜で、たとえばシリコン窒化膜あるいはシリコン酸化膜等の無機材料であっても、樹脂等の有機材料層であってもよい。さらには無機材料と有機材料との順次積層膜であってもよい。
【０１１２】
工程９．（図６（ｉ））
前記保護膜ＰＡＳおよびその下層の絶縁膜ＧＩを貫通する穴を形成することにより、各薄膜トランジスタＴＦＴのドレイン領域ＤＴおよびソース領域ＳＴの一部を露出させる。
【０１１３】
そして、該ドレイン領域ＤＴおよびソース領域ＳＴにそれぞれ接続される電極ＴＭを形成する。
【０１１４】
この電極は、たとえば画素領域内に形成されるｎチャンネル型薄膜トランジスタの場合、一方がドレイン信号線と一体に形成される電極であり、他方が画素電極ＰＸと接続される電極となる。また、これらの各薄膜トランジスタが映像信号駆動回路および走査信号駆動回路に組み込まれるものであるならば、他方の薄膜トランジスタの電極に接続される配線層と一体にあるいは別体に接続される電極として構成される。
【０１１５】
《液晶表示パネルの適用》
図１４（ａ）は、たとえば携帯電話の表示部に組み込まれる液晶表示パネルの一実施例の平面図を示している。
【０１１６】
液晶表示部ＡＲの近傍に周辺回路として走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅが配置され、これら各回路は液晶を介して対向配置される各基板のうちの一方の基板面に多数のＭＩＳトランジスタとこれらＭＩＳトランジスタ等を接続させる配線層等で構成されている。この場合の各ＭＩＳトランジスタはその半導体層がポリシリコンで形成され、画素領域内の薄膜トランジスタと並行して形成されることは上述したとおりである。
【０１１７】
この場合において、それぞれのＭＩＳトランジスタにおいて、ｎチャネル型のそれはその半導体層にＬＤＤ領域が形成されたものとなっている。
【０１１８】
なお、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅにはフレキシブル配線層ＦＢを介してそれぞれに信号が供給されるようになっている。
【０１１９】
また、図１４（ｂ）は、携帯電話の表示部に組み込まれる液晶表示パネルの一実施例の平面図を示し、図１４（ａ）に対応した図となっている。
【０１２０】
液晶表示部ＡＲ内の薄膜トランジスタＴＦＴおよび走査信号駆動回路Ｖ内のＭＩＳトランジスタは、液晶駆動を必要とするため、その駆動電圧が１２Ｖ程度であり、ｎチャネル型のＭＩＳトランジスタであって、その半導体層にはＬＤＤ領域が形成されたものが用いられている。
【０１２１】
一方、映像信号駆動回路Ｈｅ内のＭＩＳトランジスタは、その特性が要求されるため、ｎチャネル型のＭＩＳトランジスタであって、その半導体層にはＬＤＤ領域が形成されていないものが用いられている（シングルドレイントランジスタ）。
【０１２２】
そして、このシングルドレイントランジスタはその半導体層にＬＤＤ領域を設けていないため、ゲート電極ＧＴ側のドレイン領域端で電界が大きくなり、信頼性に乏しくなることから、そのゲート絶縁膜に本発明を適用することにより、その不都合を回避している。
【０１２３】
なお、ｐチャネル型のＭＩＳトランジスタの場合、ＤＡＨＣストレスによる信頼性の劣化はｎチャネル型のそれより顕著ではないが、そのゲート絶縁膜を上述した構成とすることにより、該ゲート絶縁膜中の固定電荷および界面準位密度の低減による初期特性の向上が得られる効果を奏する。
【０１２４】
たとえばＥＬＡにより結晶化したポリシリコン層の粒径は０．３〜１．０μｍ程度であるが、今後ポリシリコン化の手法が向上し、たとえば５〜１０μｍ程度に大粒径化することが予想され、薄膜トランジスタの移動度特性が向上することになる。このことはチャネルに流れる電流が増加し、それに伴うＤＡＨＣによる劣化モードの影響も大きくなることから、そのゲート絶縁膜の上述した構成の効果は多大となる。
【０１２５】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０１２６】
また、上述した実施例は、ｎチャネル型の薄膜トランジスタとして、ＬＤＤ領域を備えたものを例示したが、いわゆるＧＯＬＤ（Gate Overlapped LDD）構造を有するものであってもよいことはもちろんである。ここで、ＧＯＬＤ構造とは半導体層内のＬＤＤ領域のゲート電極側の一部において該ゲート電極とオーバーラップさせて形成したものである。
【０１２７】
さらに、上述した実施例は、液晶表示装置に備えられた薄膜トランジスタについて説明したものであるが、他の表示装置、たとえば有機ＥＬ（Electro Luminescence）表示装置や、その他の形式の表示装置に備えられた薄膜トランジスタにも適用できることはいうまでもない。たとえば有機ＥＬ表示装置は、その発光層を挟持して配置される一対の電極のうち一方の電極には、液晶表示装置と同様に、ゲート信号線からの走査信号によってオンされる薄膜トランジスタを介してドレイン信号線からの映像信号が供給される構成となっているからである。
【０１２８】
【発明の効果】
以上説明したことから明らかなように、本発明による表示装置によれば、薄膜トランジスタにおいてその絶縁膜のポリシリコン層に対する界面の準位が高くなるのを回避し、かつ、該絶縁膜中の固定電荷が多くなるのを回避することができる。
【図面の簡単な説明】
【図１】本発明による表示装置の薄膜トランジスタの一実施例を示す断面図である。
【図２】本発明による表示装置の薄膜トランジスタのゲート絶縁膜の実施例を示す断面図である。
【図３】本発明による表示装置の薄膜トランジスタのゲート絶縁膜の炭素濃度分布の実施例を示すグラフである。
【図４】本発明による表示装置の薄膜トランジスタの特性を示したグラフである。
【図５】図６とともに、本発明による表示装置のＭＩＳトランジスタの製造方法の一実施例を示す工程図である。
【図６】図５とともに、本発明による表示装置のＭＩＳトランジスタの製造方法の一実施例を示す工程図である。
【図７】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を堆積膜で形成する際の原料ガスの成分の一実施例を示す分子構造式である。
【図８】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を堆積膜で形成する際のデポレートと膜質の関係を示すグラフである。
【図９】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を酸素プラズマ法で形成する際の処理時間と酸化膜厚の関係を示すグラフである。
【図１０】本発明による表示装置の薄膜トランジスタのゲート絶縁膜をＵＶ−Ｏ３法で形成する際の処理時間と酸化膜厚の関係を示すグラフである。
【図１１】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を形成する際の各方法におけるデポレートの関係を示す表である。
【図１２】ゲート絶縁膜を形成する際のその膜厚と成膜時間との関係を示すグラフである。
【図１３】本発明による表示装置の薄膜トランジスタのゲート絶縁膜を形成する際のその膜厚と成膜レートとの関係を示した説明図である。
【図１４】本発明が適用される携帯電話に組み込まれる液晶表示パネルの実施例を示す平面図である。
【図１５】本発明による表示装置の一実施例を示す等価回路図である。
【符号の説明】
ＳＵＢ１…透明基板、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トランジスタ、ＰＳ…半導体層（ポリシリコン）ＣＨ…チャネル領域、ＤＴ…ドレイン領域、ＳＴ…ソース領域、ＬＤＤ…ＬＤＤ領域、ＧＩ…ゲート絶縁膜、ＧＴ…ゲート電極。
Claims (8)
- 絶縁基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、半導体層と、ゲート電極と、前記半導体層とゲート電極との間に設けられたゲート絶縁膜とを有し、
前記半導体層は、多結晶シリコン層を有し、
前記ゲート絶縁膜は、堆積法によって堆積した堆積膜を少なくとも１層有し、
前記半導体層との間に堆積法によって堆積した他の堆積膜を介在させることなく形成された一の堆積膜における炭素濃度が前記半導体層に近い側の方が前記半導体層から遠い側よりも小さくなるような分布を有し、
前記一の堆積膜における炭素濃度は、前記半導体層に近い側の炭素濃度が前記半導体層から遠い側の炭素濃度の１／１０以下であり、前記半導体層に近い側の炭素濃度が１Ｅ２０〜１Ｅ２１〔ｃｍ −３ 〕、前記半導体層から遠い側の炭素濃度が１Ｅ２１〜１Ｅ２２〔ｃｍ −３ 〕であることを特徴とする表示装置。 - 前記一の堆積膜は、炭素を有する原料ガスを用いたＣＶＤ法で堆積した膜であることを特徴とする請求項１に記載の表示装置。
- 前記ゲート絶縁膜は、前記一の堆積膜と前記半導体層との間に低温酸化法で形成された酸化膜を有し、
前記酸化膜の炭素濃度は、前記一の堆積膜における前記半導体層に近い側の炭素濃度よりも小さいことを特徴とする請求項１又は２に記載の表示装置。 - 前記薄膜トランジスタは、該薄膜トランジスタが設けられた前記絶縁基板と前記ゲート電極との間に前記半導体層が配置されていることを特徴とする請求項１から３の何れかに記載の表示装置。
- 前記薄膜トランジスタはｎチャネル型薄膜トランジスタであることを特徴とする請求項１から４の何れかに記載の表示装置。
- 前記薄膜トランジスタはｎチャネル型でシングルドレイン構造の薄膜トランジスタであることを特徴とする請求項１から４の何れかに記載の表示装置。
- 前記薄膜トランジスタはｐチャネル型薄膜トランジスタであることを特徴とする請求項１から４の何れかに記載の表示装置。
- 前記薄膜トランジスタの前記半導体層は少なくとも一方向に測ったときに１μｍ以上の大きさの結晶を有する半導体層であることを特徴とする請求項１から７の何れかに記載の表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040812A JP4377139B2 (ja) | 2003-02-19 | 2003-02-19 | 表示装置 |
| CNB2004100044148A CN100422798C (zh) | 2003-02-19 | 2004-02-19 | 显示装置及其制造方法 |
| US10/780,724 US7180095B2 (en) | 2003-02-19 | 2004-02-19 | Display device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040812A JP4377139B2 (ja) | 2003-02-19 | 2003-02-19 | 表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004253520A JP2004253520A (ja) | 2004-09-09 |
| JP2004253520A5 JP2004253520A5 (ja) | 2006-03-30 |
| JP4377139B2 true JP4377139B2 (ja) | 2009-12-02 |
Family
ID=33024556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003040812A Expired - Fee Related JP4377139B2 (ja) | 2003-02-19 | 2003-02-19 | 表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7180095B2 (ja) |
| JP (1) | JP4377139B2 (ja) |
| CN (1) | CN100422798C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100675636B1 (ko) * | 2004-05-31 | 2007-02-02 | 엘지.필립스 엘시디 주식회사 | Ｇｏｌｄｄ구조 및 ｌｄｄ구조의 ｔｆｔ를 동시에포함하는 구동회로부 일체형 액정표시장치 |
| JP4434080B2 (ja) * | 2005-06-03 | 2010-03-17 | トヨタ自動車株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
| JP4852400B2 (ja) * | 2006-11-27 | 2012-01-11 | シャープ株式会社 | 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機 |
| US7696000B2 (en) * | 2006-12-01 | 2010-04-13 | International Business Machines Corporation | Low defect Si:C layer with retrograde carbon profile |
| JP2009260044A (ja) * | 2008-04-17 | 2009-11-05 | Hitachi Displays Ltd | 表示装置 |
| JP2012124367A (ja) * | 2010-12-09 | 2012-06-28 | Lg Display Co Ltd | 酸化物絶縁膜、酸化物半導体薄膜トランジスタ素子およびその製造方法 |
| US10468565B2 (en) | 2012-06-11 | 2019-11-05 | Cree, Inc. | LED package with multiple element light source and encapsulant having curved and/or planar surfaces |
| JP6226004B2 (ja) * | 2016-02-29 | 2017-11-08 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN107768417B (zh) * | 2017-10-27 | 2020-04-14 | 武汉华星光电半导体显示技术有限公司 | 一种显示基板及其制备方法、显示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3030368B2 (ja) * | 1993-10-01 | 2000-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JPH08195494A (ja) | 1994-05-26 | 1996-07-30 | Sanyo Electric Co Ltd | 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置 |
| JP2000058839A (ja) * | 1998-08-05 | 2000-02-25 | Semiconductor Energy Lab Co Ltd | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 |
| JP3837935B2 (ja) | 1998-09-16 | 2006-10-25 | セイコーエプソン株式会社 | 薄膜半導体装置の製造方法 |
| JP2000223712A (ja) | 1999-02-02 | 2000-08-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP2000357690A (ja) * | 1999-06-15 | 2000-12-26 | Matsushita Electric Ind Co Ltd | 絶縁膜、その形成方法およびその絶縁膜を用いた半導体装置 |
-
2003
- 2003-02-19 JP JP2003040812A patent/JP4377139B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-19 US US10/780,724 patent/US7180095B2/en not_active Expired - Lifetime
- 2004-02-19 CN CNB2004100044148A patent/CN100422798C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1523412A (zh) | 2004-08-25 |
| US20040217354A1 (en) | 2004-11-04 |
| CN100422798C (zh) | 2008-10-01 |
| JP2004253520A (ja) | 2004-09-09 |
| US7180095B2 (en) | 2007-02-20 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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